KR850001946B1 - 디지탈 파형 정형회로 - Google Patents

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KR850001946B1
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Abstract

내용 없음.

Description

디지탈 파형 정형회로
제1(a)도, 제1(b)도, 제1(c)도는 부호 착오율 평가용의 다른 조건의 아이패턴을 예시하는 도면.
제2도 및 제3도는 각각 종래의 파형정형 회로를 도시하는 구성도와 그것의 동작을 도시하는 타이밍도.
제4도 및 제5도는 각각 본 발명에 관한 파형 정형회로의 한 실시예를 도시하는 구성도와 그것의 동작을 도시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
IN11: 입력단자 21 : 비교기
Di-1, Di-2 : 다이오드 SW-1, SW-2 : 아날로그스위치
Q1, Q2: 전계효과트랜지스터 C1, C2: 콘덴서
C1, C2: 저항 22 : D형 플립플롭
Out11: 출력단자
본 발명은 예를들면 VTR(비데오 테이프 레코더)를 이용한 PCM(펄스 부호 변조)식 자기기록 재생시스템등에 대한 파형정형회로에 관한 것이다.
최근, 가급적 고충실도재생을 실현하기 위하여 오디오신호를 PCM(디지탈부호)화해서 텔레비젼신호에 실어서 VTR에 기록하고, 또 그 기록신호를 재생해서 드롭아우트(drop out)등에 의한 착오데이터의 정정처리를 한후 재차아날로그신호를 복원시켜서 출력하도록 이른바 PCM식 자기기록재생 시스템이 개발되고 있다.
그리고 이러한 시스템에 있어서는 재생부로 기록신호에서 데이터를 판독할 경우에 전송로의 주파수 특성이나 S/N 및 지터(jitter)등으로 기인하여 주로 기록밀도가 높은 상태에서 발생하는 판독착오가 문제가 된다.
이것은 일반적으로 디지탈기록 재생방식에서는 아날로그기록 재생방식의 경우와 달라서 판독시의 부호착오율에 따라 그 시스템 전체로서의 양부가 결정되기 때문이다.
그러나 이러한 부호착오율 값은 변복조방식이나 회로구성의 차이 및 사용되는 파형동화기의 특성등에 의존하고 있기 때문에 그 평가는 용이한 것이 아니고 아직도 시행착오적으로 시행되고 있는 것이 실정이고 계통적인 이론체개에 따른 수법은 확립되어 있지 아니하나 그 수법의 하나로서 기록된 파형을 CRT(음극선관)로 관측하여 검출점 주위의 여유에 의하여 판단하도록 한 것이 알려져 있다.
즉 이것은 이른바 아이패턴(eye-pattern)으로 호칭되는 것으로 제1(a)도, 제1(b)도, 제1(c)도에 도시되는 바와 같고 특히 상하방향의 여유의 비율 즉 외측파고치(a)에 대한 내측파고치(b)의 비(b/a)를 아이개구율이라 칭하고 있다. 이 각 도면중에 있어서(+) 표시부가 검출점이고 (a)는 비트전송 속도가 낮을 때의 아이 패턴을 표시하고(b)는 전송속도가 높을 때의 아이패턴을 표시하고(c)는 특히 비직선성전송로를 통과했을 때의 아이패턴을 표시한다.
그 리고 이러한 아이패턴의 중심에서 검출하면 정확히 판독(분리)을 할 수 있으나 그것을 위해서는 다음의 조건을 가미해서 실시할 필요가 있다.
(1) 시간축에 대한 검출타이밍의 제어
(2) 검출레벨의 적정한 제어
이들의 조건중(1)에 관해서는 동기신호를 사용해서 제어하고 있기 때문에 최근의 제어기술에 의하여 비교적 용이하게 고정밀도로 할수가 있다. 또 (2)에 관해서는 현재에 있어서 아이개구율을 좋게하는 방향에서 실시되고 있고, 예를들면 주파수 특성을 전송로에 대하여 역특성으로 하는 방법등이 채용되고 있으나 동일가의 아이개구율을 취할 경우에도 예를 들면 제1(b)도와 제1(c)도는 조건이 다르기 때문에 그들에 대응하는 제어를 할 필요가 있다.
제2도는 이러한 점을 고려하여 아이개구율을 좋게하기 위하여 채용되는 종래의 데이터분리회로 즉 파형정형회로를 표시하는 것으로, 입력단자 IN1에 공급되는 제3(a)도와 같은 재생신호를 기준전압과 비교하는 비교기(11)에 대하여 그 기준전압 VREF를 가변저항(12)에 의하여 수동으로 조정하므로써 결과적으로 착오율이 적은 레벨(VREF)로 설정하도록 한 것이다. 그리고 이 경우에 제3(b)도와 같은 비교기(11)의 출력은 D형 플립플롭(13)으로 제3(c)도와 같은 클록신호 R-CK에 의하여 게이트제어되어서 출력단자OUT1에 제3(d)도와 같은 분리데이터 즉 파형정형출력을 도출하는데에 사용된다.
그러나 이러한 종래의 파형정형회로에 있어서는 아이패턴의 하나하나의 조건의 차이에 대하서 자동적으로 제어하는 것이 곤란하기 때문에 수동으로 조정하도록 했으나 그 조작이 지나치게 번잡한 결점이 있었다.
또 종래 제2도에 도시한 바와 같이 비교기의 기준레벨을 고정하는 대신에 재생입력신호를 정류하여 생성시키는 것도 고려되고 있으나 이 경우에, 제1(c)도와 같이 아이패턴이 입력의 중심에서 벗어난곳에 있는 상태로는 정당한 레벨으로서의 검출이 단순하게는 할 수 없다는 문제가 있었다.
그러므로 이러한 발명은 이상과 같은 점을 고려하여 연구된 것으로 아이패턴에 있어서의 내측파고치의 절대레벨을 검출해서 비교용 기준레벨(신호)을 생성하므로써 간단한 구성으로 아이패턴의 개개의 조건의 차이에 대해서도 자동적으로 제어가 가능하고 이것으로써 착오율을 가급적으로 감소시켜서 데이터분리 즉 파형정형을 할 수 있도록한 극히 양호한 디지탈 신호전송용의 파형정형회로를 제공하는 것을 목적으로 한다.
우선 본 발명의 원리에 대하여 간단히 설명하면 제1도에 도시한 아이패턴의 내측파고치(b)의 절대 레벨을 검출해서 그 중심레벨을 비교기의 비교기준레벨으로 해주면 동도면 제1(a)도, 제1(b)도, 제1(c)도에 도시한 아이패턴 또는 그 이외의 아이패턴을 취하는 신호가 입력되었다고해도 착오율이 적은 정확한 데이터 분리 즉 파형정형을 자동적으로 할 수 있도록 한 것이다.
이하 도면을 참조하여 본 발명의 한 실시예에 대하여 상세히 설명한다.
제4도에는 신호처리중에 변형된 디지탈파형을 원래의 형태로 정형하기 위한 회로가 도시되어 있다. 그 파형정형회로의 입력단자 IN11은 재생회로(도시 생략)로부터 신호를 수신한다. 비교기(21)의 비반전입력은 라인(32)을 거쳐 입력단자 IN11과 직접 접속되고 반전입력(21)은 라인(33), 병렬라인(34), (35) 및 라인(32)의 분로라인(36)을 거쳐 입력단자 IN11의 입력에 접속된다.
정류기 역할을 하는 다이오드 Di-1 및 Di-2는 입력단자 IN11로부터의 정전압만이 라인(34) 및 (35)중 하나에 도달되고 부전압만이 다른것에 전달될 수 있도록 라인(34) 및 (35)이 개재되어 있다. 정 및 부전압을 샘플하기 위한 전계효과 트랜지스터(FET) Q1및 Q2는 라인(34) 및 (35)에 개재되며 그 FET의 소스는 각 다이드를 통해 전압을 수신한다. 예시 목적상, FET Q1은 정전압을 샘플하고 FET Q2는 부전압을 샘플하는 것으로 도시한다. 실제로, FET Q1및 Q는 아날로그 스위치로서 작용한다. 샘플된 정 및 부전압을 기억하기 위한 콘덴서 C1및 C2는 각각 FET Q1및 Q2의 드레인에 대한 라인(34) 및 (35)와 접지사이에 접속된다. 각 콘덴서 C1및 C2에 저장된 전압을 합성하기 위한 저항 R1및 R2는 각각 라인(34)와 (35)사이에 개재되고 그 라인들 사이의 절점 A는 라인(33)에 접속된다.
라인(35)은 비교기(21)의 출력을 예를들어 D형플립플롭(22)의 D입력을 거쳐 홀딩수단(holding means)의 입력단자에 접속한다. 플리플롭(22)의 클럭단자 CK는 클럭신호 발생기(도시 생략)로부터 원래의 구형 디지탈 신호와 동기된 클럭신호를 단자 R-CK를 거쳐 공급한다. 그 플립플롭(22)은 논리 상태가 반전된후 클럭신호 R-CK의 상승이 일어날때까지 그것의 D입력신호의 이전의 논리상태를 홀드한다. D형 플립플롭(22)의 Q출력은 라인(37)을 거쳐 출력단자 OUT11에, 그리고 라인(39)을 거쳐 부 전압을 샘플하기 위한 FET Q2의 제어단자에 접속된다. D형 플립플롭(22)의
Figure kpo00002
출력은 라인(40)을 거쳐 정전압을 샘플하기 위한 FET Q1의 제어단자에 접속된다.
이하 상술된 회로의 기능을 제4도 및 제5도를 참조로 하여 상세히 설명하기로 한다.
개생회로(도시 생략)은 입력단자 IN11에 제5도의 그래프 2B로 도시한 바와 같은 변형된 디지탈신호를 공급한다. 그래프 2B의 변형된 디지탈신호는 그래프 2A에 도시한 PCM신호의 원래의 구형파형으로부터 변형된 것으로 가정하고, 변형된 디지탈 신호 2B가 입력단자 IN11에 인가되기전에 저항 R1및 R2의 접속절점 A에서의 전압이 접지전압 E라고 가정하고, 또한 본분야의 전문가에게는 명배한 바와 같이 접지전압 E가 변형된 디지탈 신호 2B의 평균전압과 실질적으로 일치한다고 가정하기로 한다. 입력단자 IN11에서 변형된 디지탈신호를 인가하기전에 평균전압이 하기 준전압이라 한다) Vref는 접지 레벨이 있다.
만일 변형된 디지탈 신호 2B가 시간 t1에서 입력단자 IN11에 인가되면, 비교기(21)의 출력 2C은 논리상태 "1"로 된다. 기준전압 Vref는 다이오드 Di-1에 의해 정류된 변형된 디지탈신호 E의 정극성 부분이 콘덴서 C1에 저장됨에 따라 점차 접지전압 E위로 상승한다. D형 플립플롭(22)의 클럭단자 CK에 인가된 클럭신호 R-CK가 상승할 때의 시간 t2에서, D형 플립플롭(22)의
Figure kpo00003
출력은 논리상태 "1"로 된다. 이와 동시에,
Figure kpo00004
출력은 논리상태 "0"으로 되므로 FET Q1은 오프 상태를 취한다. 따라서, 기준전압 Vref은 시간에서 콘덴서 C1에 저장된 전압 +Vref로 유지된다.
변형된 디지탈 신호 2B가 전압 +Vref이하로 될때의 시간 t3에서, 출력 2C는 논리상태 "0"로 된다. 그러나 Q 및
Figure kpo00005
출력은 각각 논리상태 "1" 및 "0"로 유지된다. 변형된 디지탈 신호 2B가 접지전압 E이하로 될때의 시간 t4에서 변형된 디지탈 신호 2B의 부극성 부분은 다이오드 Di-2에 의해 정류되어 FETQ2를 통과 하여 콘덴서 C2에 논리상태 "1"로서 저장된다. 따라서, 저항 R1과 R2사이의 접속절점 A의 전압과 같은 기준전압 Vref는 점차전압 Vref로부터 하강한다.
클럭신호 R-CK가 상승할때의 시간 t5에서, Q 및
Figure kpo00006
출력은 각각 논리상태 "0" 및 "1"로 된다. 그러므로, 기준전압 Vref는 시간 t2에서 콘덴서 C1에 저장된 정전압과 시간 t5에서 콘덴서 C2에 기억된 콘덴서 C2에 저장된 부전압과의 평균 전압이 된다.
기준전압 Vref는 콘덴서 C1및 C2에 저장된 계속되는 정 및 부전압에 의해 변동되어 정 피이크와 부피이크 사이에 충분한 전위치가 있는 한 어떤 정 및 부피이크에 도달하는 변형된 디지탈 신호에 의해 교차될 수 있는 전압으로 조정될 것이다.
일반적으로, 모든 시간 프레임에서 비교기(21)의 비반전 입력단자에 나타나는 변형된 디지탈 신호의 모든 피이크는 그 신호가 적당한 시간에 비교기(21)의 반전 입력 단자에 나타나는 기준전압과 교차하도록 하는 높이를 갖는다. 변형된 디지탈신호의 피이크가 기준전압과 교차하지 않게될 확률은 10-5정도로 매우 낮다.
따라서, 비교기(21)는 변형된 디지탈 신호 2B의 정 및 부피이크에서 동작하여 논리상태 2 "1" 및 "0"가 정확히 변형될 디지탈 신호 2B의 정 및 피이크에 대응하는 구형파 신호 2C를 출력한다.
제5도에 도시한 바와같이, 비교기 출력 2C는 변형된 디지탈 신호 2B의 전압이 라인(32)을 거쳐 비교기(21)의 비 반전 입력에 인가될 동안 논리상태 "1"을 갖는데, 그때 그 전압은 기준전압 Vref보다 높다. 한편, 비교기 출력 2C는 기준전압 Vref보다 낮은 변형된 디지탈신호 2B의 전압동안에는 논리상태 "0"를 갖는다. 비교기 출력 2C는 상술한 것처럼 D형 플립플롭(22)의 "D"입력에 인가된다. D형 플립플롭(22)은 제5도에서 그래프 Q 및
Figure kpo00007
로 도시한 바와 같은 출력을 생성한다. 그 Q 출력은 클럭단자 CK에 인가된 계속되는 클럭펄스가 상승하는 모든 순간에서 "D"입력에 인가되는 것과 동일한 논리상태를 갖는다. 따라서, Q출력의 논리상태 "1" 및 "Q"의 변화는 비교기 출력 2C의 변화에 비해 늦는데, 후자는 각각 비교기(21)의 출력 2C의 논리적 변화후 클럭펄스가 처음 상승하는 시간에서 발생한다. 물론
Figure kpo00008
출력은 항상 Q출력에 반대되는 논리 상태를 갖는다.
Figure kpo00009
출력은 라인(40)을 통해 FET Q1의 게이트에 인가되므로 FET Q1은 상술한 바와 같이
Figure kpo00010
출력이 논리상태 "0"일 동안 차단된다. 따라서, 다이오드 Di-1을 통과한 전류로써 콘덴서 C1을 충전시키는 것은
Figure kpo00011
출력이 논리상태 "0"로 될때의 모든 시간 t1, t2, t6등에서 중단된다. 한편
Figure kpo00012
출력은 라인(39)을 통해 FET Q2의 게이트에 인가되므로는 FET Q2는 Q출력이 논리상태 "0"일 동안 차단된다. 따라서, 다이오드 Di-2를 통과한 전류로써 콘덴서 C2를 충전시키는 것은 Q출력이 논리상태 "0"로 될때의 모든 시간 t5, t7등에서 중단된다.
결과적으로, 시간 t2, t5, t6, t7등에서의 변형된 디지탈 신호 2B의 전압 V1, V2, V3, V4등은 FET Q1및 Q2에 의해 샘플되어 콘덴서 C1및 C2에 저장된다. 콘덴서 C1상의 정전압
Figure kpo00013
등 및 콘덴서 C2상의 부전압
Figure kpo00014
등은 저항 R1및 R2를 통하여 서로 연속적으로 합성되므로 기준전압 Vref는 상술한 바와같이 적당한 전압으로 조정된다.
본 발명의 상기 실시예에 따른 디지탈 파형 정형히로에 있어서는, 변형된 디지탈 신호 2B가 다양한 높이를 갖는 정 및 부피이크를 가짐에도 불구하고 비교적 작은 정 및 부전압이 변형된 디지탈 신호 2B의 파형상에 샘플된다. 기준전압 Vref는 비교적 유연하게 변동하므로, 다음과 같은 효과를 낳는다. 즉, 기준전압 Vref는 변형된 디지탈신호 2B의 더 큰 피이크에 의해 거의 영향받지 않으므로 기준전압 Vref는 변형된 디지탈 신호 2B의 가장 작은 피이크에 의해 교차될 수 있다. 또한, 변형된 디지탈 신호 2B의 가잔 작은 정 및 부피이크가 포함되는 범위가 변형될 디지탈 신호 2B의 중심으로부터 상방 또는 하방으로 바이어스되는 경우에, 기준전압 Vref는 그 범위를 갖는 적당한 전압으로 조정된다.
결과적으로, 변형된 디지탈 신호 2B의 모든 피이크는 비교기(21)에 의해 신호 2C의 논리 "1" 또는 "0"상태의 구형파 신호로 변환되고 또 신호 2C는 원래의 구형 디지탈 신호 2A와 동기된 신호로서 그것과 동일한 Q출력 신호로 변환된다.
본 발명은 PCM식 자기 기록 재생시스템에서 특성이 나쁜 전송로를 통과한 디지탈신호의 파형정형용에 적합한 것이나 이 시스템에 한정되지 않고 디지탈 신호전송 시스템 일반에게 널리 적용할 수 있음은 물론이다.
따라서 이상 설명한 바와같이 본 발명에 의하면 아이패턴에 있어서의 내측 파고치의 절대레벨을 검출해서 비교용 기준레벨(신호)을 생성함으로써 간단한 구성으로 아이패턴의 개개의 조건의 차이에 대해서도 자동적으로 제어할 수 있고, 이것으로써 착오율을 가급적으로 적게하여 데이터 분리 즉 파형정형을 할 수 있도록 한 극히 양호한 디지탈 신호 전송용의 파형 정형회로를 제공할 수 있다.

Claims (3)

  1. 디지탈 구형신호(2A)로부터 변형된 교번하는 정 및 부 사이클을 가진 신호(2B)를 수신하기 위한 입력단자(IN11)와 상기 변형된 디지탈 신호의 정 및 부 사이클로부터 정류된 정 및 부 성분을 합성함으로써 생성된 기준전압(Vref)을 얻기 위한 수단(Di-1, Di-2, C1, C2, R1. R2)과 상기 변형된 디지탈 신호를 상기 기준신호와 비교하기 위한 수단(21)과, 상기 출력신호를 상기 원래의 구형신호와 동기시키는 클럭신호(R-CK)에 의해 제어되는 기간동안 상기 비교 수단의 출력신호(2C)를 홀드시키기 위한 수단(22)과, 상기 홀딩 수단으로부터 출력신호를 수신하기 위한 출력단자(OUT11)을 구비한 디지탈 파형 정형회로에 있어서, 상기 홀딩 수단(22)이 반전 및 비반전된 출력신호(
    Figure kpo00015
    및 Q)를 가지며, 상기 기준신호발생 수단이 기준 신호를 생성하기 위하여 상기 클럭신호(R-CK)에 의해 제어되는 상기 홀딩수단의 상기 반전 및 비반전된 출력신호들의 제어를 받는 기간동안 변형된 디지탈신호의 정 및 부 사이클을 각각 샘플하기 위한 개별수단(Q1, Q2)을 구비한 것을 특징으로 하는 디지탈 파형 정형회로.
  2. 제1항에 있어서, 상기 개별 샘플링 수단이 각각 한쌍의 주전류 반송단지 및 하나의 제어단자를 가진 제1 및 제2아날로그 스위칭수단(Q1및 Q2)를 구비하는데, 그 제어단자들은 상기 반전 및 비반전된 출력신호(Q및
    Figure kpo00016
    )중 다른 신호를 수신하도록 별도로 접속되며, 상기 기준신호 발생수단이 상기 입력단자(IN11)과 상기 한쌍의 전류반송 단자중 별도의 것 사이에 접속되는 제1 및 제2다이오드(Di-1, Di-2)와; 상기 한쌍의 전류반송 단자중 다른 것과 접지사이에 별도로 접속되어 상기 제1 및 제2아날로그 스위칭 수단에 의해 인가된 전압들을 저장하기 위한 제1 및 제2콘덴서(C1, C2)와; 각각 한 단자는 상기 콘덴서들중 별도의 것에 접속되고 다른 단자는 공통으로 접속되어 상기 기준전압을 형성하도록 제1 및 제2콘덴서에 의해 저장된 전압들을 합성하기 위한 제1 및 제2저항(R1, R2)을 구비한 것을 특징으로 하는 디지탈 파형 정형회로.
  3. 제1 또는 2항에 있어서, 상기 홀딩 수단(22)이 D형 플롭인 것을 특징으로 하는 디지탈 파형 정형회로.
KR8201680A 1981-04-16 1982-04-16 디지탈 파형 정형회로 KR850001946B1 (ko)

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