JPS61227271A - デ−タストロ−ブ回路 - Google Patents
デ−タストロ−ブ回路Info
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- JPS61227271A JPS61227271A JP60066893A JP6689385A JPS61227271A JP S61227271 A JPS61227271 A JP S61227271A JP 60066893 A JP60066893 A JP 60066893A JP 6689385 A JP6689385 A JP 6689385A JP S61227271 A JPS61227271 A JP S61227271A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は高密度記録変調方式のデジタル信号を再生す
るデジタル再生装置に用いられ、特にデジタル信号から
位相同期ループ回路でチャンネルビット同期クロックを
生成することによりデータのビット分離を行なうデータ
ストローブ回路に関する。
るデジタル再生装置に用いられ、特にデジタル信号から
位相同期ループ回路でチャンネルビット同期クロックを
生成することによりデータのビット分離を行なうデータ
ストローブ回路に関する。
［発明の技術的背景とのその問題点］
近年、各種装置にデジタル制御方式が採用される傾向に
あるが、特に情報記録再生システムにおいては高密度記
録再生を実現するため、そのほとんどがデジタル記録再
生方式になりつつある。このような各種デジタル制御シ
ステムでは、その特徴を最大限利用するために、デジタ
ル情報信号を高密度記録変調方式に基づいて変調して記
録または伝送しているが、このように変調されたデジタ
層情報信号から正しいデータを再生する回路としてデー
タストローブ回路が設けられている。このデータストロ
ーブ回路は、入力変調信号のデータビット分離を行なう
ために必要なチャンネルビットクロック（以下ＰＬＣＫ
）を生成する位相同期ループ回路（以下ＰＬＬ回路）と
、入力データをＰＬＣＫで読取るデータ読取り回路とで
構成される。
あるが、特に情報記録再生システムにおいては高密度記
録再生を実現するため、そのほとんどがデジタル記録再
生方式になりつつある。このような各種デジタル制御シ
ステムでは、その特徴を最大限利用するために、デジタ
ル情報信号を高密度記録変調方式に基づいて変調して記
録または伝送しているが、このように変調されたデジタ
層情報信号から正しいデータを再生する回路としてデー
タストローブ回路が設けられている。このデータストロ
ーブ回路は、入力変調信号のデータビット分離を行なう
ために必要なチャンネルビットクロック（以下ＰＬＣＫ
）を生成する位相同期ループ回路（以下ＰＬＬ回路）と
、入力データをＰＬＣＫで読取るデータ読取り回路とで
構成される。
例えば、デジタル記録再生システムは、一般に第８図に
示すように、デジタル信号を変調して記録媒体１１に記
録し、この記録媒体からピックアップ１２等を用いて変
調信号ＲＦを読出し、データスライス回路１３で２値化
し、ＰＬＬ回路１４で２値化信号［）ＲＦからデータ信
号□ｏｕｔを取出すと共にデータ信号［）Ｏｕｔのチャ
ンネルビットに同期したクロックＰＬＣＫを生成し、復
調回路１５でＰＬＣＫに塁づいてデータ信号を復調する
ことにより、正しいデジタルデータが得られる。ここで
、変調された人力信号［）ＲＦにおいて、反転ポイント
がＰＬＣＫの位相情報を意味し、反転間隔がデジタル符
号化データ情報を意味するとき、一般にＰＬＬ回路１４
は入力信号［）ＲＦの立上がりエツジ及び立下が、リエ
ツジを用いてＰＬＣＫを生成している。
示すように、デジタル信号を変調して記録媒体１１に記
録し、この記録媒体からピックアップ１２等を用いて変
調信号ＲＦを読出し、データスライス回路１３で２値化
し、ＰＬＬ回路１４で２値化信号［）ＲＦからデータ信
号□ｏｕｔを取出すと共にデータ信号［）Ｏｕｔのチャ
ンネルビットに同期したクロックＰＬＣＫを生成し、復
調回路１５でＰＬＣＫに塁づいてデータ信号を復調する
ことにより、正しいデジタルデータが得られる。ここで
、変調された人力信号［）ＲＦにおいて、反転ポイント
がＰＬＣＫの位相情報を意味し、反転間隔がデジタル符
号化データ情報を意味するとき、一般にＰＬＬ回路１４
は入力信号［）ＲＦの立上がりエツジ及び立下が、リエ
ツジを用いてＰＬＣＫを生成している。
そして、このＰＬＣＫから入力データを読取り。
ビット分離を行なっている。
ところで、デジタル信号を記録すると、再生時にピック
アップ等で読み出される信号ＲＦは有限帯域を通した信
号となるため、傷等によるドロップアウトや情報信号そ
のものの低域成分でＤＣレベルが変動する。このような
信号ＲＦを２値化信号［）ＲＦに変換してＰＬＬ回路１
４に送るためにデータスライス回路１３が設けられてい
るが、そのスライスレベル検出も理想的ではなり、最適
値からずれたレベルとなっている。このため、入力信号
ＲＦを最適値からずれた位置でスライスしてしまうため
、そのレベル誤差が位相誤差に変換されてＰＬＬ回路１
４に送られることになる。第９図にデータスライス回路
のスライスレベルがａ、ｂ、ｃのように変動したときに
得られる２値化信号Ａ。
アップ等で読み出される信号ＲＦは有限帯域を通した信
号となるため、傷等によるドロップアウトや情報信号そ
のものの低域成分でＤＣレベルが変動する。このような
信号ＲＦを２値化信号［）ＲＦに変換してＰＬＬ回路１
４に送るためにデータスライス回路１３が設けられてい
るが、そのスライスレベル検出も理想的ではなり、最適
値からずれたレベルとなっている。このため、入力信号
ＲＦを最適値からずれた位置でスライスしてしまうため
、そのレベル誤差が位相誤差に変換されてＰＬＬ回路１
４に送られることになる。第９図にデータスライス回路
のスライスレベルがａ、ｂ、ｃのように変動したときに
得られる２値化信号Ａ。
Ｂ、Ｃの位相関係を示す。
第９図から明らかなように、データスライス回路１３で
生成される２値化信号［）Ｒ，Ｆはスライスレベルの変
動により位相が交互に進み遅れしてＰＬＬ回路１４に送
られることになる。一方、ＰＬＬ回路１４は、位相誤差
信号をＯ−パスフィルタに通して電圧制御発振器＜ＶＣ
Ｏ）の発掘周波数を制御する方式が一般的であり、変調
信号ＲＦの周波数が充分高ければ前記進み遅れは打消さ
れてしまい、ＰＬＣＫに影響を及ぼさないが、位相検出
マージンがなくなるため周波数制御領域を持たない位相
比較器を用いたＰＬＬ回路では位相誤差が±πを越える
ことも発生し、これによってＰＬＣＫ制御を乱すことに
なる。
生成される２値化信号［）Ｒ，Ｆはスライスレベルの変
動により位相が交互に進み遅れしてＰＬＬ回路１４に送
られることになる。一方、ＰＬＬ回路１４は、位相誤差
信号をＯ−パスフィルタに通して電圧制御発振器＜ＶＣ
Ｏ）の発掘周波数を制御する方式が一般的であり、変調
信号ＲＦの周波数が充分高ければ前記進み遅れは打消さ
れてしまい、ＰＬＣＫに影響を及ぼさないが、位相検出
マージンがなくなるため周波数制御領域を持たない位相
比較器を用いたＰＬＬ回路では位相誤差が±πを越える
ことも発生し、これによってＰＬＣＫ制御を乱すことに
なる。
［発明の目的コ
この発明は上記のような問題を改善するためになされた
もので、２値化処理でのスライスレベル変動等によって
発生する位相誤差がＰＬＬ回路で生成されるビット同期
クロックに影響を及ぼさないデータストローブ回路を提
供することを目的とする。
もので、２値化処理でのスライスレベル変動等によって
発生する位相誤差がＰＬＬ回路で生成されるビット同期
クロックに影響を及ぼさないデータストローブ回路を提
供することを目的とする。
［発明の概要］
すなわち、この発明に係るデータストローブ回路は、デ
ジタル信号成分を含む高周波信号をレベルスライスする
ことにより前記デジタル信号を取出すデータスライス回
路と、このデータスライス回路から出力されるデジタル
信号と基準クロックとを前記デジタル信号の立上がり及
び立下がりエツジのどちらか一方で位相比較しその位相
差に応じて前記基準クロックの周波数を可変することに
より前記デジタル信号のビット同期クロックを生成する
と共に前記デジタル信号を前記ビット同期クロックに同
期させて出力する位相同期ループ回路と、前記入力デジ
タル信号と前記位相同期ループ回路で得られるデジタル
信号との位相誤差を検出する位相誤差検出回路と、この
位相誤差検出回路で検出される誤差量に基づいて前記入
力デジタル信号を時間軸修正する修正回路と、この修正
回路で修正されたデジタル信号を前記位相同期ループ回
路で得られるビット同期クロックに同期させて出力する
同期化回路とを具備したことを特徴とするものである。
ジタル信号成分を含む高周波信号をレベルスライスする
ことにより前記デジタル信号を取出すデータスライス回
路と、このデータスライス回路から出力されるデジタル
信号と基準クロックとを前記デジタル信号の立上がり及
び立下がりエツジのどちらか一方で位相比較しその位相
差に応じて前記基準クロックの周波数を可変することに
より前記デジタル信号のビット同期クロックを生成する
と共に前記デジタル信号を前記ビット同期クロックに同
期させて出力する位相同期ループ回路と、前記入力デジ
タル信号と前記位相同期ループ回路で得られるデジタル
信号との位相誤差を検出する位相誤差検出回路と、この
位相誤差検出回路で検出される誤差量に基づいて前記入
力デジタル信号を時間軸修正する修正回路と、この修正
回路で修正されたデジタル信号を前記位相同期ループ回
路で得られるビット同期クロックに同期させて出力する
同期化回路とを具備したことを特徴とするものである。
［発明の実施例］
以下、第１図乃至第７図を参照してこの発明の一実施例
を詳細に説明する。但し、第１図、第３図及び第５図に
おいて第８図と同一部分には同一符号を付して示し、こ
こでは異なる部分についてのみ述べる。
を詳細に説明する。但し、第１図、第３図及び第５図に
おいて第８図と同一部分には同一符号を付して示し、こ
こでは異なる部分についてのみ述べる。
第１図はその基本構成を示すもので、前記データスライ
ス回路１３で２値化されたデジタル信号［）ＲＦはＰＬ
Ｌ回路２１及び修正回路２２に供給されると共にインバ
ータ２３を介して誤差検出回路２４に供給される。
ス回路１３で２値化されたデジタル信号［）ＲＦはＰＬ
Ｌ回路２１及び修正回路２２に供給されると共にインバ
ータ２３を介して誤差検出回路２４に供給される。
ここで、上記ＰＬＬ回路は、データスライス回路１３か
ら出力される２値化信号り旺とビット同期クロックＰＬ
ＣＫとを、２値化信号［）ＲＦの立上がり及び立下がり
エツジのどちらか一方で位相比較し、その位相差に応じ
てＰＬＣＫのクロック周波数を可変することにより、デ
ジタル信号のビット同期クロックＰＬＣＫを生成すると
共に、デジタル信号をビット同期クロックＰＬＣＫに同
期させて出力するものである。
ら出力される２値化信号り旺とビット同期クロックＰＬ
ＣＫとを、２値化信号［）ＲＦの立上がり及び立下がり
エツジのどちらか一方で位相比較し、その位相差に応じ
てＰＬＣＫのクロック周波数を可変することにより、デ
ジタル信号のビット同期クロックＰＬＣＫを生成すると
共に、デジタル信号をビット同期クロックＰＬＣＫに同
期させて出力するものである。
また、誤差検出回路２４は、２値化信号［）ＲＦとＰＬ
Ｌ回路からのデジタル信号［）Ｏｕｔとの位相誤差をＰ
ＬＬ回路２１で用いない２値化信号［）ＲＦの他方のエ
ツジ位相で検出し、これによってスライスレベルの誤差
を検出するもので、ここで検出された誤差量は修正回路
２２に供給される。
Ｌ回路からのデジタル信号［）Ｏｕｔとの位相誤差をＰ
ＬＬ回路２１で用いない２値化信号［）ＲＦの他方のエ
ツジ位相で検出し、これによってスライスレベルの誤差
を検出するもので、ここで検出された誤差量は修正回路
２２に供給される。
この修正回路２４は、誤差検出回路２４で検出される誤
差量に基づいて記入力デジタル信号［）ＲＦを時間軸修
正するもので、これによってデータ信号□ｏｕｔが読取
られる。この修正回路２２で読み出されたデータ信号０
ｏｕｔは同期化回路２５に供給される。
差量に基づいて記入力デジタル信号［）ＲＦを時間軸修
正するもので、これによってデータ信号□ｏｕｔが読取
られる。この修正回路２２で読み出されたデータ信号０
ｏｕｔは同期化回路２５に供給される。
この同期化回路２５は、例えばＤ型フリップフロップを
用い、データ入力端りに上記データ信号０ｏｕｔを供給
し、クロック入力＊ＣＫにＰＬＬ回路２１で得られたＰ
ＬＣＫクロックを供給して、データ信号□ｏｕｔをＰＬ
ＣＫに同期させて出力するようにしたものである。これ
によって、正しいデジタルデータが得られることになる
。
用い、データ入力端りに上記データ信号０ｏｕｔを供給
し、クロック入力＊ＣＫにＰＬＬ回路２１で得られたＰ
ＬＣＫクロックを供給して、データ信号□ｏｕｔをＰＬ
ＣＫに同期させて出力するようにしたものである。これ
によって、正しいデジタルデータが得られることになる
。
まず、ＰＬＬ回路の動作について説明する。
すなわち、変調信号ＲＦに対してデータスライス回路１
３のスライスレベルが第２図ａ、ｂ、ｃに示すように変
動した場合、ＰＬＬ回路２１の入力信号［）ＲＦとここ
で生成されるＰＬＣＫとの関係は同図に示すようになる
。この図から明らかなように、特定のスルーレート制限
された信号ＲＦはデータスライス回路１３で２値化信号
［）ＲＦに変換されてＰＬＬ回路２１に送り込まれるが
、このときスライスレベルの変動によって誤差位相が生
じ、その極性がスライス誤差極性と入力信号［）ＲＦの
極性により変化する。したがって、ＰＬＬ回路２１では
位相検出マージンが少なくなってしまうことは前述した
通りである。
３のスライスレベルが第２図ａ、ｂ、ｃに示すように変
動した場合、ＰＬＬ回路２１の入力信号［）ＲＦとここ
で生成されるＰＬＣＫとの関係は同図に示すようになる
。この図から明らかなように、特定のスルーレート制限
された信号ＲＦはデータスライス回路１３で２値化信号
［）ＲＦに変換されてＰＬＬ回路２１に送り込まれるが
、このときスライスレベルの変動によって誤差位相が生
じ、その極性がスライス誤差極性と入力信号［）ＲＦの
極性により変化する。したがって、ＰＬＬ回路２１では
位相検出マージンが少なくなってしまうことは前述した
通りである。
しかしながら、ここでスライスされた信号［）ＲＦの立
上がりまたは立下がりエツジのいずれか一方を利用すれ
ばＰＬＬは常に入力位相に同期する。
上がりまたは立下がりエツジのいずれか一方を利用すれ
ばＰＬＬは常に入力位相に同期する。
これはデータスライス回路１３のスライスレベル変動が
一般に充分低域変動のみであるのに対し、ＰＬＬの応答
周波数の方が高いことによる。また、上記スライスレベ
ルの低域変動はデータを正しく読取ることができれば、
デジタルデータの場合にはその処理回路でメモリ等を用
いて容易に取除くことができる。
一般に充分低域変動のみであるのに対し、ＰＬＬの応答
周波数の方が高いことによる。また、上記スライスレベ
ルの低域変動はデータを正しく読取ることができれば、
デジタルデータの場合にはその処理回路でメモリ等を用
いて容易に取除くことができる。
ここで問題となるのは、入力信号［）ＲＦの立上がりま
たは立下がりエツジのみでＰＬＬをロックされるため、
他方のエツジの位相はスライスレベルにより２倍の誤差
を持ってスライスされたことになる点である。この誤差
は上記修正回路２２で時間軸修正することにより補償さ
れる。
たは立下がりエツジのみでＰＬＬをロックされるため、
他方のエツジの位相はスライスレベルにより２倍の誤差
を持ってスライスされたことになる点である。この誤差
は上記修正回路２２で時間軸修正することにより補償さ
れる。
第３図に入力信号［）ＲＦの立上がりエツジでＰＬＣＫ
を位相同期させるＰＬＬ回路の構成を示す。すなわち、
このＰＬＬ回路は入力信号［）ＲＦの立上がりエツジで
［）ＲＦとＰＬＣＫを位相比較する位相比較器２１１、
ローパスフィルタ２１２、ＶＣＯ回路２１３，１／Ｍ分
周器２１４で構成される。
を位相同期させるＰＬＬ回路の構成を示す。すなわち、
このＰＬＬ回路は入力信号［）ＲＦの立上がりエツジで
［）ＲＦとＰＬＣＫを位相比較する位相比較器２１１、
ローパスフィルタ２１２、ＶＣＯ回路２１３，１／Ｍ分
周器２１４で構成される。
上記位相比較器２１１はＤ型フリップフロップＤＦＦ１
．ＤＦＦ２及びゲートＧ１ 、Ｇ２よりなり、入力信号
［）ＲＦの立上がりエツジとＰＬＣＫとの位相誤差を検
出するものである。上記ローパスフィルタ２１２はＰチ
ャンネルＭＯＣ（Ｐｃｈ）及びＮチャンネルＭＯ８（Ｎ
Ｃｈ＞よりなるスイッチ回路を上記ゲートＧｌ 、Ｇ２
の出力Ｐ−ａ、Ｐ−ｂでスイッチングすることにより、
２倍号の位相誤差に対応した電圧信号Ｐ−ｃを発生する
ものであ、る。上記ＶＣＯ回路２１３は上記電圧信号ｐ
−ｃを受けて発掘周波数（ＭＸＰＬＣＫ）を変化させる
ものである。上記１／Ｍ分周器２１４は上記■ＣＯ回路
２１３の出力を１／Ｍ分周してビット同期クロックＰＬ
ＣＫを生成するものである。これらの各回路の出力タイ
ミングを第４図に示す。
．ＤＦＦ２及びゲートＧ１ 、Ｇ２よりなり、入力信号
［）ＲＦの立上がりエツジとＰＬＣＫとの位相誤差を検
出するものである。上記ローパスフィルタ２１２はＰチ
ャンネルＭＯＣ（Ｐｃｈ）及びＮチャンネルＭＯ８（Ｎ
Ｃｈ＞よりなるスイッチ回路を上記ゲートＧｌ 、Ｇ２
の出力Ｐ−ａ、Ｐ−ｂでスイッチングすることにより、
２倍号の位相誤差に対応した電圧信号Ｐ−ｃを発生する
ものであ、る。上記ＶＣＯ回路２１３は上記電圧信号ｐ
−ｃを受けて発掘周波数（ＭＸＰＬＣＫ）を変化させる
ものである。上記１／Ｍ分周器２１４は上記■ＣＯ回路
２１３の出力を１／Ｍ分周してビット同期クロックＰＬ
ＣＫを生成するものである。これらの各回路の出力タイ
ミングを第４図に示す。
第５図は上記データストローブ回路の具体的な構成を示
すもので、ＰＬＬ回路２１は、上述したように位相比較
器２１１、ローパスフィルタ（ＬＰＦ）２１２ 、ＶＣ
Ｏ回路２１３及び分周器２１４で構成される。
すもので、ＰＬＬ回路２１は、上述したように位相比較
器２１１、ローパスフィルタ（ＬＰＦ）２１２ 、ＶＣ
Ｏ回路２１３及び分周器２１４で構成される。
ここで、ＶＣＯ回路２１３はＰＬＣＫの４倍のクロック
を発生している。分周器２１４はＤ型フリップフロップ
ＤＦＦ１１．ＤＦＦ１２、Ｃａ制ｔｌＯＤ型フリップフ
ロップ（以下Ｃａフリップフロップ）ＣａＦＦ１ 、Ｃ
ａＦＦ２及び／７ゲートＮＯ１で構成され、基本的には
位相比較エツジが入る毎にＰＬＣＫを４分周するもので
ある。尚、第６図（ａ）に取出して示すような上記Ｃａ
フリップフロップＣａＦＦ１ 、ＣａＦＦ２ は、同図
（ｂ） に示すような回路構成となっている。
を発生している。分周器２１４はＤ型フリップフロップ
ＤＦＦ１１．ＤＦＦ１２、Ｃａ制ｔｌＯＤ型フリップフ
ロップ（以下Ｃａフリップフロップ）ＣａＦＦ１ 、Ｃ
ａＦＦ２及び／７ゲートＮＯ１で構成され、基本的には
位相比較エツジが入る毎にＰＬＣＫを４分周するもので
ある。尚、第６図（ａ）に取出して示すような上記Ｃａ
フリップフロップＣａＦＦ１ 、ＣａＦＦ２ は、同図
（ｂ） に示すような回路構成となっている。
また、前記誤差検出回路２１４は、カウンタＣ０ＮＴ、
デコー’！ＤＥＣ，ＬｚジスタＲＥＧ１ 。
デコー’！ＤＥＣ，ＬｚジスタＲＥＧ１ 。
ＲＥＧ２及びアンドゲートＡ１４で構成される。
ここで、レジスタＲＥＧ１は位相比較しないエツジで７
リツプ７０ツブＤ Ｆ Ｆｌｌ、 Ｄ Ｆ Ｆ１２゜Ｃ
ａ ＦＦＩ 、Ｃａ ＦＦ２の各出力データをセットす
るものである。上記カウンタＣ０ＮＴ及びデコーダＤＥ
Ｃは位相比較のエツジ間の距離を検出し、その距離が６
丁または２２ＴのときＸ端子から“１”を出力するもの
である。上記アンドゲートＡ１４は上記Ｘ信号と位相比
較器２１１からのＰ−ａ信号のアンドをとり、レジスタ
ＲＥＧ１のデータＱ１〜Ｑ４をレジスタＲＥＧ２にセッ
トするセットパルスを生成するものである。
リツプ７０ツブＤ Ｆ Ｆｌｌ、 Ｄ Ｆ Ｆ１２゜Ｃ
ａ ＦＦＩ 、Ｃａ ＦＦ２の各出力データをセットす
るものである。上記カウンタＣ０ＮＴ及びデコーダＤＥ
Ｃは位相比較のエツジ間の距離を検出し、その距離が６
丁または２２ＴのときＸ端子から“１”を出力するもの
である。上記アンドゲートＡ１４は上記Ｘ信号と位相比
較器２１１からのＰ−ａ信号のアンドをとり、レジスタ
ＲＥＧ１のデータＱ１〜Ｑ４をレジスタＲＥＧ２にセッ
トするセットパルスを生成するものである。
さらに、前記修正回路２２は、マトリクス回路ＭＸ、シ
フトレジスタＳＲ、アンドゲートＡ１〜Ａ１３及びオア
ゲートＱ１ 、Ｇ２よりなるゲート回路で構成される。
フトレジスタＳＲ、アンドゲートＡ１〜Ａ１３及びオア
ゲートＱ１ 、Ｇ２よりなるゲート回路で構成される。
ここで、マトリクス回路ＭＸは、上記レジスタＲＥＧ２
のデータＱ１〜Ｑ４をもとにデータスライス回路１３か
らの信号［）ＲＦを補償してデータ読取りを指定する制
御データを生成するものである。
のデータＱ１〜Ｑ４をもとにデータスライス回路１３か
らの信号［）ＲＦを補償してデータ読取りを指定する制
御データを生成するものである。
また、シフトレジスタＳＲ及びゲート回路はマトリクス
回路ＭＸからの制御データに基づいて、データスライス
回路１３からの信号［）ＲＦからデータを読取るもので
ある。上記マトリクス回路ＭＸのレジスタＲＥＧ２の内
容による各制御データの出力関係を次表に示す。
回路ＭＸからの制御データに基づいて、データスライス
回路１３からの信号［）ＲＦからデータを読取るもので
ある。上記マトリクス回路ＭＸのレジスタＲＥＧ２の内
容による各制御データの出力関係を次表に示す。
以下、上記データストローブ回路の動作を第７図のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
まず、データスライス回路１３からのデータ［）ＲＦの
立上がりエツジが位相比較器２１１に送られ、位相差信
号Ｐ−ａが生成される。このため、Ｃａフリップ７０ツ
ブＣａＦＦ１ 、ＣａＦＦ２ は、コレをクリアするカ
ウンタＣ０ＮＴもｐ−ａ信号が同期クリア制御入力Ｑｆ
ｆＳ−ＣＬに入力されているので、ＰＬＣＫのタイミン
グでクリアされる。
立上がりエツジが位相比較器２１１に送られ、位相差信
号Ｐ−ａが生成される。このため、Ｃａフリップ７０ツ
ブＣａＦＦ１ 、ＣａＦＦ２ は、コレをクリアするカ
ウンタＣ０ＮＴもｐ−ａ信号が同期クリア制御入力Ｑｆ
ｆＳ−ＣＬに入力されているので、ＰＬＣＫのタイミン
グでクリアされる。
次に、入力信号ＤＲＦの立下がりエツジで各フリップ７
０ツブＤＦＦ１ 、ＤＦＦ２ 、ＣａＦＦ１ 。
０ツブＤＦＦ１ 、ＤＦＦ２ 、ＣａＦＦ１ 。
ＣａＦＦ２の内容がレジスタＲＥＧ１にセットされる。
再び［）ＲＦ倍信号立上がりエツジが来るとその間隔が
６丁のため、デコーダＤＥＣのＸ出力が“１″となる。
６丁のため、デコーダＤＥＣのＸ出力が“１″となる。
このため、アンドゲートＡ１４でＰ−ａ信号とのアンド
をとられ、レジスタＲＥＧ１の内容がレジスタＲＥＧ２
にセットされる。
をとられ、レジスタＲＥＧ１の内容がレジスタＲＥＧ２
にセットされる。
このレジスタＲＥＧ２にセットしたデータは前述したス
ライスレベルの変動による誤差位相を検出したものであ
る。つまり、同極性のエツジ間の６王の距離における中
間での逆エツジは３王、すなわら完全にセンターでなく
てはならない。この関係は前表に示した通りである。
ライスレベルの変動による誤差位相を検出したものであ
る。つまり、同極性のエツジ間の６王の距離における中
間での逆エツジは３王、すなわら完全にセンターでなく
てはならない。この関係は前表に示した通りである。
そこで、マトリクス回路ＭＸにより前表に従ってゲート
信号を発生し、ゲート回路で誤差分を修正すれば正しい
データが得られる。このデータはフリップ７０ツブＤＦ
Ｆ１３でＤＦＦ１２のＱ出力より得られるＰＬＣＫに同
期化され、検出データ□ｏｕｔとして出力される。
信号を発生し、ゲート回路で誤差分を修正すれば正しい
データが得られる。このデータはフリップ７０ツブＤＦ
Ｆ１３でＤＦＦ１２のＱ出力より得られるＰＬＣＫに同
期化され、検出データ□ｏｕｔとして出力される。
したがって、上記のように構成したデータストローブ回
路は、スライスレベル変動がＰＬＬ回路の位相比較レン
ジに影響を及ぼさないので、充分な能力を発揮すること
ができる。さらに、スライスレベル変動による誤差位相
を修正することができるので、極めて高性能なものとな
る。
路は、スライスレベル変動がＰＬＬ回路の位相比較レン
ジに影響を及ぼさないので、充分な能力を発揮すること
ができる。さらに、スライスレベル変動による誤差位相
を修正することができるので、極めて高性能なものとな
る。
［発明の効果］
以上詳述したようにこの発明によれば、２値化処理での
スライスレベル変動等によって発生する位相誤差がＰＬ
Ｌ回路で生成されるビット同期クロックに影響を及ぼさ
ないデータストローブ回路を提供することができる。
スライスレベル変動等によって発生する位相誤差がＰＬ
Ｌ回路で生成されるビット同期クロックに影響を及ぼさ
ないデータストローブ回路を提供することができる。
第１図乃至第７図はこの発明に係るデータストローブ回
路の一実施例を示すもので、第１図はその基本構成を示
すブロック回路図、第２図は入力信号に対するスライス
レベル変動によって発生する誤差位相を説明するための
タイミングチャート、第３図は同実施例に用いられる立
上がりエツジＰＬＬ回路の構成を示すブロック回路図、
第４図は上記ＰＬＬ回路の動作説明図、第５図は上記デ
ータストローブ回路の具体的な構成を示すブロック回路
図、第６図は上記データストローブ回路に用いられるＣ
ａフリップフロップの構造を示す回路図、第７図は上記
データストローブ回路の動作を説明するためのタイミン
グチャート、第８図はこの発明が適用されるデジタル記
録再生システムの構成を示すブロック回路図、第９図は
入力信号に対してスライスレベルが変動したときに生じ
る位相誤差を説明するためのタイミングチャートである
。 １３・・・データスライス回路、１５・・・復調回路、
２１・・・ＰＬＬ回路、２１１・・・位相比較器、２１
２・・・ローパスフィルタ、２１３・・・７００回路、
２１４・・・１．／Ｎ分周器、２２・・・修正回路、２
４・・・誤差検出回路、２５・・・同期化回路、ＲＥＧ
ｌ、ＲＥＧ２・・・レジスタ、Ｃ０ＮＴ・・・カウンタ
、ＤＥＣ・・・デコーダ、ＭＸ・・・マトリクス回路、
ＳＲ・・・シフトレジスタ、［）ＲＦ・・・２値化デジ
タル信号、ＰＬＣＫ・・・ビット同期クロック、□ｏｕ
ｔ・・・データ信号。 出願人代理人 弁理士 鈴江武彦 第６図 （ａ） 第ｓＨ 第９ａｌ 手続補正書 ２１．−〇・分・２へ
路の一実施例を示すもので、第１図はその基本構成を示
すブロック回路図、第２図は入力信号に対するスライス
レベル変動によって発生する誤差位相を説明するための
タイミングチャート、第３図は同実施例に用いられる立
上がりエツジＰＬＬ回路の構成を示すブロック回路図、
第４図は上記ＰＬＬ回路の動作説明図、第５図は上記デ
ータストローブ回路の具体的な構成を示すブロック回路
図、第６図は上記データストローブ回路に用いられるＣ
ａフリップフロップの構造を示す回路図、第７図は上記
データストローブ回路の動作を説明するためのタイミン
グチャート、第８図はこの発明が適用されるデジタル記
録再生システムの構成を示すブロック回路図、第９図は
入力信号に対してスライスレベルが変動したときに生じ
る位相誤差を説明するためのタイミングチャートである
。 １３・・・データスライス回路、１５・・・復調回路、
２１・・・ＰＬＬ回路、２１１・・・位相比較器、２１
２・・・ローパスフィルタ、２１３・・・７００回路、
２１４・・・１．／Ｎ分周器、２２・・・修正回路、２
４・・・誤差検出回路、２５・・・同期化回路、ＲＥＧ
ｌ、ＲＥＧ２・・・レジスタ、Ｃ０ＮＴ・・・カウンタ
、ＤＥＣ・・・デコーダ、ＭＸ・・・マトリクス回路、
ＳＲ・・・シフトレジスタ、［）ＲＦ・・・２値化デジ
タル信号、ＰＬＣＫ・・・ビット同期クロック、□ｏｕ
ｔ・・・データ信号。 出願人代理人 弁理士 鈴江武彦 第６図 （ａ） 第ｓＨ 第９ａｌ 手続補正書 ２１．−〇・分・２へ
Claims (1)
- デジタル信号成分を含む高周波信号をレベルスライスす
ることにより前記デジタル信号を取出すデータスライス
回路と、このデータスライス回路から出力されるデジタ
ル信号と基準クロックとを前記デジタル信号の立上がり
及び立下がりエッジのどちらか一方で位相比較しその位
相差に応じて前記基準クロックの周波数を可変すること
により前記デジタル信号のビット同期クロックを生成す
ると共に前記デジタル信号を前記ビット同期クロックに
同期させて出力する位相同期ループ回路と、前記入力デ
ジタル信号と前記位相同期ループ回路で得られるデジタ
ル信号との位相誤差を検出する位相誤差検出回路と、こ
の位相誤差検出回路で検出される誤差量に基づいて前記
入力デジタル信号を時間軸修正する修正回路と、この修
正回路で修正されたデジタル信号を前記位相同期ループ
回路で得られるビット同期クロックに同期させて出力す
る同期化回路とを具備したことを特徴とするデータスト
ローブ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066893A JPS61227271A (ja) | 1985-03-30 | 1985-03-30 | デ−タストロ−ブ回路 |
| KR1019860002124A KR900001593B1 (ko) | 1985-03-30 | 1986-03-21 | 디지탈신호 재생회로 |
| US06/846,208 US4713802A (en) | 1985-03-30 | 1986-03-31 | Digital signal reproducing circuit |
| DE8686302388T DE3672003D1 (de) | 1985-03-30 | 1986-04-01 | Schaltung zur wiedergabe digitaler signale. |
| EP86302388A EP0200370B1 (en) | 1985-03-30 | 1986-04-01 | Digital signal reproducing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066893A JPS61227271A (ja) | 1985-03-30 | 1985-03-30 | デ−タストロ−ブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61227271A true JPS61227271A (ja) | 1986-10-09 |
Family
ID=13329048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066893A Pending JPS61227271A (ja) | 1985-03-30 | 1985-03-30 | デ−タストロ−ブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303511A (ja) * | 1987-06-04 | 1988-12-12 | Pioneer Electronic Corp | デ−タストロ−ブ回路 |
-
1985
- 1985-03-30 JP JP60066893A patent/JPS61227271A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303511A (ja) * | 1987-06-04 | 1988-12-12 | Pioneer Electronic Corp | デ−タストロ−ブ回路 |
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