JPS5989038A - フエ−ズ・ロツクド・ル−プ回路 - Google Patents

フエ−ズ・ロツクド・ル−プ回路

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Publication number
JPS5989038A
JPS5989038A JP57198529A JP19852982A JPS5989038A JP S5989038 A JPS5989038 A JP S5989038A JP 57198529 A JP57198529 A JP 57198529A JP 19852982 A JP19852982 A JP 19852982A JP S5989038 A JPS5989038 A JP S5989038A
Authority
JP
Japan
Prior art keywords
frequency
output
detector
vco4
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57198529A
Other languages
English (en)
Inventor
Hiroyuki Sugiyama
博之 杉山
Yoshiaki Amano
天野　良昭
Yuichi Koseki
古関　雄一
Mitsuyoshi Yamashita
山下　光良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Nippon Victor KK
Original Assignee
Victor Company of Japan Ltd
Nippon Victor KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd, Nippon Victor KK filed Critical Victor Company of Japan Ltd
Priority to JP57198529A priority Critical patent/JPS5989038A/ja
Priority to FR8317935A priority patent/FR2536226B1/fr
Priority to DE19833340969 priority patent/DE3340969A1/de
Priority to GB08330193A priority patent/GB2132430A/en
Publication of JPS5989038A publication Critical patent/JPS5989038A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はフェーズ・ロックド・ループ（以下、ＰＬＬと
いう〕回路に係シ、特に入力信号の欠落時ＶＣＯの出力
発振周波数をある周波数範囲内にあるようにし、再び入
力信号が入来した時短時間で所定周波数に引込み得るＰ
ＬＬ回路を提供することな自白りとする。
本出願人は先に、アナログビデオ信号ぞディジタルパル
ス変調して画面上マトリクス状に配列された各画素に対
する画素データであるディジタルビデオ信号を生成して
これをディスクに記録する方式を提案した。このものは
、ディジタルオーディオ信号に付加的な情報としてカラ
ー静止画情報に関するディジタルビデオ信号を付加して
ディスク上の同じトラックに断続するピット列の変化と
して記録する。
一方、このディスク上のピット列を例えば静電容敬変化
として検出し、記録何畳を′読取少再生する。再生され
たディジタルビデオ信号をＦＭ復調回路にてＦＭ復調し
、ＰＬＬ回路にて位相ロックした後デコーダにてＭＦＭ
復号する。
ここでＰＬＬ回路にて位相ロックする際、一般に、入力
信号を位相検出器に供給し、位相検出器出力を低域フィ
ルタを通した後ＶＣＯＫ供給し、７００ｍ力の位相と入
力信号の位相）：が常に一致するよりにＶ　ａ、　Ｏの
出力発振周波数を制御する。
ところがこのままのＰＬＬ回路では、ドロツブアウド等
によシ入力信号が一定期間欠落すると、ＶａＯの出力発
振周波数は所定周波数範囲外に外れ、再び入力信号が入
来した時、ｖＣＯの出力発振周波数が所定周波数範囲内
に収まるのに時間がかかる等の欠点があった。
本発明は上記欠点？除去したものであシ、以下、図面と
共にその一実施例について説明する。
図は本発明になるＰＬＬ回路の一実施例のブロック系統
図を示す。同図において、端子１に入来した４　ＭＨｚ
のディジタルビデオ信号は位相検出器２に供給され、後
述の分周器５の出力と位相比較はれて比較誤差信号とさ
れる。この信号は低域フィルタ３にて直流電圧とされて
ｖＣＯ４に供給され、ｖＣＯ４からは直流電圧に応じた
周波数の出力信号が取出される。ｖＣＯ４の出力発振周
波数は入力信号の周波数の数倍に設定されている。ＶＣ
Ｏ４の出力信号は分周器５で分周された後位相検出器２
に供給され、分局器５の出方信号の位相と入力信号の位
相とが一致するようにＶＣＯ４の出力発振周波数ケ制御
する。
ここで、周波数検出器６の検出周波数は、再生中に入力
信号に含まれるジッタ成分によって変動されるｖＣＯ４
の出力発振周波数の上限の周波数以上の周波数ｆ１（例
えば４．０１２ＭＨ２）に設定されている一方、周波数
検出器８の検出周波数は、その変動されるｖＣＯ４の出
力発振周波数の下限の周波数以下の周波数ｆ２（例えば
３．９８８ＭＨｚ　）に設定されている。
そこで、入力信号が例えばドロップアウト等によって一
定期間欠落するとｖＣＯ４はフリーラン状態になシ、こ
の時のＶＣＯ４の出力発振周波数が周波数１１以上であ
るとこれが周波数検出器６にて検出され、周波数検出器
６の出力は電流源７に供給されてＡ点の電位が増加する
ように制御される。
一方、ｖｃｏ’４の出力発振周波数が周波数ｆＰ下であ
るとこれが周波数検出器８にて検出され、周波数検出器
８の出力は電流源９に供給されてＡ点の電位が減少する
ように制御される。周波数検出器６．８にはマスタクロ
ック発生器１０から例えば４４．１　ｋＨｚのクロック
パルス（サンプリング周波数）が供給されておシ、クロ
ックパルスの入来毎にｖａ’ｏ４の出力パルス乞計数し
てＶＣＯ４の出力発振周波数を検出する。
このようにＡ点の電位を制御すれば、入力信号が欠落し
てもｖＣＯ４の出力発振周波数は周波数ｆ１〜ｆ２の範
囲内に収まることになシ、再び入力信号が入来した時、
ＶＣＯ４は短時間のうちに入力電圧に応じた周波数の出
力信号を出力し得る。
上述の如く、本発明になるＰＬＬ回路は〜ＶＣＯの出力
発振周波数がフリーラン状態にお０て予め股足された上
限周波数以上或いは予め設定された下限周波数以下にな
ったことを夫々検出する周波数検出回路と、周波数検出
回路の検出出力によシフリーラン状態においてＶａＯの
出力発振周波数が下限周波数と下限周波数との間にある
ようにＶＣＯの入力電圧レベルを制御する回路とを設け
たため、入力信号が例えばドロップアウト等によシ欠落
してもＶａＯの出力発振周波数？上限周波数と下限周波
数との間のある周波°数にし得−１これによシ、再び入
力信号が入来した時、ｖＣＯの出力発振周波数を短時間
で所定周波数に引込み得、又、フリーラン時ＶａＯの出
力発振周波数をある周波数範囲内に収まるようにしたの
で、ＶＣＯの温度変動による出力発振周波数のバラツキ
に影響されることはない等の特長を有する。
【図面の簡単な説明】
図は本発明回路の一実施例のブロック系統図である。 １・・・入力端子、４・・・ＶＣＯ１６，８・・・周波
数検出器、７，９・・・電流源。

Claims (1)

    【特許請求の範囲】
  1. ＶＣ＋Ｏの出力発振周波数がフリーラン状態において予
    め設定された上限周波数以上或いは予め設定された下限
    周波数以下になったことを夫々検出する周波数検出回路
    と、該周波数検出回路の検出出力により該フリーラン状
    態において該■ＣＯの出力発振周波数が該上限周波数と
    該下限周波数との間にあるように該ＶａＯの入力電圧レ
    ベルを制御する回路とを設けてなるフェーズ・ロックド
    ・ループ回路。
JP57198529A 1982-11-12 1982-11-12 フエ−ズ・ロツクド・ル−プ回路 Pending JPS5989038A (ja)

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FR8317935A FR2536226B1 (fr) 1982-11-12 1983-11-10 Circuit a boucle verrouillee en phase
DE19833340969 DE3340969A1 (de) 1982-11-12 1983-11-11 Phasenstarrer regelkreis
GB08330193A GB2132430A (en) 1982-11-12 1983-11-11 Phase locked loop circuit

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FR (1) FR2536226B1 (ja)
GB (1) GB2132430A (ja)

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