JPS5816654B2 - 位相制御回路の同期検出回路 - Google Patents
位相制御回路の同期検出回路Info
- Publication number
- JPS5816654B2 JPS5816654B2 JP51081808A JP8180876A JPS5816654B2 JP S5816654 B2 JPS5816654 B2 JP S5816654B2 JP 51081808 A JP51081808 A JP 51081808A JP 8180876 A JP8180876 A JP 8180876A JP S5816654 B2 JPS5816654 B2 JP S5816654B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- signal system
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はわずかに異なるクロック周波数をもつ入力信号
系と出力信号系の間に設けた位相制御回路の同期検出回
路に関するものである。
系と出力信号系の間に設けた位相制御回路の同期検出回
路に関するものである。
従来、デジタル信号系の速度変換部、たとえばパルス符
号変調（ＰＣＭ）信号の入力信号系の３２メガピツトを
出力信号系で３３メガピツトに変換する場合、第１図の
実施例において後述するように、入力信号系のクロック
信号と出力信号系のクロック信号を位相比較器に入れ、
その位相差に対応する出力を低域通過フィルタのような
積分回路を通して電圧制御発振器に加え、その発振出力
をパルス制御回路に入れて前記出力信号系のタイムスロ
ット制御を行なう位相同期ループ（ＰＬＬ）を具え、こ
の場合には出力信号系の３３メガピツトに対して入力信
号系の３２メガピツトに一致するように一定周期でビッ
ト抜きを行なわせることにより、速度を変換してデータ
はそのまま伝送することが可能となる。
号変調（ＰＣＭ）信号の入力信号系の３２メガピツトを
出力信号系で３３メガピツトに変換する場合、第１図の
実施例において後述するように、入力信号系のクロック
信号と出力信号系のクロック信号を位相比較器に入れ、
その位相差に対応する出力を低域通過フィルタのような
積分回路を通して電圧制御発振器に加え、その発振出力
をパルス制御回路に入れて前記出力信号系のタイムスロ
ット制御を行なう位相同期ループ（ＰＬＬ）を具え、こ
の場合には出力信号系の３３メガピツトに対して入力信
号系の３２メガピツトに一致するように一定周期でビッ
ト抜きを行なわせることにより、速度を変換してデータ
はそのまま伝送することが可能となる。
このような位相同期回路は、動作時には入力信号系と出
力信号系とが異なるクロック周波数をもって同期状態に
あるが、何らかの原因により非同期状態となる場合があ
る。
力信号系とが異なるクロック周波数をもって同期状態に
あるが、何らかの原因により非同期状態となる場合があ
る。
このような非同期状態を検出して警報を発生することが
必要である。
必要である。
アナログ信号の場合には同様の位相同期回路に対し非同
期検出は容易であるが、デジタル信号の場合にはまだ非
同期検出の適当な方法は見当らない。
期検出は容易であるが、デジタル信号の場合にはまだ非
同期検出の適当な方法は見当らない。
本発明の目的はわずかに異なるクロック周波数をもつ入
力信号系と出力信号系の間に設けた位相制御回路の同期
、非同期を容易に検出しうる同期検出回路を提供するこ
とである。
力信号系と出力信号系の間に設けた位相制御回路の同期
、非同期を容易に検出しうる同期検出回路を提供するこ
とである。
前記目的を達成するため、本発明の位相制御回路の同期
検出回路は、わずかに異なるクロック周波数をもつ入力
信号系と出力信号系の各クロック信号を位相比較器に入
力しその位相差を検出し該位相差に対応する出力を積分
回路を介して電圧制御発振器に加え、その発振出力をパ
ルス制御回路に入れて前記出力信号系のタイムスロット
制御を行なう位相制御回路において、前記位相比較器に
入力される入力信号系のクロック信号を出力信号系のク
ロック信号で読み取るように制御される記憶手段と、該
記憶手段の出力を２分周する分周回路と、該分周回路の
出力の直流分を所定のしきい値と比較して同期、非同期
を判定する判定回路を具えたことを特徴とするものであ
る。
検出回路は、わずかに異なるクロック周波数をもつ入力
信号系と出力信号系の各クロック信号を位相比較器に入
力しその位相差を検出し該位相差に対応する出力を積分
回路を介して電圧制御発振器に加え、その発振出力をパ
ルス制御回路に入れて前記出力信号系のタイムスロット
制御を行なう位相制御回路において、前記位相比較器に
入力される入力信号系のクロック信号を出力信号系のク
ロック信号で読み取るように制御される記憶手段と、該
記憶手段の出力を２分周する分周回路と、該分周回路の
出力の直流分を所定のしきい値と比較して同期、非同期
を判定する判定回路を具えたことを特徴とするものであ
る。
以下本発明を実施例につき詳述する。
前述の位相制御回路が非同期となる場合の原因としては
（１）入力信号（ＰＣＭ）のクロック信号が同期引き込
み範囲より逸脱したとき、（２）位相制御回路の故障、
（３）入力信号（ＰＣＭ）が断となりそれに伴ないクロ
ック信号も断になったときが考えられる。
（１）入力信号（ＰＣＭ）のクロック信号が同期引き込
み範囲より逸脱したとき、（２）位相制御回路の故障、
（３）入力信号（ＰＣＭ）が断となりそれに伴ないクロ
ック信号も断になったときが考えられる。
これに対しく１）、 （２）の場合には本発明の要部で
ある同期検出回路部、（３）の場合には入力クロック断
検出回路部により検出を行なうようにしたものである。
ある同期検出回路部、（３）の場合には入力クロック断
検出回路部により検出を行なうようにしたものである。
第１図は本発明の実施例の要部ブロック図であり、入力
信号系では、クロック信号ＧＬＫ１の周波数の入力信号
ＰＣＭＩを入力端子１からＮビットメモリ１１に入力し
、クロック信号ＣＬＫ１を入力端子２からＮ分周回路（
１／ＮＤＩＶ）１３に入力し、Ｎ分周回路１３の出力の
Ｎ相りロックによりＮビットメモリ１１に書き込み、出
力信号系のクロック信号ＣＬＫ２を分周するＮ分周回路
（１／ＮＤＩＶ）１４の出力のＮ相りロックによりＮビ
ットメモリ１１から読み出した信号が多重化回路（ＭＰ
Ｘ）１２を介して出力信号ＰＣＭ２として出力端子３か
ら出力さｉる。
信号系では、クロック信号ＧＬＫ１の周波数の入力信号
ＰＣＭＩを入力端子１からＮビットメモリ１１に入力し
、クロック信号ＣＬＫ１を入力端子２からＮ分周回路（
１／ＮＤＩＶ）１３に入力し、Ｎ分周回路１３の出力の
Ｎ相りロックによりＮビットメモリ１１に書き込み、出
力信号系のクロック信号ＣＬＫ２を分周するＮ分周回路
（１／ＮＤＩＶ）１４の出力のＮ相りロックによりＮビ
ットメモリ１１から読み出した信号が多重化回路（ＭＰ
Ｘ）１２を介して出力信号ＰＣＭ２として出力端子３か
ら出力さｉる。
この場合クロック信号ＣＬＫ１と出力端子４から出力さ
れるクロック信号ＣＬＫ２とは。
れるクロック信号ＣＬＫ２とは。
わずかに異なる周波数を有するものである。
Ｎ分周回路１３．１４のＮ分周出力■、■は位相比較器
（ＰＣ）１５に入力され、位相差に対応した出力が低域
通過フィルタ（ＬＰＦ）１６を介して電圧制御発振器（
ＶＣＯ）１７の制御電圧として加えられる。
（ＰＣ）１５に入力され、位相差に対応した出力が低域
通過フィルタ（ＬＰＦ）１６を介して電圧制御発振器（
ＶＣＯ）１７の制御電圧として加えられる。
この電圧制御発振器１７の発振出力がクロック信号ＣＬ
Ｋ２として出力端子４から出力され、且つパルス制御回
路１８を介してＮ分周回路１４に入力される。
Ｋ２として出力端子４から出力され、且つパルス制御回
路１８を介してＮ分周回路１４に入力される。
従ってクロック信号ＣＬＫ１とクロック信号ＣＬＫ２と
は、位相同期ループにより同期関係となり、クロック信
号ＣＬＫ１の速度の入力信号ＰＣＭ１を、クロック信号
ＣＬＫ２の速度の出力信号ＰＣＭ２に変換することがで
きる。
は、位相同期ループにより同期関係となり、クロック信
号ＣＬＫ１の速度の入力信号ＰＣＭ１を、クロック信号
ＣＬＫ２の速度の出力信号ＰＣＭ２に変換することがで
きる。
以上は本発明を適用する位相制御回路であるが、前述の
位相同期ループにおける同期、非同期を検出するため、
点線で囲んだ同期検出回路部２０が設けられる。
位相同期ループにおける同期、非同期を検出するため、
点線で囲んだ同期検出回路部２０が設けられる。
すなわち、位相比較器（ＰＣ）１５に入力されるＮ分周
回路１３の出力■をＤ形フリップフロップ（ＦＦ）２１
のＤ端子に、Ｎ分周回路１４の出力■をそのクロック；
Ｃ端子に入れ、そのＱ出力■を２分周回路（１／２ＤＩ
Ｖ）２２により２分周し、その分周出力を整流平滑回路
（ＤＥＴ）２３に入れてその直流分を検出し、この値を
しきい値設定回路（ＤＳＣ）２４でしきい値と比較しこ
の値を超えていれば一；定の出力■を、発生し、オア回
路４０を介して出力端子５より警報信号を送出する。
回路１３の出力■をＤ形フリップフロップ（ＦＦ）２１
のＤ端子に、Ｎ分周回路１４の出力■をそのクロック；
Ｃ端子に入れ、そのＱ出力■を２分周回路（１／２ＤＩ
Ｖ）２２により２分周し、その分周出力を整流平滑回路
（ＤＥＴ）２３に入れてその直流分を検出し、この値を
しきい値設定回路（ＤＳＣ）２４でしきい値と比較しこ
の値を超えていれば一；定の出力■を、発生し、オア回
路４０を介して出力端子５より警報信号を送出する。
まだ前述のとおり、Ｎ分周回路１３の出力■を点線で囲
んだ入力クロック断検出回路部３０内の整流平滑回路（
ＤＥＴ）３１で直流分を検出し、この値をしき・い値設
定回路（ＤＳＣ）３２でしきい値と比較し同期検出回路
部２０とは反対にこの値以下であれば一定の出力■を発
生し、オア回路４０を介して出力端５より警報信号を送
出する。
んだ入力クロック断検出回路部３０内の整流平滑回路（
ＤＥＴ）３１で直流分を検出し、この値をしき・い値設
定回路（ＤＳＣ）３２でしきい値と比較し同期検出回路
部２０とは反対にこの値以下であれば一定の出力■を発
生し、オア回路４０を介して出力端５より警報信号を送
出する。
第２図は第１図の実施例の回路における各部の波形を３
つの場合、すなわち同図ａは同期時、同図すは非同期時
、同図゛Ｃは入力クロック断時に分けて示す。
つの場合、すなわち同図ａは同期時、同図すは非同期時
、同図゛Ｃは入力クロック断時に分けて示す。
なお第２図はＮ＝４の場合が示される。同時ａにおいて
は、出力■、■は両Ｎ分周回路１３．１４に入れた入力
クロック信号、出力クロック信号をそれぞれ４分周して
立ち上りパルスのみを取出したものである。
は、出力■、■は両Ｎ分周回路１３．１４に入れた入力
クロック信号、出力クロック信号をそれぞれ４分周して
立ち上りパルスのみを取出したものである。
出力■のパルスは速度変換をするため出力■のパルスで
トリガーをとりシンクロスコープで観測するとこのよう
な波形となる。
トリガーをとりシンクロスコープで観測するとこのよう
な波形となる。
位相制御回路の安定な動作範囲はＯ〜π〜２πであるこ
とはよく知られている。
とはよく知られている。
そこで出力■のパルスを出力■あパルスで読み取るから
、同期時すなわち安定な位相範囲０〜π〜２πにおいて
、Ｄ形フリップフロップ２１の出力■は常に０”となる
。
、同期時すなわち安定な位相範囲０〜π〜２πにおいて
、Ｄ形フリップフロップ２１の出力■は常に０”となる
。
従って同期検出回路部２０の出力■も”０′となり警報
は生じない。
は生じない。
また人力クロック断検出回路部３０もＮ分周回路１３の
出力■が存在するから出力６は０”となり警報は生じな
い。
出力■が存在するから出力６は０”となり警報は生じな
い。
次に同図すにおいては、出力■に対し出力■が位相制御
回路の安定な動作範囲（０〜π〜２π）を逸脱すると出
力■、■は同期がとれなくなる。
回路の安定な動作範囲（０〜π〜２π）を逸脱すると出
力■、■は同期がとれなくなる。
すなわち出力■のパルスでトリガーをとりシンクロスコ
ープで観測した場合には出力■のパルスは図示のごとく
流れたような波形を示す。
ープで観測した場合には出力■のパルスは図示のごとく
流れたような波形を示す。
このような非同期においても出力■と出力■のパルスは
瞬時的に位相が一致する場合が存在し出力■のパルスの
１”を読み取る。
瞬時的に位相が一致する場合が存在し出力■のパルスの
１”を読み取る。
しかしこの場合出力■のパルスの幅が十分狭いため１”
を読み取る確率は小さくなる。
を読み取る確率は小さくなる。
そのため、Ｄ形フリップフロップ２１の出力信号を直接
整流しても直流分の変化が同図ａの同期時に比べて小さ
くなり、同期、非同期の判定が困難となる。
整流しても直流分の変化が同図ａの同期時に比べて小さ
くなり、同期、非同期の判定が困難となる。
そこでＤ形フリップフロップ２１の出力信号を２分周回
路２２により２分周して出力■に示すように直流分の変
化を大きくして判定を容易にしている。
路２２により２分周して出力■に示すように直流分の変
化を大きくして判定を容易にしている。
従って同期検出回路部２０の出力■は出力”１”を示し
出力端５から警報を発生する。
出力端５から警報を発生する。
しかじ入力クロック断検出回路部３０は同図ａと同様に
Ｎ分周回路１３の出力が存在するから出力■は”Ｏ″と
なり警報は発生しない。
Ｎ分周回路１３の出力が存在するから出力■は”Ｏ″と
なり警報は発生しない。
最後に同図Ｃにおいては、入力クロック断の場合でＮ分
周回路１３の出力■および出力■のパルスはなくなり、
たとえば０”の状態となる。
周回路１３の出力■および出力■のパルスはなくなり、
たとえば０”の状態となる。
出力■は出力■でトリガーをとりシンクロスコープで観
測した場合の波形を示したものである。
測した場合の波形を示したものである。
この時り形フリップフロップ２１の出力信号は０”とな
り同期時と同じ状態となり、同期検出回路部２０の出力
■は０”を示し警報は発生しない。
り同期時と同じ状態となり、同期検出回路部２０の出力
■は０”を示し警報は発生しない。
しかじ入力クロック断検出回路部３０の入力は出力■の
パルスは０”であるから、入力クロック断を検出して出
力■は１”となり、オア回路４０を通して出力端５より
警報を発生する。
パルスは０”であるから、入力クロック断を検出して出
力■は１”となり、オア回路４０を通して出力端５より
警報を発生する。
以上のように同期検出回路部２０の警報と入力クロック
断検出回路部３０の警報の論理和をとることにより前述
の原因に基づくすべての非同期状態を検出することがで
きる。
断検出回路部３０の警報の論理和をとることにより前述
の原因に基づくすべての非同期状態を検出することがで
きる。
以上説明したように、本発明の同期検出回路部は位相比
較器に入力される入力信号系のクロック信号を出力信号
系のクロック信号で読み取るように制御されるＤ形フリ
ップフロップのように記憶手段とこの記憶手段の出力を
２分周しさらに整流することにより、出力■と■が非同
期で流れる状態の直流分を十分検出することができ、こ
れを所定のしきい値と比較することにより位相制御回路
の非同期を判定しうるものであり、前述のような速度変
換回路等の位相制御回路等の非同期検出に有効に用いら
れる。
較器に入力される入力信号系のクロック信号を出力信号
系のクロック信号で読み取るように制御されるＤ形フリ
ップフロップのように記憶手段とこの記憶手段の出力を
２分周しさらに整流することにより、出力■と■が非同
期で流れる状態の直流分を十分検出することができ、こ
れを所定のしきい値と比較することにより位相制御回路
の非同期を判定しうるものであり、前述のような速度変
換回路等の位相制御回路等の非同期検出に有効に用いら
れる。
第１図は本発明の実施例の構成を示す説明図、第２図ａ
〜Ｃは第１図の実施例の動作説明図であり、図中、１，
２・・・入力端、３，４．５は出力端、１１はＮビット
メモリ、１２は多重化回路、１３゜１４はＮ分周回路、
１５は位相比較器、１６は低域通過フィルタ、１７は電
圧制御発振器、１８はパルス制御回路、２０は同期検出
回路部、２１はＤ形フリップフロップ、２２は２分周回
路、２３゜３１は整流、平滑回路、２４．３２はしきい
値設定回路、３０は入力クロック断検出回路部を示す。
〜Ｃは第１図の実施例の動作説明図であり、図中、１，
２・・・入力端、３，４．５は出力端、１１はＮビット
メモリ、１２は多重化回路、１３゜１４はＮ分周回路、
１５は位相比較器、１６は低域通過フィルタ、１７は電
圧制御発振器、１８はパルス制御回路、２０は同期検出
回路部、２１はＤ形フリップフロップ、２２は２分周回
路、２３゜３１は整流、平滑回路、２４．３２はしきい
値設定回路、３０は入力クロック断検出回路部を示す。
Claims (1)
- １ わずかに異なるクロック周波数をもつ入力信号系と
出力信号系との各クロック信号を位相比較器に入力して
その位相差を検出し、該位相差に対応する出力を積分回
路を介し電圧制御発振器に加え、その発振出力をパルス
制御回路に入力して前記出力信号系のタイムスロット制
御を行なう位相制御回路において、前記位相比較器に入
力される入力信号系のクロック信号を出力信号系のクロ
ック信号で読み取るように制御される記憶手段と、該記
憶手段の出力を２分周する分周回路と、該分周回路の出
力の直流分を所定のしきい値と比較して同期、非同期を
判定する判定回路を具えたことを特徴とする位相制御回
路の同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51081808A JPS5816654B2 (ja) | 1976-07-08 | 1976-07-08 | 位相制御回路の同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51081808A JPS5816654B2 (ja) | 1976-07-08 | 1976-07-08 | 位相制御回路の同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS537165A JPS537165A (en) | 1978-01-23 |
| JPS5816654B2 true JPS5816654B2 (ja) | 1983-04-01 |
Family
ID=13756780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51081808A Expired JPS5816654B2 (ja) | 1976-07-08 | 1976-07-08 | 位相制御回路の同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816654B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917879Y2 (ja) * | 1978-03-24 | 1984-05-24 | 晃立機械工業株式会社 | コ−クス炉のドア− |
| JPS5987264A (ja) * | 1982-11-10 | 1984-05-19 | Yanmar Diesel Engine Co Ltd | 多気筒機関の燃料噴射装置 |
| JPH0736522B2 (ja) * | 1991-08-09 | 1995-04-19 | 株式会社日立製作所 | Ｐｌｌロック検出回路 |
-
1976
- 1976-07-08 JP JP51081808A patent/JPS5816654B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS537165A (en) | 1978-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0442752B2 (ja) | ||
| JPS6340370B2 (ja) | ||
| US20080116982A1 (en) | Digital phase locked loop | |
| JP2003224471A (ja) | Ｐｌｌ回路および光通信受信装置 | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| TW201939916A (zh) | 時脈資料回復電路 | |
| US6249188B1 (en) | Error-suppressing phase comparator | |
| US4686482A (en) | Clock signal arrangement for regenerating a clock signal | |
| JPS5835428B2 (ja) | 搬送波再生回路 | |
| US6954510B2 (en) | Phase-locked loop lock detector circuit and method of lock detection | |
| JPS5816654B2 (ja) | 位相制御回路の同期検出回路 | |
| TWI548218B (zh) | 具有時序自我檢測的四相位時脈產生器 | |
| US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
| US5523708A (en) | Apparatus for monitoring abnormality of each clock driver input and output signal in a circuit comprising a plurality of clock drivers | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JPS5923496B2 (ja) | タイミング抽出方式 | |
| JPH0324818B2 (ja) | ||
| US5159615A (en) | Digital frequency detection circuit | |
| JP2808967B2 (ja) | クロックホールドオーバ回路 | |
| US5235290A (en) | Method and apparatus for smoothing out phase fluctuations in a monitored signal | |
| JPH0349319A (ja) | 同期検出方式 | |
| JPH04286214A (ja) | 位相同期回路の同期外れ検出回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| JP3144735B2 (ja) | 同期信号発生器 | |
| JPH05167440A (ja) | 同期外れ検出回路 |