JPH0349319A - 同期検出方式 - Google Patents
同期検出方式Info
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- JPH0349319A JPH0349319A JP1185421A JP18542189A JPH0349319A JP H0349319 A JPH0349319 A JP H0349319A JP 1185421 A JP1185421 A JP 1185421A JP 18542189 A JP18542189 A JP 18542189A JP H0349319 A JPH0349319 A JP H0349319A
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- 238000001514 detection method Methods 0.000 title claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000005070 sampling Methods 0.000 abstract description 14
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期検出方式に関し、特に位相同期ループの同
期検出方式に関する。
期検出方式に関する。
位相同期ループが同期外れを起こしたときにアラームを
発生したり、あるいは、同期が確立した後に次の動作に
移るために同期が確立したことを知らせる信号を得たり
するために同期検出が行われる。
発生したり、あるいは、同期が確立した後に次の動作に
移るために同期が確立したことを知らせる信号を得たり
するために同期検出が行われる。
第3図は従来のかかる同期検出方式の第1の例のブロッ
ク図、第4図はこの第1の従来例の動作を説明するため
のタイミングチャートである。
ク図、第4図はこの第1の従来例の動作を説明するため
のタイミングチャートである。
電圧制御発振器(以下vCOという)1が出力したVC
O出力S1をN分周回路2でM分周した信号811、及
び、基準周波数信号S2をN分周回路3でN分周した信
号S12を排他的論理和回路である位相比較回路4で位
相比較し、比較結果S3をループフィルタ5で平滑化し
て制御信号S8をつくり、制御信号S8でVCOLを制
御して位相同期ループを構成している。比較結果S3は
、第4図に示すように、信号Sll、812の周波波の
2倍の周波数の矩形波信号になる。この矩形波信号の高
いレベルの電圧なり1!、低いレベルの電圧をvLとす
ると、制御信号S8の電圧が(vF1+vt、)/2に
なるようにvcoiは制御される。
O出力S1をN分周回路2でM分周した信号811、及
び、基準周波数信号S2をN分周回路3でN分周した信
号S12を排他的論理和回路である位相比較回路4で位
相比較し、比較結果S3をループフィルタ5で平滑化し
て制御信号S8をつくり、制御信号S8でVCOLを制
御して位相同期ループを構成している。比較結果S3は
、第4図に示すように、信号Sll、812の周波波の
2倍の周波数の矩形波信号になる。この矩形波信号の高
いレベルの電圧なり1!、低いレベルの電圧をvLとす
ると、制御信号S8の電圧が(vF1+vt、)/2に
なるようにvcoiは制御される。
従って、比較結果S3の矩形波信号のデユーティ比が5
0%になる状態、いいかえれば信号811.312の位
相差θがπ/2になる状態が正常な位相同期状態である
。
0%になる状態、いいかえれば信号811.312の位
相差θがπ/2になる状態が正常な位相同期状態である
。
Dフリップフロップ12のクロック端子Cに信号311
を入力し、データ入力端子りに信号S12を入力し、Q
端子出力を判定信号S9とする。
を入力し、データ入力端子りに信号S12を入力し、Q
端子出力を判定信号S9とする。
Dフリップフロップ12は、信号Sllの立上りのタイ
ミング(第4図に矢印で図示した)で信号S12をサン
プリングして出力するから、位相同期状態では判定信号
S9は“l”の連続となる。
ミング(第4図に矢印で図示した)で信号S12をサン
プリングして出力するから、位相同期状態では判定信号
S9は“l”の連続となる。
同期外れの状態が長く続けば、01″と“0”とがほぼ
同じ確率で出力される。信号811の各周期ごとに判定
信号S9が得られるので、多数決回路のような保護回路
(図示せず)に判定信号S9を入力して外乱れによる誤
判定を防止することができる。
同じ確率で出力される。信号811の各周期ごとに判定
信号S9が得られるので、多数決回路のような保護回路
(図示せず)に判定信号S9を入力して外乱れによる誤
判定を防止することができる。
第5図は従来の同期検出方式の第2の例のブロック図、
第6図はこの第2の従来例の動作を説明するためのタイ
ミングチャートである。
第6図はこの第2の従来例の動作を説明するためのタイ
ミングチャートである。
第5図に示す従来例において同期判定される位相同期ル
ープの構成及び動作は第3図に示す従来例における位相
同期ループの構成及び動作とまったく同じである。
ープの構成及び動作は第3図に示す従来例における位相
同期ループの構成及び動作とまったく同じである。
正常な位相同期状態では、第6図に示すように、制御信
号S8の電圧が(Vヨ+VL)/2の近傍にあルノテ、
制御信号S8が(V、+VL)/2(7)近傍、例えば
、VL〜Vmの範囲内にあるか否かをしきい値判定回路
13によってアナログ的に判定し、判定結果を判定信号
810とする。
号S8の電圧が(Vヨ+VL)/2の近傍にあルノテ、
制御信号S8が(V、+VL)/2(7)近傍、例えば
、VL〜Vmの範囲内にあるか否かをしきい値判定回路
13によってアナログ的に判定し、判定結果を判定信号
810とする。
上述した第3図に示す従来例は、信号811゜S12の
位相差θ(第4図参照)が正しい同期状態における値π
/2からずれて0〜πの範囲の端の方で定常状態になっ
た場合(この場合、わずかの外乱で同期が外れる)や、
O〜πの範囲内で変動する場合を検出できない欠点があ
る。
位相差θ(第4図参照)が正しい同期状態における値π
/2からずれて0〜πの範囲の端の方で定常状態になっ
た場合(この場合、わずかの外乱で同期が外れる)や、
O〜πの範囲内で変動する場合を検出できない欠点があ
る。
一方、第5図に示す従来例は、ループフィルタ5の出力
によって同期判定をするので判定に時間がかかり保護回
路を用いるのに適さない欠点があり、又、アナログ量を
扱うので構成素子の変動や電源電圧の変動の影響を受は
易く、調整を必要とし、IC化に適さない欠点がある。
によって同期判定をするので判定に時間がかかり保護回
路を用いるのに適さない欠点があり、又、アナログ量を
扱うので構成素子の変動や電源電圧の変動の影響を受は
易く、調整を必要とし、IC化に適さない欠点がある。
制御信号S8をA/D変換器でディジタル化してディジ
タル的にしきい値判定すればアナログ動作に起因する欠
点はかなりに解消できるが、A/D変換器もIC化に取
り込む必要が生じ、ICとして規模が大きくなり、容易
に構成することが困難となる。
タル的にしきい値判定すればアナログ動作に起因する欠
点はかなりに解消できるが、A/D変換器もIC化に取
り込む必要が生じ、ICとして規模が大きくなり、容易
に構成することが困難となる。
本発明の目的は、ディジタル的に処理し易くアナログ処
理に起因する欠点を避けやす<IC化に適し、しかも、
精度を高くでき、誤判定の少い同期検出方式を提供する
ことにある。
理に起因する欠点を避けやす<IC化に適し、しかも、
精度を高くでき、誤判定の少い同期検出方式を提供する
ことにある。
本発明の同期検出方式は、電圧制御発振器と、この電圧
制御発振器の出力信号により周波数及び位相がきまる信
号と基準周波数信号とを位相比較し比較結果を矩形波信
号のデユーティ比として出力する位相比較器と、この位
相比較器が出力した前記矩形波信号に基づいて前記電圧
制御発振器を制御する信号をつくるループフィルタとを
備えた位相同期ループの同期検出方式において、前記矩
形波信号の繰返し周波数の2倍以上のサンプリング周波
数で前記矩形波信号をサンプリングし前記矩形波信号の
繰返し周期のあらかじめ定めた整数倍の計数周期ごとに
この計数周期内で得た前記矩形波信号の高いレベルの値
のサンプルの個数又は低いレベルの値のサンプルの個数
の少くとも一方を計数し計数値があらかじめ定めた第1
のしきい値以上になるか又はあらかじめ定めた第2のし
きい値以下になるとオーバフロー信号を出力する第1の
手段と、この第1の手段が出力した前記オーバフロー信
号の発生パターン又は発生確率に基づいて前記位相同期
ループの同期・非同期を判定する第2の手段とを含んで
いる。
制御発振器の出力信号により周波数及び位相がきまる信
号と基準周波数信号とを位相比較し比較結果を矩形波信
号のデユーティ比として出力する位相比較器と、この位
相比較器が出力した前記矩形波信号に基づいて前記電圧
制御発振器を制御する信号をつくるループフィルタとを
備えた位相同期ループの同期検出方式において、前記矩
形波信号の繰返し周波数の2倍以上のサンプリング周波
数で前記矩形波信号をサンプリングし前記矩形波信号の
繰返し周期のあらかじめ定めた整数倍の計数周期ごとに
この計数周期内で得た前記矩形波信号の高いレベルの値
のサンプルの個数又は低いレベルの値のサンプルの個数
の少くとも一方を計数し計数値があらかじめ定めた第1
のしきい値以上になるか又はあらかじめ定めた第2のし
きい値以下になるとオーバフロー信号を出力する第1の
手段と、この第1の手段が出力した前記オーバフロー信
号の発生パターン又は発生確率に基づいて前記位相同期
ループの同期・非同期を判定する第2の手段とを含んで
いる。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図、第2図はこの
実施例の動作を説明するためのタイミングチャートであ
る。
実施例の動作を説明するためのタイミングチャートであ
る。
vCOlが出力したvCO出力S1をM分周回路2でM
分周した信号、及び、基準周波数信号S2をN分周回路
3でN分周した信号を排他的論理和回路である位相比較
回路4で位相比較し、比較結果S3をループフィルタ5
で平滑化して制御信号をつくり、この制御信号でVCO
Lを制御して位相同期ループを構成しているのは、既に
説明した2つの従来例におけると同じである。
分周した信号、及び、基準周波数信号S2をN分周回路
3でN分周した信号を排他的論理和回路である位相比較
回路4で位相比較し、比較結果S3をループフィルタ5
で平滑化して制御信号をつくり、この制御信号でVCO
Lを制御して位相同期ループを構成しているのは、既に
説明した2つの従来例におけると同じである。
比較結果S3の矩形波信号の高いレベルを“1”、低い
レベルを“0″、周期をTとする。
レベルを“0″、周期をTとする。
タイミング発生回路6は周期Tよりはるかに短い周期の
サンプリングクロックS4から周期Tのリセット信号S
5をつくる。入力した信号をサンプリングクロックS4
のタイミングでサンプリングし、値が“1”であるサン
プルを計数し、周期TにおけるサンプリングクロックS
4の個数の、例えば、55%に計数値が達するとオーバ
フロー信号を発生し、リセット信号S5でリセットされ
る計数回路7及び8に比較結果S3及び比較結果S3を
NOT回路9で反転した信号を入力する。
サンプリングクロックS4から周期Tのリセット信号S
5をつくる。入力した信号をサンプリングクロックS4
のタイミングでサンプリングし、値が“1”であるサン
プルを計数し、周期TにおけるサンプリングクロックS
4の個数の、例えば、55%に計数値が達するとオーバ
フロー信号を発生し、リセット信号S5でリセットされ
る計数回路7及び8に比較結果S3及び比較結果S3を
NOT回路9で反転した信号を入力する。
比較結果S3のデユーティ比が55%以上であると、計
数回路7はOR回路10を介してオーバフロー信号S6
を発生する。デユーティ比が45%以下であると、計数
回路8がオーバフロー信号S6を発生する。デユーティ
比が50±5%の範囲の内側であればオーバフロー信号
S6は発生しない。保護回路11は、リセット信号S5
の周期でオーバフロー信号S6の発生を監視し、連続し
てn1回オーバフロー信号S6が発生すれば非同期状態
と判定し、連続してn2回の監視で1度もオーバ7o−
信号S6が発生しなければ同期状態と判定し、判定結果
を判定信号S7として出力する。
数回路7はOR回路10を介してオーバフロー信号S6
を発生する。デユーティ比が45%以下であると、計数
回路8がオーバフロー信号S6を発生する。デユーティ
比が50±5%の範囲の内側であればオーバフロー信号
S6は発生しない。保護回路11は、リセット信号S5
の周期でオーバフロー信号S6の発生を監視し、連続し
てn1回オーバフロー信号S6が発生すれば非同期状態
と判定し、連続してn2回の監視で1度もオーバ7o−
信号S6が発生しなければ同期状態と判定し、判定結果
を判定信号S7として出力する。
第1図に示す実施例は、比較結果S3のデユーティ比が
50±5%の範囲の内側にあれば同期状態、外側であれ
ば非同期状態と判定していることになる。
50±5%の範囲の内側にあれば同期状態、外側であれ
ば非同期状態と判定していることになる。
比較結果S3の周波数と比較してサンプリングクロック
S4の周波数が高いほど判定精度を高くすることができ
、少くとも2倍は高くなければ判定できない。
S4の周波数が高いほど判定精度を高くすることができ
、少くとも2倍は高くなければ判定できない。
M分周回路2の分局比Mが2以上であればvCO出力S
1をサンプリングクロックS4として用いることができ
、N分周回路3の分周比Nが2以上であれば基準周波数
信号S2をサンプリングクロックS4として用いること
ができる。又、サンプリングクロックS4がvCO出力
S1や基準周波数信号S2と非同期であってもよい。
1をサンプリングクロックS4として用いることができ
、N分周回路3の分周比Nが2以上であれば基準周波数
信号S2をサンプリングクロックS4として用いること
ができる。又、サンプリングクロックS4がvCO出力
S1や基準周波数信号S2と非同期であってもよい。
リセット信号S5の周期は周期Tの整数倍であってもよ
い。又、保護回路11のかわりに多数決判定を用いる保
護回路を用いることもできる。
い。又、保護回路11のかわりに多数決判定を用いる保
護回路を用いることもできる。
更に、計数回路7.計数回路8.NOT回路9及びOR
回路10によってオーバフロー信号S6を得るかわりに
、比較結果S3をサンプリングクロックS4のタイミン
グでサンプリングし、リセット信号S5の周期で発生す
る値″1″ (あるいは“0″)のサンプルを計数し、
計数値がある範囲を超えて多くなっても少なくなっても
オーバフロー信号S6を発生する回路を用いることもで
きる。
回路10によってオーバフロー信号S6を得るかわりに
、比較結果S3をサンプリングクロックS4のタイミン
グでサンプリングし、リセット信号S5の周期で発生す
る値″1″ (あるいは“0″)のサンプルを計数し、
計数値がある範囲を超えて多くなっても少なくなっても
オーバフロー信号S6を発生する回路を用いることもで
きる。
なお、位相同期ループがM分周回路2やN分周回路3を
用いない場合にも本発明は適用できる。
用いない場合にも本発明は適用できる。
以上説明したように本発明は、位相同期ループの位相比
較器が出力した矩形波信号を高速でサンプリングし、値
″1″のサンプルの個数と値“0”のサンプルの個数と
の比に基づいて同期・非同期を判定することにより、デ
ィジタル回路で構成できるので構成素子の変動や電源電
圧の変動による影響が少なく、調整を必要とせず、IC
化に適する効果があり、又、サンプリング周波数を高く
して判定精度を向上することができる効果があり、更に
、値“l”のす・ンプルの個数を値“0″のサンプルの
個数との比に対応する信号を短時間に多数得ることがで
き、保護回路を設けているので誤判定を防止できる効果
がある。
較器が出力した矩形波信号を高速でサンプリングし、値
″1″のサンプルの個数と値“0”のサンプルの個数と
の比に基づいて同期・非同期を判定することにより、デ
ィジタル回路で構成できるので構成素子の変動や電源電
圧の変動による影響が少なく、調整を必要とせず、IC
化に適する効果があり、又、サンプリング周波数を高く
して判定精度を向上することができる効果があり、更に
、値“l”のす・ンプルの個数を値“0″のサンプルの
個数との比に対応する信号を短時間に多数得ることがで
き、保護回路を設けているので誤判定を防止できる効果
がある。
周回路、4・・・・・・位相比較回路、5・・・・・・
ループフィルタ、6・・・・・・タイミング発生回路、
7,8・・・・・・計数回路、9・・・・・・NOT回
路、10・・・・・・OR回路、11・・・・・・保護
回路。
ループフィルタ、6・・・・・・タイミング発生回路、
7,8・・・・・・計数回路、9・・・・・・NOT回
路、10・・・・・・OR回路、11・・・・・・保護
回路。
Claims (1)
- 電圧制御発振器と、この電圧制御発振器の出力信号によ
り周波数及び位相がきまる信号と基準周波数信号とを位
相比較し比較結果を矩形波信号のデューティ比として出
力する位相比較器と、この位相比較器が出力した前記矩
形波信号に基づいて前記電圧制御発振器を制御する信号
をつくるループフィルタとを備えた位相同期ループの同
期検出方式において、前記矩形波信号の繰返し周波数の
2倍以上のサンプリング周波数で前記矩形波信号をサン
プリングし前記矩形波信号の繰返し周期のあらかじめ定
めた整数倍の計数周期ごとにこの計数周期内で得た前記
矩形波信号の高いレベルの値のサンプルの個数又は低い
レベルの値のサンプルの個数の少くとも一方を計数し計
数値があらかじめ定めた第1のしきい値以上になるか又
はあらかじめ定めた第2のしきい値以下になるとオーバ
フロー信号を出力する第1の手段と、この第1の手段が
出力した前記オーバフロー信号の発生パターン又は発生
確率に基づいて前記位相同期ループの同期・非同期を判
定する第2の手段とを含むことを特徴とする同期検出方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1185421A JP2531269B2 (ja) | 1989-07-17 | 1989-07-17 | 同期検出方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1185421A JP2531269B2 (ja) | 1989-07-17 | 1989-07-17 | 同期検出方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0349319A true JPH0349319A (ja) | 1991-03-04 |
JP2531269B2 JP2531269B2 (ja) | 1996-09-04 |
Family
ID=16170497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1185421A Expired - Fee Related JP2531269B2 (ja) | 1989-07-17 | 1989-07-17 | 同期検出方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2531269B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04351120A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | 位相同期検出装置 |
JPH05243988A (ja) * | 1991-10-04 | 1993-09-21 | Alcatel Cit | ディジタルフェーズロックループの同期化検出装置 |
JPH0738430A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | Pll回路 |
JP2008153910A (ja) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | システムクロック供給装置及び基準発振器の周波数ずれ判定方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112021000363T5 (de) * | 2021-02-01 | 2022-10-13 | Jin Min Choi | Entfernbares filtersystem |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Pll電圧制御発振器のドリフト検出回路 |
-
1989
- 1989-07-17 JP JP1185421A patent/JP2531269B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Pll電圧制御発振器のドリフト検出回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04351120A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | 位相同期検出装置 |
JPH05243988A (ja) * | 1991-10-04 | 1993-09-21 | Alcatel Cit | ディジタルフェーズロックループの同期化検出装置 |
JPH0738430A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | Pll回路 |
JP2008153910A (ja) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | システムクロック供給装置及び基準発振器の周波数ずれ判定方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2531269B2 (ja) | 1996-09-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |