JPS58171131A - Ｐｌｌ電圧制御発振器のドリフト検出回路 - Google Patents
Ｐｌｌ電圧制御発振器のドリフト検出回路Info
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- JPS58171131A JPS58171131A JP57053109A JP5310982A JPS58171131A JP S58171131 A JPS58171131 A JP S58171131A JP 57053109 A JP57053109 A JP 57053109A JP 5310982 A JP5310982 A JP 5310982A JP S58171131 A JPS58171131 A JP S58171131A
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- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 206010010071 Coma Diseases 0.000 description 1
- 241000087799 Koma Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）構成した電圧制御発振器（ＶＣＯ）のドリフト
検出回路に係り、特にＶＣＯの出力の微妙なドリフトを
正確に検出するようにしたドリフト検出回路に関す□る
。
ｏｏｐ）構成した電圧制御発振器（ＶＣＯ）のドリフト
検出回路に係り、特にＶＣＯの出力の微妙なドリフトを
正確に検出するようにしたドリフト検出回路に関す□る
。
（２）技術の背景
従来からＰＬＬのＶＣＯでは経時変化、温度変化、ある
いは電源変動によってＶＣＯ中の水晶発振器が変動して
ドリフトを発生し、ＰＬＬの位相同期が変動してしまう
問題があった。このようなＰＬＬの位相同期の変動を検
出するためにはＰＬＬの位相比較手段の出力を処理する
ことでドリフトを検出し、所定のドリフトが検出された
場合にはこれを警報または指示するようにしたものが知
られている。
いは電源変動によってＶＣＯ中の水晶発振器が変動して
ドリフトを発生し、ＰＬＬの位相同期が変動してしまう
問題があった。このようなＰＬＬの位相同期の変動を検
出するためにはＰＬＬの位相比較手段の出力を処理する
ことでドリフトを検出し、所定のドリフトが検出された
場合にはこれを警報または指示するようにしたものが知
られている。
（３）従来技術の問題点
第１図は従来のＰＬＬ構成したＶＣＯのドリフト異常を
検出する最も一般的な検出回路を示すものである。
検出する最も一般的な検出回路を示すものである。
第１図においては入力端子ＩＮに加えられた基準信号と
電圧制御発振器ＶＣＯの出力Ｎｆ’を分周回路ＤＩＶで
分周した信号ｆ′を位相比較器ＰＣにて比較し、両者の
差信号をローパスフィルタＬＰＦで平滑化し、直流誤差
信号として電圧制御発振器■ＣＯに入力してフィードハ
ックをかけることによって基準信号に位相同期した出力
を得ている。
電圧制御発振器ＶＣＯの出力Ｎｆ’を分周回路ＤＩＶで
分周した信号ｆ′を位相比較器ＰＣにて比較し、両者の
差信号をローパスフィルタＬＰＦで平滑化し、直流誤差
信号として電圧制御発振器■ＣＯに入力してフィードハ
ックをかけることによって基準信号に位相同期した出力
を得ている。
かかる電圧制御発振器においては、ローパスフィルタＬ
ＰＦから出力される誤差電圧を比較回路にて所定の電圧
Ｅｓと比較することでドリフトを検出しアラームＡＬＭ
を出しているが、電圧比較のため微妙なドリフトまで検
出できないという、欠点がある。
ＰＦから出力される誤差電圧を比較回路にて所定の電圧
Ｅｓと比較することでドリフトを検出しアラームＡＬＭ
を出しているが、電圧比較のため微妙なドリフトまで検
出できないという、欠点がある。
このような欠点を改良するために従来の回路構成として
第２図に示す如きＶＣＯのドリフト検出回路も知られて
いる。
第２図に示す如きＶＣＯのドリフト検出回路も知られて
いる。
第２図において、ＰＬＬ部分は第１図と同一であるので
同一符号を付して重複説明を省略する。
同一符号を付して重複説明を省略する。
分周回路ＤＩＶよりの出力と入力を第１及び第２のパル
ス発生回路ＰＣ１，ＰＧ２に加える。該第１及び第２の
パルス発生回路はモノステーブルマルチバイブレーク等
で構成し基準信号ｆ及び分周出力ｆ′の立ち上り部で該
モノステーブルマルチバイブレークを構成する抵抗器Ｒ
とコンデンサＣのとき定数で定まる所定幅のパルスを形
成する。
ス発生回路ＰＣ１，ＰＧ２に加える。該第１及び第２の
パルス発生回路はモノステーブルマルチバイブレーク等
で構成し基準信号ｆ及び分周出力ｆ′の立ち上り部で該
モノステーブルマルチバイブレークを構成する抵抗器Ｒ
とコンデンサＣのとき定数で定まる所定幅のパルスを形
成する。
第１のパルス発生回路ＰＣＩの出力は第１のＤ型フリッ
プフロップ回路Ｄ−ＦＦＩのＤ入力端子に与えられ、同
じく第２のパルス発生回路ＰＧ２の出力も第２のＤ型フ
リップフロップ回路Ｄ−ＦＦ２のＤ入力端子に与えられ
、第１のＤ型フリップフロップＩ）−ＦＦＩのＣ入力端
子には入力クロックが第２のＤ型フリップフロップＤ−
ＦＦ２のＣ入力端子には分周回路ＤＩＶよりの出力クロ
ックが加えられ、第１及び第２のＤ型フリップフロップ
Ｉ）−ＦＦＩ、２の出力は論理和回路ＯＲに入力され、
端子ＡＬＭに出力が取り出される。
プフロップ回路Ｄ−ＦＦＩのＤ入力端子に与えられ、同
じく第２のパルス発生回路ＰＧ２の出力も第２のＤ型フ
リップフロップ回路Ｄ−ＦＦ２のＤ入力端子に与えられ
、第１のＤ型フリップフロップＩ）−ＦＦＩのＣ入力端
子には入力クロックが第２のＤ型フリップフロップＤ−
ＦＦ２のＣ入力端子には分周回路ＤＩＶよりの出力クロ
ックが加えられ、第１及び第２のＤ型フリップフロップ
Ｉ）−ＦＦＩ、２の出力は論理和回路ＯＲに入力され、
端子ＡＬＭに出力が取り出される。
ＶＣＯが変動した場合には第２のＤ型フリップフロップ
Ｄ−ＦＦ２では入力のクロックで入力が変動した場合に
は分周回路ＤＩＶの出力クロックで読み出しを行い互い
の入出力クロックで読み合うためにＶＣＯまたは入力側
の変動をも検出することが可能である。すなわち、基準
信号ｆの位相がＶＣｏの出力と比べ特定の時間遅れた場
合にはＤ−ＦＦ２の出力が１となり、基準信号ｆの位相
がＶＣＯの出力と比べ特定の時間進んだ場合にはＤ−Ｆ
・Ｆｌの出力が１となる。従って論理和回路ＯＲの出力
はドリフトが検出されると“ｌ”となる。
Ｄ−ＦＦ２では入力のクロックで入力が変動した場合に
は分周回路ＤＩＶの出力クロックで読み出しを行い互い
の入出力クロックで読み合うためにＶＣＯまたは入力側
の変動をも検出することが可能である。すなわち、基準
信号ｆの位相がＶＣｏの出力と比べ特定の時間遅れた場
合にはＤ−ＦＦ２の出力が１となり、基準信号ｆの位相
がＶＣＯの出力と比べ特定の時間進んだ場合にはＤ−Ｆ
・Ｆｌの出力が１となる。従って論理和回路ＯＲの出力
はドリフトが検出されると“ｌ”となる。
このような構成の■ＣＯドリフト異富イ★出回路におい
ては、第１及び第２のパルス発生回路ＰＧｌ、２として
モノマルチハイブレーク等を用いるために１００ｎｓ位
のパルスしか作れず正確なパルス幅のパルスが作成でき
ないので正確な測定が困難であり、さらに抵抗器Ｒとコ
ンデンサＣを調整してパルス幅を定めるために調整に手
間がかかる等の欠点を有する。
ては、第１及び第２のパルス発生回路ＰＧｌ、２として
モノマルチハイブレーク等を用いるために１００ｎｓ位
のパルスしか作れず正確なパルス幅のパルスが作成でき
ないので正確な測定が困難であり、さらに抵抗器Ｒとコ
ンデンサＣを調整してパルス幅を定めるために調整に手
間がかかる等の欠点を有する。
（４）発明の目的
本発明は上記従来の欠点に鑑み、位相比較器の出力を高
速クロックで計数するようにし、極めて正確にドリフト
検出を行うようにしたＶＣＯのドリフト検出回路を提供
することを目的とするものである。
速クロックで計数するようにし、極めて正確にドリフト
検出を行うようにしたＶＣＯのドリフト検出回路を提供
することを目的とするものである。
（５）発明の構成
そして、この目的は本発明によれば、電圧制御発振器、
基準クロックと該電圧制御発振器の出力または分周出力
を入力とし、両者の位相差に応じた幅のパルスを発生す
る位相比較器、該位相比較器の出力を平滑化し、該電圧
制御発振器に制御電圧を与えるローパスフィルタを含ん
でなるＰＬＬ電圧制御発振器において、該基準クロック
と該電圧制御発振器の出力またはその分周出力との位相
関係を検出する位相検出回路、該位相検出回路の出力に
より制御され、該位相比較器の出力およびその反転信号
を入力とする選択回路、該選択回路の出力と高速クロッ
ク信号の論理和をとるアンドゲート、該アンドゲートの
出力パルスを計数する計数回路、該計数回路の出力と所
定のスレヨショルド値を比較する比較回路を具備してな
るＰＬＬ電圧制御発振器により達成される。
基準クロックと該電圧制御発振器の出力または分周出力
を入力とし、両者の位相差に応じた幅のパルスを発生す
る位相比較器、該位相比較器の出力を平滑化し、該電圧
制御発振器に制御電圧を与えるローパスフィルタを含ん
でなるＰＬＬ電圧制御発振器において、該基準クロック
と該電圧制御発振器の出力またはその分周出力との位相
関係を検出する位相検出回路、該位相検出回路の出力に
より制御され、該位相比較器の出力およびその反転信号
を入力とする選択回路、該選択回路の出力と高速クロッ
ク信号の論理和をとるアンドゲート、該アンドゲートの
出力パルスを計数する計数回路、該計数回路の出力と所
定のスレヨショルド値を比較する比較回路を具備してな
るＰＬＬ電圧制御発振器により達成される。
（６）発明の実施例
以下、本発明の一実施例を第３図乃至第５図について説
明する。
明する。
第３図は本発明の構成図、第４図及び第５図は第３図の
波形説明図である。ＰＬＬ部分は第１図及び第２図と同
様であるので同一符号を付して示しである。
波形説明図である。ＰＬＬ部分は第１図及び第２図と同
様であるので同一符号を付して示しである。
入力及び分周回路ＤＩＶよりの出力は位相の進み遅れを
検出するＤ−ＦＦの如き位相検出回路Ｐ・ＤＥＴに加え
られ、該位相検出回路Ｐ −ＤＥＴの出力は選択回路Ｓ
ＥＬに与えられる。
検出するＤ−ＦＦの如き位相検出回路Ｐ・ＤＥＴに加え
られ、該位相検出回路Ｐ −ＤＥＴの出力は選択回路Ｓ
ＥＬに与えられる。
一方、ＰＬＬの位相比較器ｐｃの出力が選択回路の一方
の入力に、さらに他の入力にはインバータＩＮＶを通じ
た入力が加えられる。選択回路ＳＥＬの出力はアンドゲ
ート回路ＡＮＤに加えられる。該アンドゲート回路ＡＮ
Ｄの他の入力には高速のクロックパルス（ＣＬ Ｋ）が
端子Ｇより加えられてアンド出力が計数回路ＣＴＲに与
えられ、計数回路ＣＴＲの出力は比較回路ＣＯＭＰに入
力される。なお、比較回路ＣＯＭＰはデジタル比較器で
あり、同じくスレッショルド値が端子ＴＨに与えられ、
比較値がスレッショルド値をオーバしたとき端子ＡＬＭ
にドリフト検出信号が出力される。
の入力に、さらに他の入力にはインバータＩＮＶを通じ
た入力が加えられる。選択回路ＳＥＬの出力はアンドゲ
ート回路ＡＮＤに加えられる。該アンドゲート回路ＡＮ
Ｄの他の入力には高速のクロックパルス（ＣＬ Ｋ）が
端子Ｇより加えられてアンド出力が計数回路ＣＴＲに与
えられ、計数回路ＣＴＲの出力は比較回路ＣＯＭＰに入
力される。なお、比較回路ＣＯＭＰはデジタル比較器で
あり、同じくスレッショルド値が端子ＴＨに与えられ、
比較値がスレッショルド値をオーバしたとき端子ＡＬＭ
にドリフト検出信号が出力される。
上記構成の動作を第４図及び第５図の波形図を用いて説
明する。なお、第３図のＡ−Ｈの点の波形は第４．５図
の（ａｌ〜（ｈｌの波形に対応する。
明する。なお、第３図のＡ−Ｈの点の波形は第４．５図
の（ａｌ〜（ｈｌの波形に対応する。
今、入力として第４図ｔａ＋に示すような基準信号がＰ
ＬＬの位相比較器ＰＣ及び位相検出回路Ｐ・ＤＥＴに加
えられ、電圧制御発振器ＶＣＯが変動して第４図（ｂ）
に示すように基準信号に対す・る位相が遅れた場合には
位相比較回路ｐｃの出力は上記した信号の立ち上り部ａ
＋、ａ２・・・ｂｌ。
ＬＬの位相比較器ＰＣ及び位相検出回路Ｐ・ＤＥＴに加
えられ、電圧制御発振器ＶＣＯが変動して第４図（ｂ）
に示すように基準信号に対す・る位相が遅れた場合には
位相比較回路ｐｃの出力は上記した信号の立ち上り部ａ
＋、ａ２・・・ｂｌ。
ｂ２・・・で第４図（Ｃ１に示すパルス波形を形成する
。
。
上記第４図（Ｃ１に示すパルス波形をインバータ回路Ｉ
ＮＶに加えて第４図ｆｄ）に示すように反転したパルス
波形を得て、第４図（Ｃ１、（ｄｌに示すパルス波形を
選択回路ＳＥＬに加えて、これらのパルス波形を位相検
出回路Ｐ −ＤＥＴの出力Ｅで選択する。
ＮＶに加えて第４図ｆｄ）に示すように反転したパルス
波形を得て、第４図（Ｃ１、（ｄｌに示すパルス波形を
選択回路ＳＥＬに加えて、これらのパルス波形を位相検
出回路Ｐ −ＤＥＴの出力Ｅで選択する。
位相検出回路Ｐ −ＤＥＴからの出力は第４図ｔｅｌに
示すように“１”になる９この情報で選択回路ＳＥＬに
入力されている第４図ｆｃ）のパルス波形を選択し、第
４図（ｆｌの波形をアンドゲート回路ＡＮＤに加える。
示すように“１”になる９この情報で選択回路ＳＥＬに
入力されている第４図ｆｃ）のパルス波形を選択し、第
４図（ｆｌの波形をアンドゲート回路ＡＮＤに加える。
アンドゲート回路ＡＮＤには高速クロック信号（ＣＬ
Ｋ）が与えられる。なお、これは計数用であるから非同
期であってもよい。
Ｋ）が与えられる。なお、これは計数用であるから非同
期であってもよい。
すなわち第４図（ｇｌのクロックが端子Ｇに与えられて
いるため第４図（ｆ）のパルス波形区間を打ち抜いた第
４図（ｈ）の如き波形がアンドゲート回路ＡＮＤより取
り出され、次段の計数回路ＣＴＲでカウントされる。
いるため第４図（ｆ）のパルス波形区間を打ち抜いた第
４図（ｈ）の如き波形がアンドゲート回路ＡＮＤより取
り出され、次段の計数回路ＣＴＲでカウントされる。
計数回路の出力はスレッショルド値と比較回路ＣＯＭＰ
でデジタル的に比較され計数値がスレッショルド値を超
えるとすなわちドリフトが所定値より大となると端子Ａ
ＬＭの出力が“１”となりドリフトが検出される。なお
、計数回路ＣＴＲは基準信号の立ち上り等でリセットさ
せればよい。
でデジタル的に比較され計数値がスレッショルド値を超
えるとすなわちドリフトが所定値より大となると端子Ａ
ＬＭの出力が“１”となりドリフトが検出される。なお
、計数回路ＣＴＲは基準信号の立ち上り等でリセットさ
せればよい。
また、入力と出力波形が第５図（８１，（ｂｌのような
関係にあるときは位相比較回路ＰＣの出方は第５図（Ｃ
１，（ｄ）の如きパルス波形となり、位相検出回路Ｐ
−ＤＥＴの出力は第５図（ｅｌの如く“０”となり、選
択回路ＳＥＬにより第５図（ｄｌのパルス波形を選択し
て第５図（ｆ）のパルスをアンドゲート回路ＡＮＤに入
力する。他の動作は上記第４図で説明したと同様にドリ
フトを検出することができる。
関係にあるときは位相比較回路ＰＣの出方は第５図（Ｃ
１，（ｄ）の如きパルス波形となり、位相検出回路Ｐ
−ＤＥＴの出力は第５図（ｅｌの如く“０”となり、選
択回路ＳＥＬにより第５図（ｄｌのパルス波形を選択し
て第５図（ｆ）のパルスをアンドゲート回路ＡＮＤに入
力する。他の動作は上記第４図で説明したと同様にドリ
フトを検出することができる。
なお、さらに精度を上げるにはクロックＣＬＫをより高
速にすればよい。
速にすればよい。
（７）発明の効果
以上、詳細に説明したように本発明のＰＬＬ電圧制御発
振器のドリフト検出回路によれば■ｃ。
振器のドリフト検出回路によれば■ｃ。
のドリフトを精度よく確実に検出することが可能である
。
。
第１図は従来のＰＬＬ電圧制御発振器のドリフト検出回
路図、第２図は従来の他のＰＬＬ電圧制御発振器のドリ
フト検出回路図、第３図は本発明のＰＬＬ電圧制御発振
器のドリフト検出回路図、第４図及び第５図は第３図の
波形説明図である。 ＰＣ・・・位相比較器、 ＬＰＦ・・・ローパスフィル
タ、 ＶＣＯ・・・電圧制御発振器、ＤＩＶ・・・分周
回路、 Ｐ−ＤＥＴ・・・位相検出回路、 ＩＮＶ・
・・インバータ、 ５ＥＬ−・・・選択回路、 ＣＴＲ
・・・計数回路、ＣＯＭＰ・・・比較回路。 特許出願人 富士通株式会社 手続補正書（方式） 特許庁長官殿 １、 ’Ｒｌ”Ｉの表；Ｊ： 昭和 會′ グＩ゛持訂願第 ち３１０９ シ】２驚明
の名句、 ｐｃＬ＄ｊ−ＩＥ−■１に一化涜しうもつν゛・）フト
藤ｔｈ１副会 −−−−−− ３ン山１１をすると １１９件との関併 持直、申漕ｎ人佳所 神争
用県用崎市中原［メ１゛小１１１１１１１０１５１Ｂ地
（５２２）名称富士通株式会社 ４ 代 理 人 １１所 神金用県用崎山
中ＪｇＩｊメ１−小ＩＩＩ中１０１５番地駒本願の図面
第１．４．５図を添付図面のとおり補正する。
路図、第２図は従来の他のＰＬＬ電圧制御発振器のドリ
フト検出回路図、第３図は本発明のＰＬＬ電圧制御発振
器のドリフト検出回路図、第４図及び第５図は第３図の
波形説明図である。 ＰＣ・・・位相比較器、 ＬＰＦ・・・ローパスフィル
タ、 ＶＣＯ・・・電圧制御発振器、ＤＩＶ・・・分周
回路、 Ｐ−ＤＥＴ・・・位相検出回路、 ＩＮＶ・
・・インバータ、 ５ＥＬ−・・・選択回路、 ＣＴＲ
・・・計数回路、ＣＯＭＰ・・・比較回路。 特許出願人 富士通株式会社 手続補正書（方式） 特許庁長官殿 １、 ’Ｒｌ”Ｉの表；Ｊ： 昭和 會′ グＩ゛持訂願第 ち３１０９ シ】２驚明
の名句、 ｐｃＬ＄ｊ−ＩＥ−■１に一化涜しうもつν゛・）フト
藤ｔｈ１副会 −−−−−− ３ン山１１をすると １１９件との関併 持直、申漕ｎ人佳所 神争
用県用崎市中原［メ１゛小１１１１１１１０１５１Ｂ地
（５２２）名称富士通株式会社 ４ 代 理 人 １１所 神金用県用崎山
中ＪｇＩｊメ１−小ＩＩＩ中１０１５番地駒本願の図面
第１．４．５図を添付図面のとおり補正する。
Claims (1)
- 電圧制御発振器、基準クロックと該電圧制御発振器の出
力または分周出力を入力とし、両者の位相差に応じた幅
のパルスを発生する位相比較器、該位相比較器の出力を
事情化し、該電圧制御発振器に制御電圧を与えるローパ
スフィルタを含んでなるＰＬＬ電圧制御発振器において
、該基準クロックと該電圧制御発振器の出力またはその
分周出力との位相関係を検出する位相検出回路、該位相
検出回路の出力により制御され、該位相比較器の出力お
よびその反転信号を入力とする選択回路、該選択回路の
出力と高速クロック信号の論理和をとるアンドゲート、
該アンドゲートの出力パルスを針数する針数回路、該計
数回路の出力と所定のスレ日ショルド値を比較する比較
回路を具備してなることを特徴とするＰＬＬ電圧制御発
振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053109A JPS58171131A (ja) | 1982-03-31 | 1982-03-31 | Ｐｌｌ電圧制御発振器のドリフト検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053109A JPS58171131A (ja) | 1982-03-31 | 1982-03-31 | Ｐｌｌ電圧制御発振器のドリフト検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58171131A true JPS58171131A (ja) | 1983-10-07 |
Family
ID=12933621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053109A Pending JPS58171131A (ja) | 1982-03-31 | 1982-03-31 | Ｐｌｌ電圧制御発振器のドリフト検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171131A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160220A (ja) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | ドリフト検出回路 |
| JPS6446317A (en) * | 1987-08-14 | 1989-02-20 | Nec Corp | Counter circuit |
| JPH0349319A (ja) * | 1989-07-17 | 1991-03-04 | Nec Corp | 同期検出方式 |
| JPH0738427A (ja) * | 1984-01-03 | 1995-02-07 | Motorola Inc | 位相同期ループ用デジタルロック検出器及び方法 |
| DE102004046404A1 (de) * | 2004-09-24 | 2006-04-06 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zum Bestimmen einer Frequenzdrift in einem Phasenregelkreis |
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-
1982
- 1982-03-31 JP JP57053109A patent/JPS58171131A/ja active Pending
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