JPS58130630A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS58130630A JPS58130630A JP57013110A JP1311082A JPS58130630A JP S58130630 A JPS58130630 A JP S58130630A JP 57013110 A JP57013110 A JP 57013110A JP 1311082 A JP1311082 A JP 1311082A JP S58130630 A JPS58130630 A JP S58130630A
- Authority
- JP
- Japan
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- output
- circuit
- signal
- input
- phase
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 9
- 230000003111 delayed effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
クロ，り信号を安定に得ることができるＰＬＬ回路に関
する。
する。
たとえばデジタル変調された信号の＠Ｈｉ’“Ｌｏｖ”
を判別するためには、この信号に同期したクロック信号
が必要である。このように目的とする信号に同期した信
号を得る手段としてＰＬＬ技術が知られている。しかし
ながら従来のＰＬＬ技術では位相比較器に入力される２
つの信号の位相が所定の関係を満たし、あるいは、周期
の等しいものを対象としている。しかしながらデジタル
変調された信号の周期はランダムなために従来のＰＬＬ
回路ではそのままＰＬＬをかけることはできない。また
この場合、周期のランダムな信号に追従するような位相
比較器は回路構成が極めて検線になる欠点があった。
を判別するためには、この信号に同期したクロック信号
が必要である。このように目的とする信号に同期した信
号を得る手段としてＰＬＬ技術が知られている。しかし
ながら従来のＰＬＬ技術では位相比較器に入力される２
つの信号の位相が所定の関係を満たし、あるいは、周期
の等しいものを対象としている。しかしながらデジタル
変調された信号の周期はランダムなために従来のＰＬＬ
回路ではそのままＰＬＬをかけることはできない。また
この場合、周期のランダムな信号に追従するような位相
比較器は回路構成が極めて検線になる欠点があった。
本発明は上記の事情に鑑みてなされたもので簡単な構成
で周期のランダムな信号に対して安定にＰＬＬ動作を行
なうことができるＰＬＬ回路を提供することを目的とす
るものである。
で周期のランダムな信号に対して安定にＰＬＬ動作を行
なうことができるＰＬＬ回路を提供することを目的とす
るものである。
以下本発明の一実施例を第１図に示すシングル形のブロ
ック図を参照して詳細に説明する。
ック図を参照して詳細に説明する。
入力端子１に与えられた周期のランダムな入力信号（＆
）はラッチ回路２のデータ人力りおよび２人力排他論理
和回路（以下ＥＸ−ＯＲと略称する）、′Ｊの一方の入
力へ与えられる。そしてこのラッチ回路２のクロック端
子ＣＫには後述する電、圧制御発振器の出力（ｂ）が与
えられてラッチ動作を行ない、またＱ出力（ｅ）を上記
ＥＸ−ＯＲ，９の他方の入力へ与える。そしてこのＥ
Ｘ −ＯＲ３のト理出力（ｄ）、すなわち入力信号（＆
）とラッチ回路２の出力信号（ｃ）との位相差をロー／
臂スフィルタ４を介して電圧制御発振器５へ与えてその
発振周波数を制御する。そしてこのＰＬＬループにおい
て定常状態では第２図に示すように入力信号（、）のク
ロック周期Ｔに電圧制御発振器５の発振出力（ｂ）の１
サイクルが相当するときにロックするように設定する。
）はラッチ回路２のデータ人力りおよび２人力排他論理
和回路（以下ＥＸ−ＯＲと略称する）、′Ｊの一方の入
力へ与えられる。そしてこのラッチ回路２のクロック端
子ＣＫには後述する電、圧制御発振器の出力（ｂ）が与
えられてラッチ動作を行ない、またＱ出力（ｅ）を上記
ＥＸ−ＯＲ，９の他方の入力へ与える。そしてこのＥ
Ｘ −ＯＲ３のト理出力（ｄ）、すなわち入力信号（＆
）とラッチ回路２の出力信号（ｃ）との位相差をロー／
臂スフィルタ４を介して電圧制御発振器５へ与えてその
発振周波数を制御する。そしてこのＰＬＬループにおい
て定常状態では第２図に示すように入力信号（、）のク
ロック周期Ｔに電圧制御発振器５の発振出力（ｂ）の１
サイクルが相当するときにロックするように設定する。
したがってこの定常状態では電圧制御発振器５の出力の
パルス幅は１４Ｔとなる。したがって、入力信号（ａ）
が電圧制御発振器５の出力に対して遅れ位相となると、
第３図（ａ）〜（ｄ）に示すように位相差（ｄ）のパル
ス幅は狭くなシそれによって電圧制御発振器５の出力の
位相を遅らせるように制御する。また入力信号（１）が
電圧制御発振器５の出力に対して進み位相となると、８
４図（＆ン〜（ａ）に示すように位相差（ｄ）のパルス
幅は広くなり、それによって電圧制御発振器５の出力の
位相を進ませるように制御する。なおこのシングル形の
ＰＬＬ回路では、特に入力信号のスペクトラムの周波数
が高く、かつ集中しているような場合に極めて有効で安
定にＰＬＬロックを行なうことができる。したがって回
路構成を極めて簡単にすることができしかもＰＬＬのロ
ックの幅をクロック周期Ｔまで広けることができ安定に
ＰＬＬロックを行なうことができる。
パルス幅は１４Ｔとなる。したがって、入力信号（ａ）
が電圧制御発振器５の出力に対して遅れ位相となると、
第３図（ａ）〜（ｄ）に示すように位相差（ｄ）のパル
ス幅は狭くなシそれによって電圧制御発振器５の出力の
位相を遅らせるように制御する。また入力信号（１）が
電圧制御発振器５の出力に対して進み位相となると、８
４図（＆ン〜（ａ）に示すように位相差（ｄ）のパルス
幅は広くなり、それによって電圧制御発振器５の出力の
位相を進ませるように制御する。なおこのシングル形の
ＰＬＬ回路では、特に入力信号のスペクトラムの周波数
が高く、かつ集中しているような場合に極めて有効で安
定にＰＬＬロックを行なうことができる。したがって回
路構成を極めて簡単にすることができしかもＰＬＬのロ
ックの幅をクロック周期Ｔまで広けることができ安定に
ＰＬＬロックを行なうことができる。
なお本発明は上記実施例に限定されるものでけなく、た
とえば第１図と同一部分に同一符号を付与して第５図に
示すブロック図のようにしてもよい。すなわち入力信号
（、）をラッチ回路２のデータ入カＤ、２人カＥＸ−Ｏ
ＲＪの一方の入力およびＩＴ遅延回路６へ与える。そし
てラッチ回路２のクロック端子ＣＫには後述する電圧制
御発振器から発振出方（ｆ）を与えてラッチ動作を行な
い、ＩＴ遅延回路６で紘１クロック周期分だけ遅延した
ＩＴ遅延出方（ｇ）を得、このＩＴ遅延出力（ｇ）を第
２０ＥＸ−ＯＲ７の一方の入力へ与える。そして、ラッ
チ回路２の。出方（ｈ）を第１．第２のＥＸ−ＯＲ３，
７の他方の各入力へ与え第１のＥＸ−ＯＲ，９の出力（
１）を抵抗８を介してローパスフィルタ４へ与える。ま
た第２のＥＸ−ＯＲ７の出力をインバータ９を介して反
転し、この出力（ｊ）を抵抗１０を介してローパスフィ
ルタ４へ与える。したがって、ローパスフィルタ４の入
力には第１のＥＸ−ＯＲｊの出力（１）とインバータ９
の出力（ｊ）とを抵抗８，１゜で合成した合成出力、す
なわち入力信号（ｅ）と電圧制御発振器５の発振出力（
ｊ）との位相差（ｋ）信号が得られこの信号（ｋ）をロ
ーパスフィルタ４を介して電圧制御発振器５へ与えその
発振出力（ｊ）の位相を制御するようにしている。そし
て、とのＰＬＬループにおいて定常状態では第６図に示
すように入力信号（ｅ）のクロ、り周期Ｔに電圧制御発
振器５０発振出力（ｆ）の１サイクルが相当するときに
ロックするように設定する。したがってこのような定常
状態では、位相差（ｋ）のＨｉレベルの期間は’７２
Ｔ 、 Ｌｏｗレベルの期間もｙ２Ｔとなる。
とえば第１図と同一部分に同一符号を付与して第５図に
示すブロック図のようにしてもよい。すなわち入力信号
（、）をラッチ回路２のデータ入カＤ、２人カＥＸ−Ｏ
ＲＪの一方の入力およびＩＴ遅延回路６へ与える。そし
てラッチ回路２のクロック端子ＣＫには後述する電圧制
御発振器から発振出方（ｆ）を与えてラッチ動作を行な
い、ＩＴ遅延回路６で紘１クロック周期分だけ遅延した
ＩＴ遅延出方（ｇ）を得、このＩＴ遅延出力（ｇ）を第
２０ＥＸ−ＯＲ７の一方の入力へ与える。そして、ラッ
チ回路２の。出方（ｈ）を第１．第２のＥＸ−ＯＲ３，
７の他方の各入力へ与え第１のＥＸ−ＯＲ，９の出力（
１）を抵抗８を介してローパスフィルタ４へ与える。ま
た第２のＥＸ−ＯＲ７の出力をインバータ９を介して反
転し、この出力（ｊ）を抵抗１０を介してローパスフィ
ルタ４へ与える。したがって、ローパスフィルタ４の入
力には第１のＥＸ−ＯＲｊの出力（１）とインバータ９
の出力（ｊ）とを抵抗８，１゜で合成した合成出力、す
なわち入力信号（ｅ）と電圧制御発振器５の発振出力（
ｊ）との位相差（ｋ）信号が得られこの信号（ｋ）をロ
ーパスフィルタ４を介して電圧制御発振器５へ与えその
発振出力（ｊ）の位相を制御するようにしている。そし
て、とのＰＬＬループにおいて定常状態では第６図に示
すように入力信号（ｅ）のクロ、り周期Ｔに電圧制御発
振器５０発振出力（ｆ）の１サイクルが相当するときに
ロックするように設定する。したがってこのような定常
状態では、位相差（ｋ）のＨｉレベルの期間は’７２
Ｔ 、 Ｌｏｗレベルの期間もｙ２Ｔとなる。
したがって入力信号（ε）が電圧制御発振器５の出力に
対して遅れ位相になると、第７図（、）〜仮）に示すよ
うに位相差（りのＬｏｗ成分が多くなりそれによって電
圧制御発振器５の出力の位相を遅らせるように制御する
。また入力信号（ｅ）が電圧制御発振器５の出力に対し
て進み位相になると第８図（・）〜（ｋ）に示すように
位相差（りのＨ１構成が多くなり、それによって電圧制
御発振器５の出力の位相を進ませるように制御する。し
たがってこのようなＰＬＬ回路では入力信号と電圧制御
発を器の出力の位相差に応じてロー・母スフイルタ４の
出力の直流電圧が変化し、定常状態ではＨｔレベルとＬ
□ｗレベルとの中間の直流レベルとなる。したがってデ
ジタル変調された入力信号のスイクトラムが分散して存
在する場合にも安定にＰＬＬロックを行なうことができ
る。
対して遅れ位相になると、第７図（、）〜仮）に示すよ
うに位相差（りのＬｏｗ成分が多くなりそれによって電
圧制御発振器５の出力の位相を遅らせるように制御する
。また入力信号（ｅ）が電圧制御発振器５の出力に対し
て進み位相になると第８図（・）〜（ｋ）に示すように
位相差（りのＨ１構成が多くなり、それによって電圧制
御発振器５の出力の位相を進ませるように制御する。し
たがってこのようなＰＬＬ回路では入力信号と電圧制御
発を器の出力の位相差に応じてロー・母スフイルタ４の
出力の直流電圧が変化し、定常状態ではＨｔレベルとＬ
□ｗレベルとの中間の直流レベルとなる。したがってデ
ジタル変調された入力信号のスイクトラムが分散して存
在する場合にも安定にＰＬＬロックを行なうことができ
る。
また本発明は第５図と同一部分に同一符号を付与して第
９図に示すようにしてもよい。すなわち入力信号（Ｉ）
をラッチ回路２のデータ人力り。
９図に示すようにしてもよい。すなわち入力信号（Ｉ）
をラッチ回路２のデータ人力り。
ＥＸ−ＯＲ３の一方の入力および微分回路１ノへ与える
。上記ラッチ回路２のクロック端子ＣＫＶｃＩ−１−後
述する電圧制御発振器５の発振出力（ｍ）’ｅ与える。
。上記ラッチ回路２のクロック端子ＣＫＶｃＩ−１−後
述する電圧制御発振器５の発振出力（ｍ）’ｅ与える。
そして上記ラッチ回路２のラッチ出力（ｎ）を上記ＥＸ
−ＯＲＪの他方の入力へ与え、この出力から排他論理和
出力（ｐ）を得る。また微分回路１１で入力信号の反転
時に微分出力（ｑ）を得てモノマルチバイブレータ１２
へ与、ｔ ／４’ルス幅ＩＴの信号を出力させる。そし
てｉ端子から七ノマルチ出力（ｒ＞を得、オア回路１３
の一方の入力へ、与える。またＥＸ−ＯＲ３の出力（ｐ
）をオア回路１３の他方の入力および抵抗８を介してロ
ー１１スフイルタ４へ与える。またオア回路１３の出力
（１）を抵抗１０を介してローパスフィルタ４へ与える
。したがってロー１１スフイルタ４の入力にはＥＸ−Ｏ
Ｒ３の出力（ｐ）とオア回路１３の出力（ａ）とを抵抗
８，１０で合成した合成出力、すなわち入力信号（４と
電圧制御発振器５の発振出力←）との位相差（１）が得
られ、これをローパスフィルタ４を介して電圧制御発振
器５へ与えその発振出刃物）の位相を制御するようにし
ている。なおこのような構成のＰＬＬ回路は第５図に示
すものと同様に動作し、入力信号（乃に対して電圧制御
発振器５の出力に）の位相が一致する定常状態では第１
０図に示すように位相差（１）の直流成分は略Ｈｉレベ
ルとＬＯｗレベルとの中間となる。また入力信号（４が
上記発振出力−に対して遅れ位相になると、第１１図（
４〜（りに示すように位相差（１）のＬｏｗ成分が多く
なυ、逆に進み位相になると第１２図（４〜（１）に示
すように位相差（１）のＨ１成分が多くなりそれぞれ定
常状態になるように電圧制御発振器５の出力を制御する
。
−ＯＲＪの他方の入力へ与え、この出力から排他論理和
出力（ｐ）を得る。また微分回路１１で入力信号の反転
時に微分出力（ｑ）を得てモノマルチバイブレータ１２
へ与、ｔ ／４’ルス幅ＩＴの信号を出力させる。そし
てｉ端子から七ノマルチ出力（ｒ＞を得、オア回路１３
の一方の入力へ、与える。またＥＸ−ＯＲ３の出力（ｐ
）をオア回路１３の他方の入力および抵抗８を介してロ
ー１１スフイルタ４へ与える。またオア回路１３の出力
（１）を抵抗１０を介してローパスフィルタ４へ与える
。したがってロー１１スフイルタ４の入力にはＥＸ−Ｏ
Ｒ３の出力（ｐ）とオア回路１３の出力（ａ）とを抵抗
８，１０で合成した合成出力、すなわち入力信号（４と
電圧制御発振器５の発振出力←）との位相差（１）が得
られ、これをローパスフィルタ４を介して電圧制御発振
器５へ与えその発振出刃物）の位相を制御するようにし
ている。なおこのような構成のＰＬＬ回路は第５図に示
すものと同様に動作し、入力信号（乃に対して電圧制御
発振器５の出力に）の位相が一致する定常状態では第１
０図に示すように位相差（１）の直流成分は略Ｈｉレベ
ルとＬＯｗレベルとの中間となる。また入力信号（４が
上記発振出力−に対して遅れ位相になると、第１１図（
４〜（りに示すように位相差（１）のＬｏｗ成分が多く
なυ、逆に進み位相になると第１２図（４〜（１）に示
すように位相差（１）のＨ１成分が多くなりそれぞれ定
常状態になるように電圧制御発振器５の出力を制御する
。
以上訃述したように本発明は、デジタル変調された入力
信号をラッチするう、チ回路と、このラッチ回路のラッ
チ出力と上記入力信号との排他論理和により位相制御さ
れ、かつ発振出力を土紀ラッチ回路へ与えてラッチ動作
を行なわせる電圧制御発振器とを設けたものである。し
たがって構成が極めて簡単でロック範囲を略１クロック
周期に広くできしかもスイクトラムの集中していない信
号に対しても安定に動作するＰＩ几回路を提供すること
ができる。
信号をラッチするう、チ回路と、このラッチ回路のラッ
チ出力と上記入力信号との排他論理和により位相制御さ
れ、かつ発振出力を土紀ラッチ回路へ与えてラッチ動作
を行なわせる電圧制御発振器とを設けたものである。し
たがって構成が極めて簡単でロック範囲を略１クロック
周期に広くできしかもスイクトラムの集中していない信
号に対しても安定に動作するＰＩ几回路を提供すること
ができる。
ｕ；１図は本発明の一実施例を示すブロック図、謝２図
乃至第４図は上記実施例の動作を説明する波形図で第２
図は定常状態、第３図線入力信号の遅れ位相の状態、第
４図り入力信号の進み位相の状態、第５図、第９図は各
別の本発明の他の実施例を示すブロック図、第６図乃至
第８図は第５図に示す実施例の動作を説明する波形し」
、第１０図乃至第１２図は９９図に示す実施例の動作を
説明する波形図である。 １・・・入力端子、２・・・ラッチ回路、３・・・排他
論理和回路、４・・・ローパスフィルタ、５・・・電圧
制御発振器。
乃至第４図は上記実施例の動作を説明する波形図で第２
図は定常状態、第３図線入力信号の遅れ位相の状態、第
４図り入力信号の進み位相の状態、第５図、第９図は各
別の本発明の他の実施例を示すブロック図、第６図乃至
第８図は第５図に示す実施例の動作を説明する波形し」
、第１０図乃至第１２図は９９図に示す実施例の動作を
説明する波形図である。 １・・・入力端子、２・・・ラッチ回路、３・・・排他
論理和回路、４・・・ローパスフィルタ、５・・・電圧
制御発振器。
Claims (1)
- 【特許請求の範囲】 （１） デジタル変調され走入カ信号をラッチするラ
ッチ回路と、このラッチ回路のラッチ出力と上記入力信
号との排他論理和を得る排他論理和回路と、この排他論
理和回路の出方にょシ位相制御され、かつ発振出力を上
記ラッチ回路へ与えてラッチ動作を行なわせる電圧制御
発振器とを具備するＰＬＬ回路・ （２：ｌ ４１！ｊ許請求の範囲第１項記載のものに
おいて、ラッチ回路の出力と入力信号の１クロ、り周期
遅延信号との排他論理和を反転してローパスフィルタの
入力へ与えることを特徴とするＰＬＬ回路。 （３）％許請求の範囲第１項記載のものにおいて、入力
信号の反転時に微分出力を得、この微分出力によって出
力パルス幅が１クロ、り周期のモノマルチバイブレータ
をトリガし、この出力と排他論理和回路との論理和をロ
ーパスフィルタの入力へ与えることを特徴とするＰＬＬ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013110A JPS58130630A (ja) | 1982-01-29 | 1982-01-29 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013110A JPS58130630A (ja) | 1982-01-29 | 1982-01-29 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130630A true JPS58130630A (ja) | 1983-08-04 |
Family
ID=11824005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013110A Pending JPS58130630A (ja) | 1982-01-29 | 1982-01-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130630A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050754A (ja) * | 1983-08-31 | 1985-03-20 | Nec Home Electronics Ltd | ビツトクロツク発生回路 |
| JPS61294947A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | クロツク再生回路 |
| JPS62236292A (ja) * | 1986-04-08 | 1987-10-16 | Yokogawa Electric Corp | デジタルカラ−デ−タ受信回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895429A (ja) * | 1981-12-01 | 1983-06-07 | Seiko Instr & Electronics Ltd | デジタル位相保持ル−プ回路 |
-
1982
- 1982-01-29 JP JP57013110A patent/JPS58130630A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895429A (ja) * | 1981-12-01 | 1983-06-07 | Seiko Instr & Electronics Ltd | デジタル位相保持ル−プ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050754A (ja) * | 1983-08-31 | 1985-03-20 | Nec Home Electronics Ltd | ビツトクロツク発生回路 |
| JPS61294947A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | クロツク再生回路 |
| JPS62236292A (ja) * | 1986-04-08 | 1987-10-16 | Yokogawa Electric Corp | デジタルカラ−デ−タ受信回路 |
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