JPS6282722A - 周波数分周回路 - Google Patents
周波数分周回路Info
- Publication number
- JPS6282722A JPS6282722A JP22178085A JP22178085A JPS6282722A JP S6282722 A JPS6282722 A JP S6282722A JP 22178085 A JP22178085 A JP 22178085A JP 22178085 A JP22178085 A JP 22178085A JP S6282722 A JPS6282722 A JP S6282722A
- Authority
- JP
- Japan
- Prior art keywords
- frequency division
- pulse width
- frequency
- signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数分周回路に関するもので、特にその分周
比を任意の正の実数に設定することができる周波数分周
回路に関する。
比を任意の正の実数に設定することができる周波数分周
回路に関する。
本発明は基準周波数を分周するプログラマブルカウンタ
の分周データを所要の分周比の小数部データに対応した
パルス幅の信号に応じて、周期的に切換えることによシ
、上記所要の分周比を得るものである。
の分周データを所要の分周比の小数部データに対応した
パルス幅の信号に応じて、周期的に切換えることによシ
、上記所要の分周比を得るものである。
一般に電子機器ではある基準の周波数の信号から所要の
周波数の信号を得るために、基準の周波数の信号を分周
する周波数分周回路が多く用いられている。
周波数の信号を得るために、基準の周波数の信号を分周
する周波数分周回路が多く用いられている。
ある任意の基準周波数ｆ０ の信号からｆ０≧ｆｘであ
る所要の周波数ｆ、ｘの信号を得る場合、従来よｊ）
Ｐ Ｌ Ｌ （Ｐｈａｓａ Ｌｏｃｋｅｄ Ｌｏｏｐ
）回路が利用されている。
る所要の周波数ｆ、ｘの信号を得る場合、従来よｊ）
Ｐ Ｌ Ｌ （Ｐｈａｓａ Ｌｏｃｋｅｄ Ｌｏｏｐ
）回路が利用されている。
とのＰＬＬ回路を用いた周波数分周回路の１例を第４図
に示す。
に示す。
同図において分周比Ｎ１のカウンタ４１には基準周波数
ｆ。の信号が供給され、該カウンタ４１よシ周波数ｆ。
ｆ。の信号が供給され、該カウンタ４１よシ周波数ｆ。
／Ｎｔの信号が位相比較器（ＰＣ）４２に供給される。
該位相比較誤差２の出力はローパスフィルタ（ＬＰＦ）
＋３を経て電圧制御発振器（ＶＣＯ）＋４に供給される
。該電圧制御発振器４゛４よシ出力される周波数ｆｘの
信号は分周比Ｎ２のカラ／り４５によシ周波数ｆ ｘ
／ Ｎ ＊の信号となシ上記位相比較器４２に供給され
ている。ここで上記位相比較器４２、ローパスフィルタ
４３、電圧制御発振器４４、カウンタ４５はＰＬＬを構
成し、上記周波数ｆ。／Ｎ ｔの信号と上記周波数ｆｘ
／ Ｎ ｚ の信号との位相比較誤差に応じて上記電圧
制御発振器４４が制御され、定常状態では上記周波数ｆ
ｏ ／ Ｎ １と上記周波数ｆ ｘ ／ Ｎ ２が等
しくなる。すなわちｆ。／Ｎｔ ＝ ｆ ｘ ／ Ｎ
ｔとなシ、このとき上記電圧制御発振器４４の出力信号
が求める周このよりなＰＬＬ回路を用いた周波数分周回
路では、上記カウンタ４１．４５０分周比Ｎ１．Ｎ２を
変えることによシ該周波数分周回路の分周比を変えるこ
とができる。
＋３を経て電圧制御発振器（ＶＣＯ）＋４に供給される
。該電圧制御発振器４゛４よシ出力される周波数ｆｘの
信号は分周比Ｎ２のカラ／り４５によシ周波数ｆ ｘ
／ Ｎ ＊の信号となシ上記位相比較器４２に供給され
ている。ここで上記位相比較器４２、ローパスフィルタ
４３、電圧制御発振器４４、カウンタ４５はＰＬＬを構
成し、上記周波数ｆ。／Ｎ ｔの信号と上記周波数ｆｘ
／ Ｎ ｚ の信号との位相比較誤差に応じて上記電圧
制御発振器４４が制御され、定常状態では上記周波数ｆ
ｏ ／ Ｎ １と上記周波数ｆ ｘ ／ Ｎ ２が等
しくなる。すなわちｆ。／Ｎｔ ＝ ｆ ｘ ／ Ｎ
ｔとなシ、このとき上記電圧制御発振器４４の出力信号
が求める周このよりなＰＬＬ回路を用いた周波数分周回
路では、上記カウンタ４１．４５０分周比Ｎ１．Ｎ２を
変えることによシ該周波数分周回路の分周比を変えるこ
とができる。
上述したように従来のＰＬＬ＠路を用いた周波数分周回
路では求める周波数ｆｘはｆｘ＝ｆ、・Ｎユ／Ｎ１ と
表わすことができ、分周比はＮｔ／Ｎ８ となる。ここ
でＮ、、Ｎ、は整数であるから、上記分周比を任意の数
、例えば小数点を含む数にしたい場合Ｎ１ ｔ Ｎｔの
組合せでは設定が複雑になシ、分周比によっては実現で
きないといり問題がある。
路では求める周波数ｆｘはｆｘ＝ｆ、・Ｎユ／Ｎ１ と
表わすことができ、分周比はＮｔ／Ｎ８ となる。ここ
でＮ、、Ｎ、は整数であるから、上記分周比を任意の数
、例えば小数点を含む数にしたい場合Ｎ１ ｔ Ｎｔの
組合せでは設定が複雑になシ、分周比によっては実現で
きないといり問題がある。
また、従来の周波数分周回路ではローパスフイルタヤ電
圧制御発振器などのアナログ回路を含んでおシ、これら
の温度等に依る特性変化で周波数変動が生じるといり問
題がある。
圧制御発振器などのアナログ回路を含んでおシ、これら
の温度等に依る特性変化で周波数変動が生じるといり問
題がある。
本発明はこのような問題に鑑みてなされたものであシ、
温度等の影響を受けず、任意の正の実数の分周比を得る
ことができる周波数分周回路を提供することを目的とす
る。
温度等の影響を受けず、任意の正の実数の分周比を得る
ことができる周波数分周回路を提供することを目的とす
る。
上述の問題を解決するために本発明では、基準周波数の
信号が供給されるプログ２マブルカウンタと、所要の分
周比の小数部データが設定され、一周期に対して該小数
部データに対応したパルス幅の信号を生成するパルス幅
信号生成回路と、上記パルス幅信号生成回路よシパルス
幅信号が供給されるとともに上記所要の分周比の整数部
データが設定され、上記パルス幅信号に応じて上記整数
部データを単位数変化させて上記プログラマブルカウン
タへ分周データとじ七供給するか分周データ切換回路と
を備えて周波数分周回路が構成される。
信号が供給されるプログ２マブルカウンタと、所要の分
周比の小数部データが設定され、一周期に対して該小数
部データに対応したパルス幅の信号を生成するパルス幅
信号生成回路と、上記パルス幅信号生成回路よシパルス
幅信号が供給されるとともに上記所要の分周比の整数部
データが設定され、上記パルス幅信号に応じて上記整数
部データを単位数変化させて上記プログラマブルカウン
タへ分周データとじ七供給するか分周データ切換回路と
を備えて周波数分周回路が構成される。
本発明の周波数分周回路において所要の分周比をＮ′と
し、該Ｎ′の整数部をＮ、小数部をＰとすると、整数部
Ｎは上記分周データ切換回路に設定され、小数部Ｐは上
記パルス幅信号生成回路に設定される。
し、該Ｎ′の整数部をＮ、小数部をＰとすると、整数部
Ｎは上記分周データ切換回路に設定され、小数部Ｐは上
記パルス幅信号生成回路に設定される。
上記パルス幅信号生成回路は例えばＭ３図に示すよりに
一周期Ｔに対するパルス＠Ｔ ｐの割合が上記小数部Ｐ
に等しいパルス幅信号を生成する。
一周期Ｔに対するパルス＠Ｔ ｐの割合が上記小数部Ｐ
に等しいパルス幅信号を生成する。
上記分周データ切換回路では上記パルス幅信号が「Ｌコ
レベルである期間は分周データとして上記Ｎｌ上記プロ
グラマブルカウンタへ供給し、上記パルス幅信号がｒＨ
Ｊレベルである期間、すなわち上記パルス幅ＴＰＯ期間
は分周データとして（Ｎ＋１）を上記プログラマブルカ
ウンタへ供給する。その結果、上記プログラマブルカウ
ンタはＮ進カウンタとしての動作と（Ｎ＋１）進カウン
タとしての動作管周期的に繰返し、時間平均でみると所
要の分周比マが得られる。
レベルである期間は分周データとして上記Ｎｌ上記プロ
グラマブルカウンタへ供給し、上記パルス幅信号がｒＨ
Ｊレベルである期間、すなわち上記パルス幅ＴＰＯ期間
は分周データとして（Ｎ＋１）を上記プログラマブルカ
ウンタへ供給する。その結果、上記プログラマブルカウ
ンタはＮ進カウンタとしての動作と（Ｎ＋１）進カウン
タとしての動作管周期的に繰返し、時間平均でみると所
要の分周比マが得られる。
〔実施例〕
以下本発明に係る周波数分周回路について一実施例を図
面を弁皿して説明する。
面を弁皿して説明する。
第１図は本実施例の構成を示すブロック図である。同図
においてプログ２マブルカウンタ１には周波数ｆ。のク
ロックφ、が供給される。該プログラマブルカウンタ１
は、分周データ切換回路として用いられる４ビツトの全
加算器２よシ分周データが供給され、分周データに応じ
て上記周波数ｆ０のクロックφ１ｆ、分周し、周波数ｆ
ｘのクロックφ２を出力する。このクロックφ、が後述
するように所要の分周比Ｎ′により分周されたクロック
となる。
においてプログ２マブルカウンタ１には周波数ｆ。のク
ロックφ、が供給される。該プログラマブルカウンタ１
は、分周データ切換回路として用いられる４ビツトの全
加算器２よシ分周データが供給され、分周データに応じ
て上記周波数ｆ０のクロックφ１ｆ、分周し、周波数ｆ
ｘのクロックφ２を出力する。このクロックφ、が後述
するように所要の分周比Ｎ′により分周されたクロック
となる。
上記全加算器２の４ビツト入力Ａには、所要の分周比ゾ
の整数部Ｎが設定され、４ビツト人力Ｂは上位３ビツト
が０に設定され、下位１ビツトにパルス幅信号生成回路
３よシパルス幅信号φ４が供給される。
の整数部Ｎが設定され、４ビツト人力Ｂは上位３ビツト
が０に設定され、下位１ビツトにパルス幅信号生成回路
３よシパルス幅信号φ４が供給される。
上記パルス幅信号生成回路３は発振回路〔０８Ｎ１のカ
ウンタ３ｄ、上記アンドスイッチ３ｄの出力が供給され
る分周比Ｎ２のカウンタ３ｅ、上記カウンタ３ｂの出力
信号の立上シを検出して上記アンドスイッチ３ｄを制御
し上記カウンタ３ｅよ）出力されるパルス幅信号φ４で
リセットされる立、ｌＪ）検出回路３Ｃよシ構成されて
いる。上記カウンタ３ｅには小数部Ｐが４ビツトの分周
データとして設定されている。
ウンタ３ｄ、上記アンドスイッチ３ｄの出力が供給され
る分周比Ｎ２のカウンタ３ｅ、上記カウンタ３ｂの出力
信号の立上シを検出して上記アンドスイッチ３ｄを制御
し上記カウンタ３ｅよ）出力されるパルス幅信号φ４で
リセットされる立、ｌＪ）検出回路３Ｃよシ構成されて
いる。上記カウンタ３ｅには小数部Ｐが４ビツトの分周
データとして設定されている。
次に、上記パルス幅信号生成回路３の動作について第２
図に示すタイミングチャートを弁皿して説明する。
図に示すタイミングチャートを弁皿して説明する。
上記発振回路３ａから出力されるクロックφ。
（同図Ａ）’ｅ上記カウｌり３ｂでＮｔ分周するととに
よシ同図Ｂに示すように周期Ｔのパルス信号が得られる
。このパルス信号は上記立上シ検出回路３Ｃに供給され
、該立上シ検出回路３ｃよシ上記パルス信号の立上シで
ｒＨＪレベルになる立上シ検出信号（同図Ｃ）が上記ア
ンドスイッチ３ｄに供給される。該アンドスイッチ３ｄ
は上記立上シ検出信号が「Ｂゴレベルの期間だけ、上記
発振回路３ａから出力されるクロックφ３を上記カウン
タ３ｅに供給する〔同図Ｄ）。該カウンタ３ｅは上記ア
ンドスイッチ３ｄよシクロツクφ３が供給され、カウン
トを始めるとｒｆ（Ｊレベルになシ、このカウントがあ
らかじめ設定された上記小数部ルになると上記立上シ検
出回路３ｃ１ｔリセットし、立上シ検出信号もｒＬＪ
レベルになるため上記アンドスイッチ３ｄから上記クロ
ックφ、が上記カウンタ３ｅへ供給されなくなる。従っ
て次に立上シ検出信号が「Ｈ」レベルになるまで、上記
カウンタ３Ｃは動作しない。
よシ同図Ｂに示すように周期Ｔのパルス信号が得られる
。このパルス信号は上記立上シ検出回路３Ｃに供給され
、該立上シ検出回路３ｃよシ上記パルス信号の立上シで
ｒＨＪレベルになる立上シ検出信号（同図Ｃ）が上記ア
ンドスイッチ３ｄに供給される。該アンドスイッチ３ｄ
は上記立上シ検出信号が「Ｂゴレベルの期間だけ、上記
発振回路３ａから出力されるクロックφ３を上記カウン
タ３ｅに供給する〔同図Ｄ）。該カウンタ３ｅは上記ア
ンドスイッチ３ｄよシクロツクφ３が供給され、カウン
トを始めるとｒｆ（Ｊレベルになシ、このカウントがあ
らかじめ設定された上記小数部ルになると上記立上シ検
出回路３ｃ１ｔリセットし、立上シ検出信号もｒＬＪ
レベルになるため上記アンドスイッチ３ｄから上記クロ
ックφ、が上記カウンタ３ｅへ供給されなくなる。従っ
て次に立上シ検出信号が「Ｈ」レベルになるまで、上記
カウンタ３Ｃは動作しない。
上記カウンタ３ｅより出力されるパルス幅信号φ４のパ
ルス幅ＴＰは上記小数部Ｐに対応したものとなシ、該パ
ルス幅ＴＰＯ周期Ｔに対する割合は上記小数部Ｐに等し
くなる。このパルス幅信号φ４は上記全加算器２の４ビ
ツト人力Ｂの最下位ビットに供給される。
ルス幅ＴＰは上記小数部Ｐに対応したものとなシ、該パ
ルス幅ＴＰＯ周期Ｔに対する割合は上記小数部Ｐに等し
くなる。このパルス幅信号φ４は上記全加算器２の４ビ
ツト人力Ｂの最下位ビットに供給される。
上記全加算器２は上記パルス幅信号φ４が「Ｌ」レベル
のときは、４ビツト入力Ａ％Ｂの和Ｓとしてあらかじめ
設定されたＮを上記プログラマブルカウンタ１に分周デ
ータとして供給し、上記パルス幅信号φ４が「Ｈゴの期
間、すなわち上記パルス幅ＴＰの期間は、４ビツト入力
Ａ％Ｂの和Ｓとして（Ｎ＋１）！上記プログラマブルカ
ウンタ１に供給する。従って、上記プログラマブルカウ
ンタ１はＮ進カウンタとしての動作と（Ｎ＋１ ）進カ
ウンタとしての動作を周期的に繰返し、（Ｎ＋１）進カ
ウンタとしての動作をする期間の周期Ｔに対する割合が
上記小数部Ｐに等しいので、時間平均でみれば分周比は
Ｎ＋Ｐとなシ所要の分周比ガが得られる。
のときは、４ビツト入力Ａ％Ｂの和Ｓとしてあらかじめ
設定されたＮを上記プログラマブルカウンタ１に分周デ
ータとして供給し、上記パルス幅信号φ４が「Ｈゴの期
間、すなわち上記パルス幅ＴＰの期間は、４ビツト入力
Ａ％Ｂの和Ｓとして（Ｎ＋１）！上記プログラマブルカ
ウンタ１に供給する。従って、上記プログラマブルカウ
ンタ１はＮ進カウンタとしての動作と（Ｎ＋１ ）進カ
ウンタとしての動作を周期的に繰返し、（Ｎ＋１）進カ
ウンタとしての動作をする期間の周期Ｔに対する割合が
上記小数部Ｐに等しいので、時間平均でみれば分周比は
Ｎ＋Ｐとなシ所要の分周比ガが得られる。
まだ、本実施例の周波数分周回路はアナログ回路を含ま
ないので、温度特性等で出力信号φ２の周波数ｆｘが変
動することはない。
ないので、温度特性等で出力信号φ２の周波数ｆｘが変
動することはない。
以上述べたように本発明によれば、任意の正の実数の分
周比を得ることができ、また温度変化等に影響されない
、安定性において優れた周波数分周回路を得ることがで
きる。
周比を得ることができ、また温度変化等に影響されない
、安定性において優れた周波数分周回路を得ることがで
きる。
第１図は本発明に係る周波数分周回路の一実施例の構成
を示すブロック図であシ、第２図は本実施例中のパルス
＠信号生成回路の動作を説明するためのタイミングチャ
ートである。 第３図はパルス幅信号の波形図である。 第４図は一般的なＰＬＬ回路による周波数分周回路の構
成を示すブロック図である。 ｌ ＊ａ＊プログラマブルカウンタ ２・・・分周データ切換回路として用いられる全加算器 ３・・中パルス幅信号生成回路 ３ａ・・・発振回路 ３ｂ、３ａ・・・カウンタ ３Ｃ・０立上シ検出回路 ３ｄ・・φアンドスイッチ
を示すブロック図であシ、第２図は本実施例中のパルス
＠信号生成回路の動作を説明するためのタイミングチャ
ートである。 第３図はパルス幅信号の波形図である。 第４図は一般的なＰＬＬ回路による周波数分周回路の構
成を示すブロック図である。 ｌ ＊ａ＊プログラマブルカウンタ ２・・・分周データ切換回路として用いられる全加算器 ３・・中パルス幅信号生成回路 ３ａ・・・発振回路 ３ｂ、３ａ・・・カウンタ ３Ｃ・０立上シ検出回路 ３ｄ・・φアンドスイッチ
Claims (1)
- 【特許請求の範囲】 基準周波数の信号が供給されるプログラマブルカウンタ
と、 所要の分周比の小数部データが設定され、一周期に対し
て該小数部データに対応したパルス幅の信号を生成する
パルス幅信号生成回路と、 上記パルス幅信号生成回路よりパルス幅信号が供給され
るとともに上記所要の分周比の整数部データが設定され
、上記パルス幅信号に応じて上記整数部データを単位数
変化させて上記プログラマブルカウンタへ分周データと
して供給する分周データ切換回路とを備え、 上記小数部データに対応したパルス幅を有する上記パル
ス幅信号に応じて上記プログラマブルカウンタの分周デ
ータを周期的に切換えることにより上記所要の分周比を
得ることを特徴とする周波数分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22178085A JPS6282722A (ja) | 1985-10-07 | 1985-10-07 | 周波数分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22178085A JPS6282722A (ja) | 1985-10-07 | 1985-10-07 | 周波数分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6282722A true JPS6282722A (ja) | 1987-04-16 |
Family
ID=16772085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22178085A Pending JPS6282722A (ja) | 1985-10-07 | 1985-10-07 | 周波数分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6282722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481666A (en) * | 1987-09-22 | 1989-03-27 | Shinko Electric Co Ltd | Digital type waveform signal generator |
-
1985
- 1985-10-07 JP JP22178085A patent/JPS6282722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481666A (en) * | 1987-09-22 | 1989-03-27 | Shinko Electric Co Ltd | Digital type waveform signal generator |
| JP2775733B2 (ja) * | 1987-09-22 | 1998-07-16 | 神鋼電機株式会社 | デジタル式波形信号発生装置 |
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