JPH08102660A - 信号変調回路 - Google Patents
信号変調回路Info
- Publication number
- JPH08102660A JPH08102660A JP6263080A JP26308094A JPH08102660A JP H08102660 A JPH08102660 A JP H08102660A JP 6263080 A JP6263080 A JP 6263080A JP 26308094 A JP26308094 A JP 26308094A JP H08102660 A JPH08102660 A JP H08102660A
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- JP
- Japan
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- signal
- delay
- circuit
- original
- delayed
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
〔目的〕 簡易・安価の構成のもとに高精度かつ可変周
波数の信号を発生できる信号変調回路を提供する。 〔構成〕 原信号(S0)をほぼ同一時間ずつ遅延させる縦
列接続された複数の信号遅延回路（D1〜 DN)と、原信号
(S0)又は各信号遅延回路（D1〜 DN)から出力された遅延
信号(S1 〜SN) の一つを選択して出力する信号選択回路
(SS)と、この信号選択回路(SS)による信号の選択を制御
する信号選択制御回路(SSC) とを備えている。この信号
選択制御回路(SSC) は、原信号(S0)又は各信号遅延回路
から出力された遅延信号(S1 〜SN) の一つを遅延時間の
増加の順にかつ360 o 未満の位相差に相当する最大遅延
時間が生じる範囲内で順次又は１つ若しくは複数跳びに
選択する動作を信号選択回路(SS)に反復させるように構
成されている。
波数の信号を発生できる信号変調回路を提供する。 〔構成〕 原信号(S0)をほぼ同一時間ずつ遅延させる縦
列接続された複数の信号遅延回路（D1〜 DN)と、原信号
(S0)又は各信号遅延回路（D1〜 DN)から出力された遅延
信号(S1 〜SN) の一つを選択して出力する信号選択回路
(SS)と、この信号選択回路(SS)による信号の選択を制御
する信号選択制御回路(SSC) とを備えている。この信号
選択制御回路(SSC) は、原信号(S0)又は各信号遅延回路
から出力された遅延信号(S1 〜SN) の一つを遅延時間の
増加の順にかつ360 o 未満の位相差に相当する最大遅延
時間が生じる範囲内で順次又は１つ若しくは複数跳びに
選択する動作を信号選択回路(SS)に反復させるように構
成されている。
Description
【０００１】
【産業上の利用分野】本発明は、信号の周波数の微調な
どに利用される信号変調回路に関するものである。
どに利用される信号変調回路に関するものである。
【０００２】
【従来の技術】ディジタル信号処理の分野では、信号の
周波数を高精度に保つと共にこの周波数をかなりの範囲
にわたって変更することが必要になる場合がある。ＣＲ
発振回路の静電容量などを制御することによってかなり
の範囲にわたる周波数の変更は容易であるが、周波数精
度を高めることは困難である。水晶発振器を使用すれば
周波数の高精度化は可能になるが、周波数の可変範囲は
制限される。従って、従来は、必要な周波数の水晶発振
器を多数設置しておき、その中から必要な周波数のもの
を選択することにより、高精度の可変周波数の信号を得
ている。
周波数を高精度に保つと共にこの周波数をかなりの範囲
にわたって変更することが必要になる場合がある。ＣＲ
発振回路の静電容量などを制御することによってかなり
の範囲にわたる周波数の変更は容易であるが、周波数精
度を高めることは困難である。水晶発振器を使用すれば
周波数の高精度化は可能になるが、周波数の可変範囲は
制限される。従って、従来は、必要な周波数の水晶発振
器を多数設置しておき、その中から必要な周波数のもの
を選択することにより、高精度の可変周波数の信号を得
ている。
【０００３】
【発明が解決しようとする課題】上記水晶発振器を多数
設置する従来の可変周波数回路では、多数の水晶発振器
が必要になり、このため、回路が複雑・高価になるとい
う問題がある。従って、本発明の一つの目的は、簡易で
安価な構成のもとに高精度かつ可変周波数の信号を発生
できる信号変調回路を提供することにある。
設置する従来の可変周波数回路では、多数の水晶発振器
が必要になり、このため、回路が複雑・高価になるとい
う問題がある。従って、本発明の一つの目的は、簡易で
安価な構成のもとに高精度かつ可変周波数の信号を発生
できる信号変調回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明の信号変調回路
は、原信号を同一時間ずつ遅延させる縦列接続された複
数の信号遅延回路と、原信号又は各信号遅延回路から出
力された遅延信号の一つを選択して出力する信号選択回
路と、この信号選択回路による信号の選択を制御する信
号選択制御回路とを備えている。この信号選択制御回路
は、原信号又は各信号遅延回路から出力された遅延信号
の一つを遅延時間の増加の順にかつ360 o未満の位相差
に相当する最大遅延時間が生ずる範囲内で順次又は１つ
跳び若しくは複数跳びに選択する動作を信号選択回路に
反復させるように構成されている。
は、原信号を同一時間ずつ遅延させる縦列接続された複
数の信号遅延回路と、原信号又は各信号遅延回路から出
力された遅延信号の一つを選択して出力する信号選択回
路と、この信号選択回路による信号の選択を制御する信
号選択制御回路とを備えている。この信号選択制御回路
は、原信号又は各信号遅延回路から出力された遅延信号
の一つを遅延時間の増加の順にかつ360 o未満の位相差
に相当する最大遅延時間が生ずる範囲内で順次又は１つ
跳び若しくは複数跳びに選択する動作を信号選択回路に
反復させるように構成されている。
【０００５】
【作用】図４の波形図を参照しながら本発明の作用を説
明する。Ｓ０は水晶発振器などの周波数安定度の高い発
振器で発生された正弦波の信号から作成された周波数安
定度の高いディジタルの原信号であり、Ｓ１〜Ｓ７は原
信号Ｓ０をその周期の１／８に相当する一定時間τずつ
順次遅延させた信号である。この原信号Ｓ０と遅延信号
Ｓ１〜Ｓ７から成る８個の信号が信号選択回路に供給さ
れる。この信号選択回路は、信号選択制御回路の制御の
もとに、信号Ｓ０，Ｓ１，Ｓ２・・・・の順に信号を選
択して出力する。
明する。Ｓ０は水晶発振器などの周波数安定度の高い発
振器で発生された正弦波の信号から作成された周波数安
定度の高いディジタルの原信号であり、Ｓ１〜Ｓ７は原
信号Ｓ０をその周期の１／８に相当する一定時間τずつ
順次遅延させた信号である。この原信号Ｓ０と遅延信号
Ｓ１〜Ｓ７から成る８個の信号が信号選択回路に供給さ
れる。この信号選択回路は、信号選択制御回路の制御の
もとに、信号Ｓ０，Ｓ１，Ｓ２・・・・の順に信号を選
択して出力する。
【０００６】すなわち、信号選択回路は、原信号Ｓ０が
立ち上がる前にこの原信号Ｓ０を選択して出力し、原信
号Ｓ０の立ち上がりからτ以上の時間が経過しかつ遅延
信号Ｓ１が立ち下がる前にこの遅延信号Ｓ１を選択して
出力し、さらに、遅延信号Ｓ１の立ち下がりからτ以上
の時間が経過しかつ遅延信号Ｓ２が立ち上がる前にこの
遅延信号Ｓ２を選択して出力するという具合に、原信号
の周期Ｔよりも短い周期で遅延された信号を順次選択し
て出力してゆく。信号選択回路は、最後の遅延信号を選
択したのちは、再度原信号を選択し、続いて順次信号Ｓ
１，Ｓ２，Ｓ３・・・・を順次選択してゆくという動作
を反復する。
立ち上がる前にこの原信号Ｓ０を選択して出力し、原信
号Ｓ０の立ち上がりからτ以上の時間が経過しかつ遅延
信号Ｓ１が立ち下がる前にこの遅延信号Ｓ１を選択して
出力し、さらに、遅延信号Ｓ１の立ち下がりからτ以上
の時間が経過しかつ遅延信号Ｓ２が立ち上がる前にこの
遅延信号Ｓ２を選択して出力するという具合に、原信号
の周期Ｔよりも短い周期で遅延された信号を順次選択し
て出力してゆく。信号選択回路は、最後の遅延信号を選
択したのちは、再度原信号を選択し、続いて順次信号Ｓ
１，Ｓ２，Ｓ３・・・・を順次選択してゆくという動作
を反復する。
【０００７】この結果、信号選択回路から出力される信
号は、信号ＳＧ１で示すように、原信号の周期Ｔよりも
遅延時間τ（Ｔ／８）だけ長い周期（９Ｔ／８）の信号
に変換される。上記原信号と遅延信号の選択をＳ０，Ｓ
２，Ｓ４，Ｓ６，Ｓ０という具合に１跳びに反復する
と、信号ＳＧ２で示すように、原信号の周期Ｔよりも遅
延時間τの２倍（２Ｔ／８）だけ長い周期（１０Ｔ／
８）の信号に変調される。説明の便宜上、遅延時間の原
信号の周期に対する比率が相当大きい場合を例示した。
実際には、この比率を十分小さな値に設定することによ
り、原信号をその周期に比べて僅かに長い周期の信号に
変換できる。また、１又は複数の入力ディジタル信号の
２状態やこれらの組合せや、入力アナログ信号のレベル
に応じて周波数を動的に変更することにより、ＭＦ（多
周波）信号発生回路やＦＭ変調回路を構成することもで
きる。以下、本発明を実施例と共に更に詳しく説明す
る。
号は、信号ＳＧ１で示すように、原信号の周期Ｔよりも
遅延時間τ（Ｔ／８）だけ長い周期（９Ｔ／８）の信号
に変換される。上記原信号と遅延信号の選択をＳ０，Ｓ
２，Ｓ４，Ｓ６，Ｓ０という具合に１跳びに反復する
と、信号ＳＧ２で示すように、原信号の周期Ｔよりも遅
延時間τの２倍（２Ｔ／８）だけ長い周期（１０Ｔ／
８）の信号に変調される。説明の便宜上、遅延時間の原
信号の周期に対する比率が相当大きい場合を例示した。
実際には、この比率を十分小さな値に設定することによ
り、原信号をその周期に比べて僅かに長い周期の信号に
変換できる。また、１又は複数の入力ディジタル信号の
２状態やこれらの組合せや、入力アナログ信号のレベル
に応じて周波数を動的に変更することにより、ＭＦ（多
周波）信号発生回路やＦＭ変調回路を構成することもで
きる。以下、本発明を実施例と共に更に詳しく説明す
る。
【０００８】
【実施例】図１は、本発明の一実施例の信号変調回路の
構成を示すブロック図である。この信号変調回路は、水
晶発振器などを用いて発生させた周波数安定度の高い原
信号の入力端子ＩＮと、縦列接続された遅延回路Ｄ１，
Ｄ２，Ｄ３・・・・ＤＮと、信号選択回路ＳＳと、ハー
ドウェア構成の信号選択制御回路ＳＳＣとを備えてい
る。ハードウェア構成の信号選択制御回路ＳＳＣは、エ
ッジ検出回路ＥＤと、フリップフロップＦ／Ｆと、遅延
回路ＤＬと、プログラマブルカウンタＰＣと、デコーダ
ＤＣと、入力部ＩＰとを備えている。
構成を示すブロック図である。この信号変調回路は、水
晶発振器などを用いて発生させた周波数安定度の高い原
信号の入力端子ＩＮと、縦列接続された遅延回路Ｄ１，
Ｄ２，Ｄ３・・・・ＤＮと、信号選択回路ＳＳと、ハー
ドウェア構成の信号選択制御回路ＳＳＣとを備えてい
る。ハードウェア構成の信号選択制御回路ＳＳＣは、エ
ッジ検出回路ＥＤと、フリップフロップＦ／Ｆと、遅延
回路ＤＬと、プログラマブルカウンタＰＣと、デコーダ
ＤＣと、入力部ＩＰとを備えている。
【０００９】図１の信号変調回路の遅延回路の段数は、
使用目的によっては、実際には数百段から数千段にも及
ぶ場合も多いが、ここでは説明の便宜上遅延回路の段数
を７段と仮定し、遅延回路Ｄ１，Ｄ２，Ｄ３・・・・の
遅延時間τを原信号の周期Ｔの１／８であるとする。再
び図４の波形図を使用してこの実施例の信号変調回路の
動作を説明する。
使用目的によっては、実際には数百段から数千段にも及
ぶ場合も多いが、ここでは説明の便宜上遅延回路の段数
を７段と仮定し、遅延回路Ｄ１，Ｄ２，Ｄ３・・・・の
遅延時間τを原信号の周期Ｔの１／８であるとする。再
び図４の波形図を使用してこの実施例の信号変調回路の
動作を説明する。
【００１０】動作開始時の初期状態においては、信号選
択制御回路ＳＳＣのプログラマブルカウンタＰＣは、初
期値「０」であり、この初期値「０」を解読したデコー
ダＤＣは信号選択回路ＳＳに原信号Ｓ０の選択指令を出
力する。また、この初期状態においては、フリップフロ
ップＦ／Ｆの出力はローであり、このロー信号をエッジ
指定信号として受けるエッジ検出回路ＥＤは、信号選択
回路ＳＳから出力される信号ＳＧ１中に出現する立ち上
がりエッジの検出状態に初期設定される。
択制御回路ＳＳＣのプログラマブルカウンタＰＣは、初
期値「０」であり、この初期値「０」を解読したデコー
ダＤＣは信号選択回路ＳＳに原信号Ｓ０の選択指令を出
力する。また、この初期状態においては、フリップフロ
ップＦ／Ｆの出力はローであり、このロー信号をエッジ
指定信号として受けるエッジ検出回路ＥＤは、信号選択
回路ＳＳから出力される信号ＳＧ１中に出現する立ち上
がりエッジの検出状態に初期設定される。
【００１１】図４の波形図に示すように、最初に選択中
の原信号Ｓ０がローからハイに立ち上がると、この立ち
上がりエッジを検出したエッジ検出回路ＥＤはエッジ検
出パルスＰを出力する。このエッジ検出パルスＰは、遅
延回路ＤＬとフリップフロップＦ／Ｆに供給される。こ
のエッジ検出パルスＰを受けたフリップフロップＦ／Ｆ
の出力はローからハイに反転し、これをエッジ指定信号
として受けたエッジ検出回路ＥＤは、立ち上がりエッジ
の検出状態から立ち下がりエッジの検出状態に移行す
る。エッジ検出回路ＥＤから出力されたエッジ検出パル
スＰは、遅延回路ＤＬでτよりも多少大きな所定時間遅
延されたパルスＰ’としてプログラマブルカウンタＰＣ
に供給され、そのカウント値が「０」から「１」にカウ
ントアップされる。
の原信号Ｓ０がローからハイに立ち上がると、この立ち
上がりエッジを検出したエッジ検出回路ＥＤはエッジ検
出パルスＰを出力する。このエッジ検出パルスＰは、遅
延回路ＤＬとフリップフロップＦ／Ｆに供給される。こ
のエッジ検出パルスＰを受けたフリップフロップＦ／Ｆ
の出力はローからハイに反転し、これをエッジ指定信号
として受けたエッジ検出回路ＥＤは、立ち上がりエッジ
の検出状態から立ち下がりエッジの検出状態に移行す
る。エッジ検出回路ＥＤから出力されたエッジ検出パル
スＰは、遅延回路ＤＬでτよりも多少大きな所定時間遅
延されたパルスＰ’としてプログラマブルカウンタＰＣ
に供給され、そのカウント値が「０」から「１」にカウ
ントアップされる。
【００１２】このカウントアップされたカウント値
「１」を解読したデコーダＤＣは、信号選択回路ＳＳに
遅延信号Ｓ１の選択指令を出力する。この選択指令を受
けた信号選択回路ＳＳは、選択中の原信号Ｓ０に代えて
これよりもτだけ遅延した遅延信号Ｓ１を新たに選択す
る。この結果、信号選択回路ＳＳの出力は、原信号Ｓ０
の立ち上がり時点から遅延回路ＤＬで設定されているτ
よりも大きな遅延時間だけ遅れて原信号Ｓ０から遅延信
号Ｓ１に切り換えられる。こののち、選択中の遅延信号
Ｓ１がハイからローに立ち下がると、この立ち下がりエ
ッジを検出したエッジ検出回路ＥＤはエッジ検出パルス
Ｐを出力する。このエッジ検出パルスＰを受けたフリッ
プフロップＦ／Ｆの出力はハイからローに反転し、これ
をエッジ指定として受けたエッジ検出回路ＥＤは、立ち
下がりエッジの検出状態から立ち上がりエッジの検出状
態に移行する。エッジ検出回路ＥＤから出力されたエッ
ジ検出パルスＰは、遅延回路ＤＬで所定時間遅延された
パルスＰ’としてプログラマブルカウンタＰＣに供給さ
れ、そのカウント値が「１」から「２」にカウントアッ
プされる。
「１」を解読したデコーダＤＣは、信号選択回路ＳＳに
遅延信号Ｓ１の選択指令を出力する。この選択指令を受
けた信号選択回路ＳＳは、選択中の原信号Ｓ０に代えて
これよりもτだけ遅延した遅延信号Ｓ１を新たに選択す
る。この結果、信号選択回路ＳＳの出力は、原信号Ｓ０
の立ち上がり時点から遅延回路ＤＬで設定されているτ
よりも大きな遅延時間だけ遅れて原信号Ｓ０から遅延信
号Ｓ１に切り換えられる。こののち、選択中の遅延信号
Ｓ１がハイからローに立ち下がると、この立ち下がりエ
ッジを検出したエッジ検出回路ＥＤはエッジ検出パルス
Ｐを出力する。このエッジ検出パルスＰを受けたフリッ
プフロップＦ／Ｆの出力はハイからローに反転し、これ
をエッジ指定として受けたエッジ検出回路ＥＤは、立ち
下がりエッジの検出状態から立ち上がりエッジの検出状
態に移行する。エッジ検出回路ＥＤから出力されたエッ
ジ検出パルスＰは、遅延回路ＤＬで所定時間遅延された
パルスＰ’としてプログラマブルカウンタＰＣに供給さ
れ、そのカウント値が「１」から「２」にカウントアッ
プされる。
【００１３】このカウント値「２」を解読したデコーダ
ＤＣは、信号選択回路ＳＳに遅延信号Ｓ２の選択指令を
出力する。信号選択回路ＳＳは、選択中の原信号Ｓ１に
代えてこれよりもτだけ遅延した遅延信号Ｓ２を新たに
選択する。この結果、信号選択回路ＳＳの出力は、原信
号Ｓ１の立ち下がり時点から遅延回路ＤＬで設定されて
いるτよりも大きな遅延時間だけ遅れて原信号Ｓ１から
遅延信号Ｓ２に切り換えられる。こののち、選択中の遅
延信号Ｓ２がローからハイに立ち上がると、この立ち上
がりエッジを検出したエッジ検出回路ＥＤはエッジ検出
パルスＰを出力する。このエッジ検出パルスＰを受けた
フリップフロップＦ／Ｆの出力はローからハイに反転
し、これをエッジ指定信号として受けたエッジ検出回路
ＥＤは、立ち上がりエッジの検出状態から立ち下がりエ
ッジの検出状態に移行する。エッジ検出回路ＥＤから出
力されたエッジ検出パルスＰは、遅延回路ＤＬで所定時
間遅延されたパルスＰ’としてプログラマブルカウンタ
ＰＣに供給され、そのカウント値が「２」から「３」に
カウントアップされる。
ＤＣは、信号選択回路ＳＳに遅延信号Ｓ２の選択指令を
出力する。信号選択回路ＳＳは、選択中の原信号Ｓ１に
代えてこれよりもτだけ遅延した遅延信号Ｓ２を新たに
選択する。この結果、信号選択回路ＳＳの出力は、原信
号Ｓ１の立ち下がり時点から遅延回路ＤＬで設定されて
いるτよりも大きな遅延時間だけ遅れて原信号Ｓ１から
遅延信号Ｓ２に切り換えられる。こののち、選択中の遅
延信号Ｓ２がローからハイに立ち上がると、この立ち上
がりエッジを検出したエッジ検出回路ＥＤはエッジ検出
パルスＰを出力する。このエッジ検出パルスＰを受けた
フリップフロップＦ／Ｆの出力はローからハイに反転
し、これをエッジ指定信号として受けたエッジ検出回路
ＥＤは、立ち上がりエッジの検出状態から立ち下がりエ
ッジの検出状態に移行する。エッジ検出回路ＥＤから出
力されたエッジ検出パルスＰは、遅延回路ＤＬで所定時
間遅延されたパルスＰ’としてプログラマブルカウンタ
ＰＣに供給され、そのカウント値が「２」から「３」に
カウントアップされる。
【００１４】以下、同様にして、信号選択回路ＳＳで選
択中の遅延信号Ｓ３，Ｓ４，Ｓ５、Ｓ６に立ち上がりエ
ッジや立ち下がりエッジが検出されるたびに、τずつ遅
れた遅延信号が新たに選択されてゆく。最後に選択され
る遅延信号Ｓ７は、原信号Ｓ０よりも、位相角でほぼ36
0 o （２π）近く遅延しており、これをさらにτだけ遅
延させると原信号Ｓ０よりも丁度２π遅延した信号にな
る。遅延信号Ｓ７の立ち下がりエッジが検出されると、
遅延信号Ｓ７に代えて原信号Ｓ０よりも丁度２πだけ遅
延された信号すなわち、原信号Ｓ０が再度選択され、カ
ウント値「８」に達したプログラマブルカウンタは初期
値「０」に復帰し、この信号変調回路は、動作開始直後
の初期状態に復帰する。以後、原信号Ｓ０の立ち上がり
エッジの検出に伴い上述したと同様の動作が反復され
る。
択中の遅延信号Ｓ３，Ｓ４，Ｓ５、Ｓ６に立ち上がりエ
ッジや立ち下がりエッジが検出されるたびに、τずつ遅
れた遅延信号が新たに選択されてゆく。最後に選択され
る遅延信号Ｓ７は、原信号Ｓ０よりも、位相角でほぼ36
0 o （２π）近く遅延しており、これをさらにτだけ遅
延させると原信号Ｓ０よりも丁度２π遅延した信号にな
る。遅延信号Ｓ７の立ち下がりエッジが検出されると、
遅延信号Ｓ７に代えて原信号Ｓ０よりも丁度２πだけ遅
延された信号すなわち、原信号Ｓ０が再度選択され、カ
ウント値「８」に達したプログラマブルカウンタは初期
値「０」に復帰し、この信号変調回路は、動作開始直後
の初期状態に復帰する。以後、原信号Ｓ０の立ち上がり
エッジの検出に伴い上述したと同様の動作が反復され
る。
【００１５】図２は、本発明の他の実施例の信号変調回
路の構成を示すブロック図である。この実施例の信号変
調回路は、図１に示した信号変調回路内のハードウェア
構成の信号選択制御部ＳＳＣをプロセッサによるソフト
ウエア制御の信号選択制御部ＳＳＲで実現すると共に、
２π位相遅延段数検出部Ａを付加した構成となってい
る。
路の構成を示すブロック図である。この実施例の信号変
調回路は、図１に示した信号変調回路内のハードウェア
構成の信号選択制御部ＳＳＣをプロセッサによるソフト
ウエア制御の信号選択制御部ＳＳＲで実現すると共に、
２π位相遅延段数検出部Ａを付加した構成となってい
る。
【００１６】２π位相遅延段数検出部Ａは、縦列接続さ
れた遅延回路Ｄ１，Ｄ２，Ｄ３・・・・ＤＮのうち何段
目の遅延回路の出力が原信号Ｓ０よりもほぼ２πだけ位
相が遅延しているのかを検出し、その検出段数ｎを信号
選択制御部ＳＳＣに通知するためのものである。このよ
うな２π位相遅延段数検出部Ａを付加することにより、
遅延回路Ｄ１〜ＤＮの位相遅延量が周囲温度の変動など
に伴って変動したり、あるいは原信号の周期が変更され
て２πの位相差を生ずる遅延回路の段数が変更されて
も、信号制御部ＳＳＣは、何段目の遅延回路までの間を
切り換えれば所望の信号変調が可能かを知ることができ
る。
れた遅延回路Ｄ１，Ｄ２，Ｄ３・・・・ＤＮのうち何段
目の遅延回路の出力が原信号Ｓ０よりもほぼ２πだけ位
相が遅延しているのかを検出し、その検出段数ｎを信号
選択制御部ＳＳＣに通知するためのものである。このよ
うな２π位相遅延段数検出部Ａを付加することにより、
遅延回路Ｄ１〜ＤＮの位相遅延量が周囲温度の変動など
に伴って変動したり、あるいは原信号の周期が変更され
て２πの位相差を生ずる遅延回路の段数が変更されて
も、信号制御部ＳＳＣは、何段目の遅延回路までの間を
切り換えれば所望の信号変調が可能かを知ることができ
る。
【００１７】２π位相遅延段数検出部Ａは、比較回路Ａ
１と、アップ／ダウン・カウンタＡ２と、セレクタＡ３
とから構成されている。位相比較回路Ａ１は、原信号Ｓ
０を２分周した信号とセレクタＡ３が選択中の遅延信号
Ｓｎを２分周した信号Ｓｎ２との位相差を比較し、比較
結果に応じて、信号Ｓｎ２を更に遅延した信号ＣＫに同
期してカウント値を１だけカウントアップするか１だけ
カウントダウンかを指定するＵ／Ｄ信号と、カウントア
ップやカウントダウンを実行するか否かを指定するカウ
ントイネーブル信号ＣＥＮを後段のアップ／ダウンカウ
ンタＡ２に出力する。
１と、アップ／ダウン・カウンタＡ２と、セレクタＡ３
とから構成されている。位相比較回路Ａ１は、原信号Ｓ
０を２分周した信号とセレクタＡ３が選択中の遅延信号
Ｓｎを２分周した信号Ｓｎ２との位相差を比較し、比較
結果に応じて、信号Ｓｎ２を更に遅延した信号ＣＫに同
期してカウント値を１だけカウントアップするか１だけ
カウントダウンかを指定するＵ／Ｄ信号と、カウントア
ップやカウントダウンを実行するか否かを指定するカウ
ントイネーブル信号ＣＥＮを後段のアップ／ダウンカウ
ンタＡ２に出力する。
【００１８】位相比較回路Ａ１は、図４に示すように、
Ｄフリップフロップ１，２，３，４と、２入力アンドゲ
ート５と、２入力ノアゲート６と、遅延回路７，８とか
ら構成されている。Ｄフリップフロップ１は、セレクタ
Ａ３が選択中の遅延信号Ｓｎを２分周することにより、
図５の波形図に示すような２分周遅延信号Ｓｎ２を発生
させる。同様に、Ｄフリップフロップ２は、原信号Ｓ０
を２分周することにより、図５に示すような２分周原信
号Ｓ０２を発生させる。
Ｄフリップフロップ１，２，３，４と、２入力アンドゲ
ート５と、２入力ノアゲート６と、遅延回路７，８とか
ら構成されている。Ｄフリップフロップ１は、セレクタ
Ａ３が選択中の遅延信号Ｓｎを２分周することにより、
図５の波形図に示すような２分周遅延信号Ｓｎ２を発生
させる。同様に、Ｄフリップフロップ２は、原信号Ｓ０
を２分周することにより、図５に示すような２分周原信
号Ｓ０２を発生させる。
【００１９】２分周原信号Ｓ０は、フリップフロップ３
のクロック入力端子に供給されると共に、遅延回路７で
適宜な時間だけ遅延された遅延２分周原信号Ｓ０２ｄと
なり、フリップフロップ４のクロック入力端子に供給さ
れる。２分周原信号Ｓ０２の立上がり時点ｔ１と、遅延
２分周原信号Ｓ０２ｄの立上がり時点ｔ２と、２分周遅
延信号Ｓｎ２の立上がり時点との前後関係に応じて、Ｄ
フリップフロップ３，４の出力信号ａ，ｂが変化し、こ
れらの出力信号を受ける２入力アンドゲート５と２入力
ノアゲート６の出力が変化する。
のクロック入力端子に供給されると共に、遅延回路７で
適宜な時間だけ遅延された遅延２分周原信号Ｓ０２ｄと
なり、フリップフロップ４のクロック入力端子に供給さ
れる。２分周原信号Ｓ０２の立上がり時点ｔ１と、遅延
２分周原信号Ｓ０２ｄの立上がり時点ｔ２と、２分周遅
延信号Ｓｎ２の立上がり時点との前後関係に応じて、Ｄ
フリップフロップ３，４の出力信号ａ，ｂが変化し、こ
れらの出力信号を受ける２入力アンドゲート５と２入力
ノアゲート６の出力が変化する。
【００２０】アップ／ダウンカウンタＡ２には、原信号
Ｓ０よりもほぼ360 o 遅延した遅延信号を選択するため
に必要と予測されるカウント値が初期値として予め設定
されている。この予測値が正しければ、２分周遅延信号
Ｓｎ２が時点ｔ１とｔ２の間で立上がる。実際には、図
６（Ａ）に示すように、カウント値の初期値が小さ過ぎ
たために選択中の２分周遅延信号Ｓｎ２の遅延量が小さ
過ぎ、時点ｔ１に先行して２分周遅延信号Ｓｎ２がハイ
に立上がるものとする。
Ｓ０よりもほぼ360 o 遅延した遅延信号を選択するため
に必要と予測されるカウント値が初期値として予め設定
されている。この予測値が正しければ、２分周遅延信号
Ｓｎ２が時点ｔ１とｔ２の間で立上がる。実際には、図
６（Ａ）に示すように、カウント値の初期値が小さ過ぎ
たために選択中の２分周遅延信号Ｓｎ２の遅延量が小さ
過ぎ、時点ｔ１に先行して２分周遅延信号Ｓｎ２がハイ
に立上がるものとする。
【００２１】先行してハイに立上がった２分周遅延信号
Ｓｎ２を、時点ｔ１とｔ２でラッチするＤフリップフロ
ップ３と４の各出力信号ａとｂとは、共にハイ（Ｈ）状
態を保つ。この結果、アンドゲート５から出力されるＵ
／Ｄ信号はハイ状態に保たれ、後段のアップ／ダウンカ
ウンタＡ２（図２参照）にカウントアップが指令され
る。また、ノアゲート６から出力されるカウントイネー
ブル信号ＣＥＮはハイに保たれ、後段のアップ／ダウン
カウンタＡ２にカウント動作の継続が指令される。
Ｓｎ２を、時点ｔ１とｔ２でラッチするＤフリップフロ
ップ３と４の各出力信号ａとｂとは、共にハイ（Ｈ）状
態を保つ。この結果、アンドゲート５から出力されるＵ
／Ｄ信号はハイ状態に保たれ、後段のアップ／ダウンカ
ウンタＡ２（図２参照）にカウントアップが指令され
る。また、ノアゲート６から出力されるカウントイネー
ブル信号ＣＥＮはハイに保たれ、後段のアップ／ダウン
カウンタＡ２にカウント動作の継続が指令される。
【００２２】この結果、アップ／ダウンカウンタＡ２
は、遅延２分周原信号Ｓ０２ｄを遅延回路８で更に遅延
させた信号ＣＫの立上がり時点ｔ３に同期してカウント
値を１だけ増加させる。アップ／ダウンカウンタＡ２の
カウント値が１だけ増加されると、図２のセレクタＡ３
は選択中の遅延信号Ｓｎが更にτだけに遅延された遅延
信号Ｓｎ＋１を選択し、位相比較回路Ａ１に供給する。
このように、図６（Ａ）に示すタイミングの関係が成立
している期間は、アップ／ダウンカウンタＡ２のカウン
ト値が信号ＣＫの立上がりに同期して１だけ増加され、
τずつ遅延した信号がセレクタＡ３で順次選択されてゆ
く。
は、遅延２分周原信号Ｓ０２ｄを遅延回路８で更に遅延
させた信号ＣＫの立上がり時点ｔ３に同期してカウント
値を１だけ増加させる。アップ／ダウンカウンタＡ２の
カウント値が１だけ増加されると、図２のセレクタＡ３
は選択中の遅延信号Ｓｎが更にτだけに遅延された遅延
信号Ｓｎ＋１を選択し、位相比較回路Ａ１に供給する。
このように、図６（Ａ）に示すタイミングの関係が成立
している期間は、アップ／ダウンカウンタＡ２のカウン
ト値が信号ＣＫの立上がりに同期して１だけ増加され、
τずつ遅延した信号がセレクタＡ３で順次選択されてゆ
く。
【００２３】図６（Ｂ）に示すように、新たに選択され
た２分周遅延信号Ｓｎ２が時点ｔ１とｔ２の間で立上が
るようになったとすれば、ハイに立上がる直前の２分周
遅延信号Ｓｎ２を時点ｔ１でラッチしたＤフリップフロ
ップ３の出力ａはロー（Ｌ）に変化し、ハイに立上がっ
直後の２分周遅延信号Ｓｎ２を時点ｔ２でラッチしたＤ
フリップフロップ４の出力ｂはハイ状態を保つ。この結
果、アンドゲート５から出力されるＵ／Ｄ信号はローに
立上がり、後段のアップ／ダウンカウンタＡ２にカウン
トダウンが指令される。また、ノアゲート６から出力さ
れるカウントイネーブル信号ＣＥＮはローに立下がり、
後段のアップ／ダウンカウンタＡ２にカウント動作の停
止が指令される。この結果、アップ／ダウンカウンタＡ
２のカウント値は不変に保たれ、選択中のほぼ360 o 遅
延した遅延信号Ｓｎが選択され続ける。
た２分周遅延信号Ｓｎ２が時点ｔ１とｔ２の間で立上が
るようになったとすれば、ハイに立上がる直前の２分周
遅延信号Ｓｎ２を時点ｔ１でラッチしたＤフリップフロ
ップ３の出力ａはロー（Ｌ）に変化し、ハイに立上がっ
直後の２分周遅延信号Ｓｎ２を時点ｔ２でラッチしたＤ
フリップフロップ４の出力ｂはハイ状態を保つ。この結
果、アンドゲート５から出力されるＵ／Ｄ信号はローに
立上がり、後段のアップ／ダウンカウンタＡ２にカウン
トダウンが指令される。また、ノアゲート６から出力さ
れるカウントイネーブル信号ＣＥＮはローに立下がり、
後段のアップ／ダウンカウンタＡ２にカウント動作の停
止が指令される。この結果、アップ／ダウンカウンタＡ
２のカウント値は不変に保たれ、選択中のほぼ360 o 遅
延した遅延信号Ｓｎが選択され続ける。
【００２４】図６（Ｃ）に示すように、選択中の遅延信
号Ｓｎ２が目標値よりも遅延し過ぎてしまい、時点ｔ２
の直後に立上がる状態になったとすれば、ハイに立上が
る直前の２分周遅延信号Ｓｎ２を時点ｔ１、ｔ２の各時
点でラッチするＤフリップフロップ３，４の出力ａとｂ
は共にローとなる。この結果、アンドゲート５から出力
されるＵ／Ｄ信号はロー状態を保ち、後段のアップ／ダ
ウンカウンタＡ２にカウントダウンが指令される。ま
た、ノアゲート６から出力されるカウントイネーブル信
号ＣＥＮはハイに立上がり、後段のアップ／ダウンカウ
ンタＡ２にカウント動作の開始が指令される。この結
果、アップ／ダウンカウンタＡ２のカウント値は１だけ
減少され、選択中の遅延信号Ｓｎよりもτだけ遅延量の
少ない遅延信号Ｓｎ−１が新たに選択される。
号Ｓｎ２が目標値よりも遅延し過ぎてしまい、時点ｔ２
の直後に立上がる状態になったとすれば、ハイに立上が
る直前の２分周遅延信号Ｓｎ２を時点ｔ１、ｔ２の各時
点でラッチするＤフリップフロップ３，４の出力ａとｂ
は共にローとなる。この結果、アンドゲート５から出力
されるＵ／Ｄ信号はロー状態を保ち、後段のアップ／ダ
ウンカウンタＡ２にカウントダウンが指令される。ま
た、ノアゲート６から出力されるカウントイネーブル信
号ＣＥＮはハイに立上がり、後段のアップ／ダウンカウ
ンタＡ２にカウント動作の開始が指令される。この結
果、アップ／ダウンカウンタＡ２のカウント値は１だけ
減少され、選択中の遅延信号Ｓｎよりもτだけ遅延量の
少ない遅延信号Ｓｎ−１が新たに選択される。
【００２５】上記新たな遅延信号の選択によって図６
（Ｄ）の状態から、図６（Ｄ）の状態に移行したものと
すれば、カウントイネーブル信号ＣＥＮはローになって
アップ／ダウンカウンタＡ２のカウント動作は停止さ
れ、原信号Ｓ０からほぼ360 o 遅延した選択中の遅延信
号が選択され続ける。
（Ｄ）の状態から、図６（Ｄ）の状態に移行したものと
すれば、カウントイネーブル信号ＣＥＮはローになって
アップ／ダウンカウンタＡ２のカウント動作は停止さ
れ、原信号Ｓ０からほぼ360 o 遅延した選択中の遅延信
号が選択され続ける。
【００２６】以上、説明の便宜上、２分周遅延信号Ｓｎ
２が２分周原信号Ｓ０と遅延２分周原信号Ｓ０ｄの間で
立上がるようにしたため、遅延信号Ｓｎ２の原信号Ｓ０
に対する位相の遅延量が360 o よりも僅かに大きな値に
なった。しかしながら、実際には、2 分周遅延信号Ｓｎ
２が更に適宜な同量ずつ遅延させた２分周原信号Ｓ０と
遅延２分周原信号Ｓ０ｄとの間で立上がる構成を採用す
ることにより、遅延信号Ｓｎ２の原信号Ｓ０に対する位
相の遅延量が360 o よりも僅かに小さな値に設定され
る。
２が２分周原信号Ｓ０と遅延２分周原信号Ｓ０ｄの間で
立上がるようにしたため、遅延信号Ｓｎ２の原信号Ｓ０
に対する位相の遅延量が360 o よりも僅かに大きな値に
なった。しかしながら、実際には、2 分周遅延信号Ｓｎ
２が更に適宜な同量ずつ遅延させた２分周原信号Ｓ０と
遅延２分周原信号Ｓ０ｄとの間で立上がる構成を採用す
ることにより、遅延信号Ｓｎ２の原信号Ｓ０に対する位
相の遅延量が360 o よりも僅かに小さな値に設定され
る。
【００２７】
【発明の効果】以上詳細に説明したように、本発明の信
号変調回路は、ほぼ同一時間ずつ遅延させた遅延信号の
一つを遅延時間の増加の順にかつ360 o 未満の位相差に
相当する最大遅延時間が生ずる範囲内で順次又は１つ跳
び若しくは複数跳びに選択する構成であるから、簡易・
安価な構成のもとで、高精度かつ変更可能な周波数の信
号の発生などを実現できるという効果が奏される。
号変調回路は、ほぼ同一時間ずつ遅延させた遅延信号の
一つを遅延時間の増加の順にかつ360 o 未満の位相差に
相当する最大遅延時間が生ずる範囲内で順次又は１つ跳
び若しくは複数跳びに選択する構成であるから、簡易・
安価な構成のもとで、高精度かつ変更可能な周波数の信
号の発生などを実現できるという効果が奏される。
【図１】本発明の一実施例の信号変調回路の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の他の実施例の信号変調回路の構成を示
すブロック図である。
すブロック図である。
【図３】図２の２π位相遅延段数検出部Ａ内の位相比較
回路Ａ１の構成の一例を示す回路図である。
回路Ａ１の構成の一例を示す回路図である。
【図４】本発明の作用を説明するための波形図である。
【図５】図３の位相比較回路Ａ１の動作を説明するため
の波形図である。
の波形図である。
【図６】図３の位相比較回路Ａ１の動作を更に詳細に説
明するための波形図である。
明するための波形図である。
D1〜DN 信号遅延回路 SS 信号選択回路 SSC 信号選択制御回路 SO 遅延前の原信号 S1〜SN 順次τずつ遅延された遅延信号 A ２π位相遅延段数検出部
Claims (3)
- 【請求項１】ディジタルの原信号をほぼ同一時間ずつ遅
延させる縦列接続された複数の信号遅延回路と、 前記原信号又は前記各信号遅延回路から出力された遅延
信号の一つを選択して出力する信号選択回路と、 前記原信号又は前記各信号遅延回路から出力された遅延
信号の一つを遅延時間の増加の順にかつほぼ360 o の位
相差に相当する最大遅延時間が生ずる範囲内で順次又は
１つ若しくは複数跳びに選択する動作を前記信号選択回
路に反復させる信号選択制御回路とを備えたことを特徴
とする信号変調回路。 - 【請求項２】 請求項１において、 前記ディジタルの原信号は、水晶発振器を用いて発生さ
せたディジタル信号であることを特徴とする信号変調回
路。 - 【請求項３】 請求項１又は２において、 前記原信号とほぼ２πの位相差を有する前記遅延信号を
出力する前記遅延回路の段数を検出し、前記信号選択制
御回路に通知する２π位相遅延段数検出部を更に備えた
ことを特徴とする信号変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263080A JPH08102660A (ja) | 1994-10-03 | 1994-10-03 | 信号変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263080A JPH08102660A (ja) | 1994-10-03 | 1994-10-03 | 信号変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102660A true JPH08102660A (ja) | 1996-04-16 |
Family
ID=17384562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6263080A Withdrawn JPH08102660A (ja) | 1994-10-03 | 1994-10-03 | 信号変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102660A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963107A (en) * | 1997-11-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Pulse-width modulation signal generator |
| US6020773A (en) * | 1997-11-14 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
| EP1517447A1 (en) * | 2003-09-16 | 2005-03-23 | Nokia Corporation | Apparatus and method for pulse position modulation |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
-
1994
- 1994-10-03 JP JP6263080A patent/JPH08102660A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963107A (en) * | 1997-11-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Pulse-width modulation signal generator |
| US6020773A (en) * | 1997-11-14 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
| EP1517447A1 (en) * | 2003-09-16 | 2005-03-23 | Nokia Corporation | Apparatus and method for pulse position modulation |
| US7002425B2 (en) | 2003-09-16 | 2006-02-21 | Nokia Corporation | Pulse modulation |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |