JP3810408B2 - クロック生成回路 - Google Patents

Description

技術分野
この発明は、ディジタル伝送システムにおいて基準信号に同期したクロックを生成するクロック生成回路に関するものである。
背景技術
図９は例えば従来のクロック生成回路の構成図であり、図において１は基準信号、３は複数の基準信号の中から１つを選択する選択信号、４は選択回路、５はＰＬＬ回路、６は生成クロックである。また、以下はＰＬＬ回路を構成するものであり、２１は位相比較器、２２はローパスフィルタ、２３は増幅器、２４は基準電圧源、２５は電圧制御発振器、２６は分周器である。
次に動作について説明する。複数の基準信号１を入力し、選択信号３により選択回路４で１つの基準信号を選択する。図９においては、説明のため２つの基準信号１ａおよび１ｂを入力する場合を示している。次に、選択した基準信号１と分周器２６から出力される信号の位相を位相比較器２１で比較する。位相比較器２１の出力には、選択された基準信号１と分周器２６の出力信号の位相差に対応する信号が出力される。この位相差信号はローパスフィルタ２２で平滑化され、基準電圧源２４との電位差は増幅器２３で増幅される。増幅器２３の出力電圧で電圧制御発振器２５を動作させ、選択した基準信号１と位相同期したクロック信号６を出力する。分周器２６は生成クロック６を分周し、基準信号１と位相比較するための信号を生成する。
図１０は、複数の基準信号１と選択信号３により選択された選択回路４の出力と生成クロック６および分周器２６の出力信号を示したものである。図１０の１００１は選択信号３により選択回路４にて基準信号１ａが選択されている状態であり、分周器２６および生成クロック６も基準信号１ａに同期している。
図１０の１００２は選択信号３により選択回路４が切り替わり、基準信号１ｂを選択している状態であり、この時点では新たに選択された基準信号１ｂに対して生成クロック６および分周器２６の出力の位相がずれている状態にある。この位相のずれに比例して位相比較器２１が位相差信号を出力して、ローパスフィルタ２２で平滑化と増幅器２３による増幅を行い、電圧制御発振器２５の発信周波数を制御して分周器２６の出力と選択回路４で選択した基準信号１ｂとの位相が一致するように動作する。
図１０の１００３では上記回路動作により、切替後の新たな基準信号１ｂに対して生成クロック６および分周器２６の出力が同期している状態である。
従来回路では、選択した基準信号１と生成クロック６の位相を一致させるために、基準電圧源２４の調整が必要であった。定常状態において、選択した基準信号１と生成クロック６の位相差は定常位相誤差と呼ばれ、ＰＬＬ回路５のループゲインを大きくすることで位相差を小さくすることができるが、基準信号１を切り替えた場合に基準信号１の位相変化に追随するため、生成クロック６の過渡的な位相変動が大きくなる欠点があり、定常位相誤差と基準信号１を切り替えた場合に発生する生成クロック６の位相変動量はトレードオフの関係にある。
さらに、通常ローパスフィルタ２２は抵抗やコンデンサ等で構成されているため、フィルタ性能の精度をあげようとすると集積化が困難であった。電圧制御発振器２５には水晶を用いたＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｘｔａｌ Ｏｓｃｉｌｌａｔｏｒ）や、コイルやコンデンサを用いたＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）があるが、ＶＣＸＯは集積化が困難であり、ＶＣＯは変調感度が非常に大きいためＰＬＬ回路のループゲインが大きくなってしまうことから基準信号切替時の生成クロックの位相変動が大きくなる問題点があった。
従来のクロック生成回路は以上のように構成されているので、基準信号と生成クロックの位相を一致させるためには基準電圧源の調整が必要である。そして、定常位相誤差や基準信号切替時の過渡応答制御を高精度に制御する場合には、ローパスフィルタや電圧制御発振器の集積化が困難であること、及び基準信号切替時の過渡応答はＰＬＬ回路のループゲインやローパスフィルタの時定数に依存することから設計自由度が高くないなどの問題点があった。
この発明は上記のような問題点を解消するためになされたもので、基準信号と生成クロックの位相を一致させるための調整が不要であり、回路内の構成要素の全てを集積可能とすると共に、基準信号切替時の過渡応答を高精度に制御可能とし、かつ高い設計自由度を提供することを目的とする。
発明の開示
本発明に係るクロック生成回路は、
複数の基準信号のうち１つを選択し、選択した基準信号に同期したクロックを生成するクロック生成回路であって、以下の要素を有することを特徴とする
（１）前記複数の基準信号毎に設けられ、それぞれの基準信号に同期する出力を生成する複数の前段ＰＬＬ回路
（２）複数の前記前段ＰＬＬ回路出力のうち１つを選択する選択回路
（３）前記複数の前段ＰＬＬ回路と従属接続し、選択した前記出力を入力し、前記クロックを生成する後段ＰＬＬ回路。
前記クロック生成回路は、更に、前記複数の前段ＰＬＬ回路の出力毎に設けられ、前記選択した基準信号に対応する前段ＰＬＬ回路の出力の位相に、他の前段ＰＬＬ回路の出力の位相を一致させる複数の位相調整回路を有することを特徴とする。
前記位相調整回路は、リングカウンタと、前記リングカウンタの多相出力から１つを選択する選択回路とを有することを特徴とする。
前記複数の前段ＰＬＬ回路は、前記それぞれの基準信号との周波数同期を行い、
前記後段ＰＬＬ回路は、前記選択した基準信号との位相同期を行い、
クロック生成回路は、更に、前記複数の前段ＰＬＬ回路の出力毎に設けられた複数の位相調整回路を有し、前記選択した基準信号の位相に、生成した前記クロックを分周した信号の位相を一致させるように、前記選択した基準信号に対応した位相調整回路を制御し、
前記複数の位相調整回路は、前記選択した基準信号に対応する前段ＰＬＬ回路の出力の位相に、他の前段ＰＬＬ回路の出力の位相を一致させることを特徴とする。
本発明に係るクロック生成回路は、
前記選択した基準信号の周期に比例して、前記位相調整回路を制御することを特徴とする。
本発明に係るクロック生成回路は、
前記生成クロックの分周周期に比例して、前記位相調整回路を制御することを特徴とする。
発明を実施するための最良の形態
実施の形態１．
以下、この実施の形態１について、図１を用いて説明する。図１において、１は基準信号、２はＰＬＬ回路、３は選択信号、４は選択回路、５はＰＬＬ回路、６は生成クロックである。図２は、図１における各部の波形を示したものである。
図１に示すように、基準信号１はそれぞれＰＬＬ回路２に入力される。すなわち、基準信号１ａはＰＬＬ回路２ａに、基準信号１ｂはＰＬＬ回路２ｂに入力される。ＰＬＬ回路２ａおよびＰＬＬ回路２ｂでは、それぞれ入力した基準信号１ａおよび基準信号１ｂに同期した１次クロックを出力する。
次に、選択回路４は、選択信号３によりそれぞれのＰＬＬ回路２から出力される基準信号に同期した１次クロックの中から１つを選択し、次段のＰＬＬ回路５に入力する。ＰＬＬ回路５は選択した１次クロックに同期した生成クロック６を出力する。
図２の２０１および２０２は、選択信号３にて基準信号１ａが選択されている場合の各部の波形を示したものである。図２の２０１に示すように、ＰＬＬ回路２ａの出力は基準信号１ａに、ＰＬＬ回路２ｂの出力は基準信号１ｂにそれぞれ同期しており、選択信号３により選択回路４では基準信号１ａを選択している。そのため、生成クロック６は基準信号１ａに位相同期している。図２の２０２に示すように、選択回路４は、選択信号３により基準信号１ａを選択している状態である。そのため、生成クロック６は、基準信号１ｂとは位相同期していない。
図２の２０３では、選択信号３により選択回路４で選択する基準信号を基準信号１ｂに切り替えた直後の各部の波形を示したものである。この状態では選択回路４の出力は基準信号１ｂに同期しているが、ＰＬＬ回路５は切替後の基準信号１ｂへ同期する過渡状態にあり、生成クロック６はまだ基準信号１ｂに位相同期していない。
図２の２０４は時間が経過して定常状態になった場合の各部の波形を示したものであり、生成クロック６は選択信号３により選択回路４で選択された基準信号１ｂに位相同期している。
実施の形態１では、基準信号１にそれぞれＰＬＬ回路２を設けて、それぞれの基準信号１に同期した１次クロックを生成し、これらの１次クロックの中から１つを選択して次段のＰＬＬ回路５へ入力して生成クロック６を得る構成としたので、従来技術では選択信号３に基づいて基準信号１を切り替えた場合に、切替前の基準信号１と切替後の基準信号１の間の位相差がクロックを生成するＰＬＬ回路５に直接入力されていたのに対して，本形態ではＰＬＬ回路２から出力される１次クロックの切替前と切替後の位相差が、クロックを生成するＰＬＬ回路５に入力されることになる。図２に示すように、基準信号１より高速の１次クロックを生成することで、基準信号１を切り替えた場合にＰＬＬ回路５に入力される位相差を大幅に小さくすることが可能となり、結果としてＰＬＬ回路５から出力する生成クロック６の位相変動も大幅に小さくすることができ、システムとして安定なクロックを供給することができる。
さらに、それぞれの基準信号１に対してＰＬＬ回路２を設ける構成としたことで、それぞれのＰＬＬ回路２については切替による入力信号の位相跳躍が発生しない。そのため、従来技術では入力信号の位相跳躍による過渡応答とのトレードオフであったＰＬＬ回路のループゲイン設定の課題について、本発明の場合にはＰＬＬ回路２のループゲインを大きく設定することができる。これにより、従来技術で必要であった位相調整を不要とすることができる。ＰＬＬ回路５についても同様に、入力信号の位相跳躍が大幅に小さくなるためループゲインを大きくすることができ、位相調整を不要とすることができる。
上述のようにＰＬＬ回路２およびＰＬＬ回路５の両方について入力信号の位相跳躍が大幅に小さくなることは、上述のようにループゲインを大きく設定できることに加えて、過渡応答の制御精度を緩和できることにつながる。従って、電圧制御発振器２５やローパスフィルタ２２の集積化が可能となり、装置の小型化、低消費電力化が可能となる。
実施の形態１では、入力する基準信号１が２種類の例を示したが、さらに多数の基準信号１を入力する場合にも本発明は有効である。また、２段のＰＬＬ回路が従属接続する場合を示したが、この例によらず多段のＰＬＬ回路を従属接続する構成にしてもよい。
実施の形態２．
実施の形態２について図を用いて説明する。図３において、１は基準信号、２は（前段）ＰＬＬ回路、３は選択信号、４は選択回路、５は（後段）ＰＬＬ回路、６は生成クロック、７は位相調整回路、８は位相比較回路、９は制御回路である。
実施の形態２では、基準信号１を入力するＰＬＬ回路２の出力にそれぞれ位相調整回路７を設け、選択信号３により選択回路４で選択した基準信号１に対応するＰＬＬ回路２を介して位相調整回路７から出力される１次クロックの位相に、その他の基準信号１に対応するＰＬＬ回路２を介して位相調整回路７から出力される１次クロックの位相を一致させるようにしたものである。選択された１次クロックとその他の１次クロックの位相を位相比較回路８で比較し、制御回路９は両者の位相が一致するように、選択されていない１次クロックを出力する位相調整回路を制御する。
上述のように、選択されている１次クロックの位相と一致するように、その他の選択されていない１次クロックの位相を制御するようにしたので、選択信号３に基づいて選択回路４による切替が行われても、ＰＬＬ回路５に入力される信号に位相跳躍が発生しないため、実施の形態１に示した無調整化と集積化の利点を継承した上で、さらに安定したクロックを供給できる。
実施の形態３．
実施の形態３は、実施の形態２における位相調整回路７をリングカウンタおよび選択回路で構成するものである。
図４において、１は基準信号、２は（前段）ＰＬＬ回路、７は位相調整回路、１０はフリップフロップ、１１はＮＯＲ回路、１２は選択回路、１３は制御信号、１４は位相調整回路の出力である。図５は、図４における各部の波形を示したものである。
ＰＬＬ回路２から出力される１次クロックにより、フリップフロップ１０およびＮＯＲ回路１１で構成されるリングカウンタを駆動する。図５に示すように、フリップフロップ１０ａ〜フリップフロップ１０ｙの出力はリングカウンタの段数に応じた多相信号となる。これら多相信号の中から、選択回路１２を用いて１つを選択することで位相調整回路７を構成するものである。フリップフロップ１０ａ〜フリップフロップ１０ｙの出力は周期性がある。位相調整制御において、フリップフロップ１０ｙの出力を選択回路１２で選択している状態からさらに位相を遅らせる制御が必要な場合には、選択回路１２にてフリップフロップ１０ａの出力を選択すればよい。微少な位相を順次増減する位相調整の制御方法として、選択回路１２にて選択するフリップフロップ１０の出力を周回的に選択する。これにより、位相調整回路７における位相調整範囲は無限大とすることができる。
位相調整回路７におけるリングカウンタを構成するフリップフロップ１０の段数は、ＰＬＬ回路２より出力される１次クロックの速度とあわせて決定される。具体的には、選択回路４で切り替えを行った場合にＰＬＬ回路５から出力される生成クロック６に位相跳躍が発生しないように、位相調整制御に必要な分解能としてフリップフロップ１０の段数が決定される。
上述のように位相調整回路７を構成することにより、位相調整範囲を無限大とすることができ、位相調整の制御分解能を自由に設定できる。
実施の形態４．
実施の形態４は、実施の形態１に示した基準信号１毎のＰＬＬ回路２にて基準信号との周波数同期を行い、これら周波数同期した信号の中から１つを選択回路４により選択し、選択した信号を次段のＰＬＬ回路５に入力し、次段のＰＬＬ回路５において、選択した基準信号１との位相同期を行うものである。
図６において、１は基準信号、２は（前段）ＰＬＬ回路、３は選択信号、４は選択回路、５は（後段）ＰＬＬ回路、６は生成クロック、７は位相調整回路、８は位相比較回路、９は制御回路、１５は選択回路、１６は位相比較回路、１７は制御回路、１８は分周回路、１９は選択回路、２０は選択回路である。
入力する複数の基準信号１はそれぞれＰＬＬ回路２に入力される。ＰＬＬ回路２からはそれぞれ入力した基準信号１に周波数同期した１次クロックが出力され、１次クロックは、それぞれ位相調整回路７を経て選択回路４に入力され、選択信号３により入力された１次クロックのうち１つが選択されてＰＬＬ回路５に入力される。ＰＬＬ回路５からは生成クロック６が出力される。
更に、基準信号１は選択回路１５に入力され、選択信号３により１つの基準信号１が選択される。この選択回路１５と前記選択回路４は同じ系統の基準信号１および周波数同期した１次クロックを選択する。位相比較回路１６は、選択回路１５で選択された基準信号１と生成クロック６を分周回路１８で分周した信号との位相比較を行う。位相比較結果は制御回路１７に入力され、選択した基準信号１に対応する位相調整回路７の制御に用いられる。位相調整回路７は、基準信号１と分周回路１８から出力される分周信号との位相を一致させる動作を行う。
位相比較回路８は選択された基準信号１を入力したＰＬＬ回路２から出力される１次クロックの位相と、他の基準信号１を入力したＰＬＬ回路２から出力される１次クロックの位相を比較する。位相比較結果は制御回路９に入力され、他の基準信号１に対応する位相調整回路７の制御に用いられる。位相調整回路７は、選択した基準信号１に対応する１次クロックと他の基準信号に１に対応する１次クロックとの位相を一致させる動作を行う。選択回路１９および選択回路２０は、選択された基準信号１に対応する位相調整回路７に対する制御と他の基準信号に対応する位相調整回路７に対する制御を、選択信号３に対応して選択する。
上述のように、初段のＰＬＬ回路２で基準信号１との周波数同期を行い、次段のＰＬＬ回路５で選択した基準信号１との位相同期を行う構成としたので、システムに対して選択した基準信号１に周波数同期した生成クロック６を供給するだけでなく、選択した基準信号１に一致した位相を再生することができる。これは、例えばフレーム位相信号に用いることができる。また、選択した基準信号１に対応する１次クロックの位相に対して、その他の基準信号１に対応する１次クロックの位相を一致させるようにしたので、選択信号３に基づいて選択回路４にて基準信号１の切替が行なわれた場合にＰＬＬ回路５に入力される信号に位相跳躍が発生しないため、安定したクロックを供給できる。
実施の形態５．
実施の形態５は、実施の形態４において位相調整回路７を制御する制御回路１７および制御回路９を、選択した基準信号１の周期に比例して制御するものである。
図７において、１は基準信号、２は（前段）ＰＬＬ回路、３は選択信号、４は選択回路、５は（後段）ＰＬＬ回路、６は生成クロック、７は位相調整回路、８は位相比較回路、９は制御回路、１５は選択回路、１６は位相比較回路、１７は制御回路、１８は分周回路、１９は選択回路、２０は選択回路である。
制御を行う周期は、選択信号３で選択する基準信号１の切替を行った場合の過渡応答を決定するものである。従来技術のようにローパスフィルタの周波数特性にて過渡応答を制御する場合に比較して、実施の形態５は、高精度に制御することが可能となる。また、従来技術ではローパスフィルタの周波数応答の実現性の理由により、基準信号１を切り替えた場合の過渡応答の設計自由度に制約があったが、実施の形態５では論理回路処理に基づく制御が行なわれるので、設計の自由度が高い利点がある。
実施の形態６．
実施の形態６は、実施の形態４において位相調整回路７を制御する制御回路１７および制御回路９を、生成クロック６を分周回路１８で分周した信号の周期に比例して制御するものである。
図８において、１は基準信号、２は（前段）ＰＬＬ回路、３は選択信号、４は選択回路、５は（後段）ＰＬＬ回路、６は生成クロック、７は位相調整回路、８は位相比較回路、９は制御回路、１５は選択回路、１６は位相比較回路、１７は制御回路、１８は分周回路、１９は選択回路、２０は選択回路である。
制御を行う周期は、選択信号３で選択する基準信号１の切替を行った場合の過渡応答を決定するものである。従来技術のようにローパスフィルタの周波数特性にて過渡応答を制御する場合に比較して、実施の形態６は高精度に制御することが可能となる。また、従来技術ではローパスフィルタの周波数応答の実現性の理由により、基準信号１を切り替えた場合の過渡応答の設計自由度に制約があったが、実施の形態６では論理回路処理に基づく制御が行なわれるので、設計の自由度が高い利点がある。
以上のように、この発明に係るクロック生成回路は、入力する基準信号毎にＰＬＬ回路を設け、基準信号毎に設けたＰＬＬ回路の出力から１つを選択し、次段のＰＬＬ回路へ入力する構成を取り、複数段のＰＬＬ回路を従属接続するようにしたものである。さらに基準信号毎に設けたＰＬＬ回路の出力に位相調整回路を設け、位相調整回路を用いて、選択されている基準信号を入力するＰＬＬ回路の出力位相と、他の基準信号を入力したＰＬＬ回路の出力の位相を一致させるようにし、位相調整回路をリングカウンタと、リングカウンタの多相出力から１つを選択する選択回路とで構成したものである。また、基準信号毎に設けたＰＬＬ回路で基準信号との周波数同期を行い、この中の１つを選択して次段のＰＬＬ回路で基準信号との位相同期を行うようにし、位相調整回路の制御を基準信号または生成したクロック信号の周期に比例して制御すようにしたものである。
産業上の利用可能性
基準信号１より高速の１次クロックを生成することで、基準信号１を切り替えた場合にＰＬＬ回路５に入力される位相差を大幅に小さくすることが可能となり、結果としてＰＬＬ回路５から出力する生成クロック６の位相変動も大幅に小さくすることができ、システムとして安定なクロックを供給することができる。
さらに、それぞれの基準信号１に対してＰＬＬ回路２を設ける構成としたことで、それぞれのＰＬＬ回路２については切替による入力信号の位相跳躍が発生しない。そのため、従来技術では入力信号の位相跳躍による過渡応答とのトレードオフであったＰＬＬ回路のループゲイン設定の課題について、本発明の場合にはＰＬＬ回路２のループゲインを大きく設定することができる。これにより、従来技術で必要であった位相調整を不要とすることができる。ＰＬＬ回路５についても同様に、入力信号の位相跳躍が大幅に小さくなるためループゲインを大きくすることができ、位相調整を不要とすることができる。
上述のように、ＰＬＬ回路２およびＰＬＬ回路５の両方について入力信号の位相跳躍が大幅に小さくなることは、上述のようにループゲインを大きく設定できることに加えて、過渡応答の制御精度を緩和できることにつながる。従って、電圧制御発振器２５やローパスフィルタ２２の集積化が可能となり、装置の小型化、低消費電力化が可能となる。
選択されている１次クロックの位相と一致するように、その他の選択されていない１次クロックの位相を制御するようにしたので、選択信号３に基づいて、選択回路４による切替が行われてもＰＬＬ回路５に入力される信号に位相跳躍が発生しないため、実施の形態１に示した無調整化と集積化の利点を継承した上で、さらに安定したクロックを供給できる。
位相調整回路７を構成することにより、位相調整範囲を無限大とすることができ、位相調整の制御分解能を自由に設定できる。
初段のＰＬＬ回路２で基準信号１の周波数同期を行い、次段のＰＬＬ回路５で選択した基準信号１との位相同期を行う構成としたので、システムに対して選択した基準信号１に周波数同期した生成クロック６を供給するだけでなく、選択した基準信号１に一致した位相を再生することができる。これは、例えばフレーム位相信号に用いることができる。また、選択した基準信号１に対応する１次クロックの位相に対して、その他の基準信号１に対応する１次クロックの位相を一致させるようにしたので、選択信号３に基づいて選択回路４にて基準信号１の切替が行われた場合にＰＬＬ回路５に入力される信号に位相跳躍が発生しないため、安定したクロックを供給できる。
従来技術のようにローパスフィルタの周波数特性にて過渡応答を制御する場合に比較して、実施の形態５は、高精度に制御することが可能となる。また、従来技術ではローパスフィルタの周波数応答の実現性の理由により、基準信号１を切り替えた場合の過渡応答の設計自由度に制約があったが、実施の形態５では論理回路処理に基づく制御が行われるので、設計の自由度が高い利点がある。
従来技術のようにローパスフィルタの周波数特性にて過渡応答を制御する場合に比較して、実施の形態６は高精度に制御することが可能となる。また、従来技術ではローパスフィルタの周波数応答の実現性の理由により、基準信号１を切り替えた場合の過渡応答の設計自由度に制約があったが、実施の形態６では論理回路処理に基づく制御が行われるので、設計の自由度が高い利点がある。
【図面の簡単な説明】
図１は、実施の形態１によるクロック生成回路の構成図である。
図２は、実施の形態１によるクロック生成回路の各部の波形である。
図３は、実施の形態２によるクロック生成回路の構成図である。
図４は、実施の形態３による位相調整回路の構成図である。
図５は、実施の形態３による位相調整回路の各部の波形である。
図６は、実施の形態４によるクロック生成回路の構成図である。
図７は、実施の形態５によるクロック生成回路の構成図である。
図８は、実施の形態６によるクロック生成回路の構成図である。
図９は、従来の技術によるクロック生成回路の構成図である。
図１０は、従来の技術によるクロック生成回路の各部の波形である。

Claims (5)

1. 複数の基準信号のうち１つを選択し、選択した基準信号に同期したクロックを生成するクロック生成回路であって、以下の要素を有することを特徴とするクロック生成回路
   （１）前記複数の基準信号毎に設けられ、それぞれの基準信号に同期する出力を生成する複数の前段ＰＬＬ回路
   （２）複数の前記前段ＰＬＬ回路出力のうち１つを選択する選択回路
   （３）前記複数の前段ＰＬＬ回路と従属接続し、選択した前記出力を入力し、前記クロックを生成する後段ＰＬＬ回路
   （４）前記複数の前段ＰＬＬ回路の出力毎に設けられ、前記選択した基準信号に対応する前段ＰＬＬ回路の出力の位相に、他の前段ＰＬＬ回路の出力の位相を一致させる複数の位相調整回路。
2. 前記位相調整回路は、リングカウンタと、前記リングカウンタの多相出力から１つを選択する選択回路とを有することを特徴とする請求項１記載のクロック生成回路。
3. 前記複数の前段ＰＬＬ回路は、前記それぞれの基準信号との周波数同期を行い、
   前記後段ＰＬＬ回路は、前記選択した基準信号との位相同期を行い、
   クロック生成回路は、前記選択した基準信号の位相に、生成した前記クロックを分周した信号の位相を一致させるように、前記選択した基準信号に対応した位相調整回路を制御し、
   前記複数の位相調整回路は、前記選択した基準信号に対応する前段ＰＬＬ回路の出力の位相に、他の前段ＰＬＬ回路の出力の位相を一致させることを特徴とする請求項１記載のクロック生成回路。
4. クロック生成回路は、前記選択した基準信号の周期に比例して、前記位相調整回路を制御することを特徴とする請求項３記載のクロック生成回路。
5. クロック生成回路は、前記生成クロックの分周周期に比例して、前記位相調整回路を制御することを特徴とする請求項３記載のクロック生成回路。

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