JPH08316831A - 遅延信号発生装置 - Google Patents
遅延信号発生装置Info
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- JPH08316831A JPH08316831A JP7121241A JP12124195A JPH08316831A JP H08316831 A JPH08316831 A JP H08316831A JP 7121241 A JP7121241 A JP 7121241A JP 12124195 A JP12124195 A JP 12124195A JP H08316831 A JPH08316831 A JP H08316831A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 リングオシレータを構成する各遅延セル間の
微小な配線容量のバラツキを補正し、より正確な信号遅
延量を得ることが可能な遅延信号発生装置を提供する。 【構成】 リングオシレータを構成する遅延セルに複数
の制御端子が設けられ、遅延量を制御するための複数の
制御電圧信号によって遅延量が設定される。 【効果】 リングオシレータを構成する各遅延セル間の
微小な配線容量等のバラツキを補正し、より正確な遅延
量を得ることが可能となる。
微小な配線容量のバラツキを補正し、より正確な信号遅
延量を得ることが可能な遅延信号発生装置を提供する。 【構成】 リングオシレータを構成する遅延セルに複数
の制御端子が設けられ、遅延量を制御するための複数の
制御電圧信号によって遅延量が設定される。 【効果】 リングオシレータを構成する各遅延セル間の
微小な配線容量等のバラツキを補正し、より正確な遅延
量を得ることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号の遅延信
号発生装置の改良に関し、特に、半導体装置に用いて好
ましい、遅延信号発生装置に関する。
号発生装置の改良に関し、特に、半導体装置に用いて好
ましい、遅延信号発生装置に関する。
【０００２】
【従来の技術】従来のデジタル信号の遅延信号発生装置
を用いた装置例について図４を参照して説明する。同図
は、いわゆるディジタルＰＬＬ（位相同期ループ）回路
の例を示しており、リングオシレータによって構成され
るＶＣＯ（電圧制御発振器）１、ＶＣＯ１の出力信号と
基準クロック信号との位相差を検出する位相比較器２、
位相比較の結果に応じて駆動出力を発生するチャージポ
ンプ回路３、上記駆動出力によって図示しないキャパシ
タの充放電を行い、位相差に応じた制御電圧ＶＧＮを発
生するループフィルタ４、によって構成されている。
を用いた装置例について図４を参照して説明する。同図
は、いわゆるディジタルＰＬＬ（位相同期ループ）回路
の例を示しており、リングオシレータによって構成され
るＶＣＯ（電圧制御発振器）１、ＶＣＯ１の出力信号と
基準クロック信号との位相差を検出する位相比較器２、
位相比較の結果に応じて駆動出力を発生するチャージポ
ンプ回路３、上記駆動出力によって図示しないキャパシ
タの充放電を行い、位相差に応じた制御電圧ＶＧＮを発
生するループフィルタ４、によって構成されている。
【０００３】ＶＣＯ１は、インバータ及び発振ループの
スイッチとして機能するＮＡＮＤゲート、遅延セルｄ1
〜ｄ14、が環状に接続されたリングオシレータによって
構成され、ループの一巡伝達関数によって発振周波数が
定る。ＶＣＯ１は、ＮＡＮＤゲートに供給されるＲＯＳ
Ｃ信号によって、動作のオンオフが制御される。一連の
遅延セルから順次に遅延した出力信号群を得ることが可
能である。
スイッチとして機能するＮＡＮＤゲート、遅延セルｄ1
〜ｄ14、が環状に接続されたリングオシレータによって
構成され、ループの一巡伝達関数によって発振周波数が
定る。ＶＣＯ１は、ＮＡＮＤゲートに供給されるＲＯＳ
Ｃ信号によって、動作のオンオフが制御される。一連の
遅延セルから順次に遅延した出力信号群を得ることが可
能である。
【０００４】遅延セルｄ1 〜ｄ14は、図５に示すよう
に、縦列に接続された２つのＣ−ＭＯＳインバータと、
各インバータに接続された電流源トランジスタ、及びＭ
ＯＳキャパシタによって構成される。制御電圧ＶＧＮ
は、電流源トランジスタの各ゲートに印加されてインバ
ータの電流値を設定する。これにより、インバータの遅
延入力信号に対する信号波形の立上がり特性が設定さ
れ、遅延出力信号の遅延時間がＶＧＮによって制御され
る。
に、縦列に接続された２つのＣ−ＭＯＳインバータと、
各インバータに接続された電流源トランジスタ、及びＭ
ＯＳキャパシタによって構成される。制御電圧ＶＧＮ
は、電流源トランジスタの各ゲートに印加されてインバ
ータの電流値を設定する。これにより、インバータの遅
延入力信号に対する信号波形の立上がり特性が設定さ
れ、遅延出力信号の遅延時間がＶＧＮによって制御され
る。
【０００５】このような回路構成によって、基準クロッ
ク信号の位相に同期したＶＣＯ出力を得ることが可能と
なる。
ク信号の位相に同期したＶＣＯ出力を得ることが可能と
なる。
【０００６】図６は、ｉ番目の遅延セルｄi の遅延出力
信号をデータ信号のラッチ回路を構成するスイッチの制
御信号として使用する例を示している。同図において、
ラッチ回路は、遅延出力信号から相補的に変化するスイ
ッチ信号ＷＡ及び／ＷＡを発生する相補出力回路ＣＭ
Ｐ、Ｃ−ＭＯＳトランスミッションゲートによって構成
されるスイッチＳ１〜Ｓ３、正帰還ループによって状態
を保持するインバータＩＮＶ１及びＩＮＶ２、によって
構成される。スイッチＳ１及びＳ２は、スイッチ信号Ｗ
Ａ及び／ＷＡによって互いに相補的に動作する。また、
スイッチＳ３は他から供給されるスイッチ信号ＷＢ及び
／ＷＢによって動作する。
信号をデータ信号のラッチ回路を構成するスイッチの制
御信号として使用する例を示している。同図において、
ラッチ回路は、遅延出力信号から相補的に変化するスイ
ッチ信号ＷＡ及び／ＷＡを発生する相補出力回路ＣＭ
Ｐ、Ｃ−ＭＯＳトランスミッションゲートによって構成
されるスイッチＳ１〜Ｓ３、正帰還ループによって状態
を保持するインバータＩＮＶ１及びＩＮＶ２、によって
構成される。スイッチＳ１及びＳ２は、スイッチ信号Ｗ
Ａ及び／ＷＡによって互いに相補的に動作する。また、
スイッチＳ３は他から供給されるスイッチ信号ＷＢ及び
／ＷＢによって動作する。
【０００７】このラッチ回路の動作は、通常、スイッチ
Ｓ２がオンでデータの保持状態となっている。データの
書込みは、スイッチＳ１がオン、スイッチＳ２がオフ
で、データ信号ＴＩＮをインバータＩＮＶ１を介してイ
ンバータＩＮＶ２に取込む。次に、スイッチＳ１がオ
フ、スイッチＳ２がオンとなると、データ信号ＴＩＮが
インバータＩＮＶ１及びインバータＩＮＶ２の正帰還ル
ープに保持される。データの読出しは、スイッチ制御信
号ＷＢ、／ＷＢによってスイッチＳ３がオンとなり、イ
ンバータ１から出力端ＯＵＴにデータが読出される。
Ｓ２がオンでデータの保持状態となっている。データの
書込みは、スイッチＳ１がオン、スイッチＳ２がオフ
で、データ信号ＴＩＮをインバータＩＮＶ１を介してイ
ンバータＩＮＶ２に取込む。次に、スイッチＳ１がオ
フ、スイッチＳ２がオンとなると、データ信号ＴＩＮが
インバータＩＮＶ１及びインバータＩＮＶ２の正帰還ル
ープに保持される。データの読出しは、スイッチ制御信
号ＷＢ、／ＷＢによってスイッチＳ３がオンとなり、イ
ンバータ１から出力端ＯＵＴにデータが読出される。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな遅延セルアレイから複数の遅延出力を得るデジタル
信号の遅延方式では、リングオシレータを構成する各遅
延セルの配線容量を等しくしないと各遅延セル毎に正確
な遅延量が得られない。また、制御電圧ＶＧＮ対信号遅
延特性が一様にならない。この結果、リングオシレータ
の発振周波数の誤差やジッタ（信号の時間軸の揺らぎ）
が生じ易くなる。このため、レイアウト設計が非常に難
しくなる。
うな遅延セルアレイから複数の遅延出力を得るデジタル
信号の遅延方式では、リングオシレータを構成する各遅
延セルの配線容量を等しくしないと各遅延セル毎に正確
な遅延量が得られない。また、制御電圧ＶＧＮ対信号遅
延特性が一様にならない。この結果、リングオシレータ
の発振周波数の誤差やジッタ（信号の時間軸の揺らぎ）
が生じ易くなる。このため、レイアウト設計が非常に難
しくなる。
【０００９】よって、本発明の目的は、リングオシレー
タを構成する各セル間の微小な配線容量のバラツキを補
正し、より正確な信号遅延量を得ることが可能な遅延信
号発生装置を提供することである。
タを構成する各セル間の微小な配線容量のバラツキを補
正し、より正確な信号遅延量を得ることが可能な遅延信
号発生装置を提供することである。
【００１０】また、本発明の他の目的は、遅延の調整量
を制御電圧ＶＧＮに加えて、更に、微調整電圧によって
も調整することの可能な遅延信号発生装置を提供するこ
とである。
を制御電圧ＶＧＮに加えて、更に、微調整電圧によって
も調整することの可能な遅延信号発生装置を提供するこ
とである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延信号発生装置は、環状に接続されたｎ
個の遅延セルとインバータからなるリングオシレータを
電圧制御発振器とし、上記電圧制御発振器の出力信号と
基準信号との第１の位相差に応じた第１の制御電圧信号
を上記電圧制御発振器の制御信号として発生する位相同
期ループと、直列に接続されたｎ個の遅延セルによって
構成されて、上記電圧制御発振器の出力信号が入力され
る遅延セルアレイと、上記電圧制御発振器の出力信号と
上記遅延セルアレイの出力信号との第２の位相差を検出
する位相比較回路と、上記第２の位相差に基づいて第２
の制御電圧信号を発生する位相調整手段と、を備え、上
記遅延セルアレイの遅延セルは、上記第１及び第２の制
御電圧信号によって遅延時間が制御される、ことを特徴
とする。
め、本発明の遅延信号発生装置は、環状に接続されたｎ
個の遅延セルとインバータからなるリングオシレータを
電圧制御発振器とし、上記電圧制御発振器の出力信号と
基準信号との第１の位相差に応じた第１の制御電圧信号
を上記電圧制御発振器の制御信号として発生する位相同
期ループと、直列に接続されたｎ個の遅延セルによって
構成されて、上記電圧制御発振器の出力信号が入力され
る遅延セルアレイと、上記電圧制御発振器の出力信号と
上記遅延セルアレイの出力信号との第２の位相差を検出
する位相比較回路と、上記第２の位相差に基づいて第２
の制御電圧信号を発生する位相調整手段と、を備え、上
記遅延セルアレイの遅延セルは、上記第１及び第２の制
御電圧信号によって遅延時間が制御される、ことを特徴
とする。
【００１２】また、本発明の遅延信号発生装置は、２つ
の電源間に直列に接続される第１のＰ−ＭＯＳトランジ
スタ及び第１のＮ−ＭＯＳトランジスタによって構成さ
れて、遅延すべき信号が両トランジスタのゲートに入力
されるＣ−ＭＯＳインバータと、上記２つの電源のうち
の一方と上記Ｐ−ＭＯＳトランジスタとの間に接続され
て第１の電圧制御信号がゲートに印加される第２のＰ−
ＭＯＳトランジスタと、上記２つの電源のうちの他方と
上記Ｎ−ＭＯＳトランジスタとの間に接続されて第２の
電圧制御信号がゲートに印加される第２のＮ−ＭＯＳト
ランジスタと、を備えることを特徴とする。
の電源間に直列に接続される第１のＰ−ＭＯＳトランジ
スタ及び第１のＮ−ＭＯＳトランジスタによって構成さ
れて、遅延すべき信号が両トランジスタのゲートに入力
されるＣ−ＭＯＳインバータと、上記２つの電源のうち
の一方と上記Ｐ−ＭＯＳトランジスタとの間に接続され
て第１の電圧制御信号がゲートに印加される第２のＰ−
ＭＯＳトランジスタと、上記２つの電源のうちの他方と
上記Ｎ−ＭＯＳトランジスタとの間に接続されて第２の
電圧制御信号がゲートに印加される第２のＮ−ＭＯＳト
ランジスタと、を備えることを特徴とする。
【００１３】
【作用】本発明においては、単位遅延セルが遅延量を制
御するための複数の電圧制御信号によって制御され、遅
延量が設定される。また、この単位遅延セルを縦列に接
続した遅延セルアレイの総遅延時間Ｔを、上記複数の電
圧制御信号を粗調整と微調整に使用して位相同期ループ
によって発生する信号の周期Ｔに合わせる。
御するための複数の電圧制御信号によって制御され、遅
延量が設定される。また、この単位遅延セルを縦列に接
続した遅延セルアレイの総遅延時間Ｔを、上記複数の電
圧制御信号を粗調整と微調整に使用して位相同期ループ
によって発生する信号の周期Ｔに合わせる。
【００１４】この結果、遅延セルアレイの信号遅延量の
正確な調整が可能となり、各遅延セル間の微小な配線容
量等のバラツキによる遅延量のバラツキをより正確に補
正することが可能となる。
正確な調整が可能となり、各遅延セル間の微小な配線容
量等のバラツキによる遅延量のバラツキをより正確に補
正することが可能となる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の遅延信号発生装置の構成例
を示しており、大別して、遅延セルアレイを含むリング
オシレータからなる位相同期ループと、同様に構成され
た遅延セルアレイを含む遅延調整回路とによって、構成
されている。
て説明する。図１は本発明の遅延信号発生装置の構成例
を示しており、大別して、遅延セルアレイを含むリング
オシレータからなる位相同期ループと、同様に構成され
た遅延セルアレイを含む遅延調整回路とによって、構成
されている。
【００１６】この装置では、基準クロック信号に位相同
期したディジタルＰＬＬ回路の出力信号の１周期Ｔに遅
延調整回路のｎ個の遅延セルアレイの総遅延時間が一致
するように調整され、調整された遅延セルアレイを伝搬
する信号が可及的に各遅延セルで同じ遅延を受けるよう
にしている。
期したディジタルＰＬＬ回路の出力信号の１周期Ｔに遅
延調整回路のｎ個の遅延セルアレイの総遅延時間が一致
するように調整され、調整された遅延セルアレイを伝搬
する信号が可及的に各遅延セルで同じ遅延を受けるよう
にしている。
【００１７】同図において、ＶＣＯ１、位相比較器２、
チャージポンプ３、ループフィルタ４、によってＰＬＬ
回路が構成されている。ＶＣＯ１は、ｎ個の遅延セルＤ
11〜Ｄ1n、インバータＩＮＶ（奇数段設けることが出来
る）が環状に接続されたリングオシレータによって構成
される。
チャージポンプ３、ループフィルタ４、によってＰＬＬ
回路が構成されている。ＶＣＯ１は、ｎ個の遅延セルＤ
11〜Ｄ1n、インバータＩＮＶ（奇数段設けることが出来
る）が環状に接続されたリングオシレータによって構成
される。
【００１８】リングオシレータを構成する単位遅延セル
Ｄ1nの構成を図２に示す。この実施例で用いられる単位
遅延セルＤ1n及び後述するＤ2nは、少なくとも２つの制
御電圧Ｐcnt 及びＮcnt によって信号遅延時間を設定す
ることができる必要がある。
Ｄ1nの構成を図２に示す。この実施例で用いられる単位
遅延セルＤ1n及び後述するＤ2nは、少なくとも２つの制
御電圧Ｐcnt 及びＮcnt によって信号遅延時間を設定す
ることができる必要がある。
【００１９】図２において、各遅延セルは縦列に接続さ
れた２つのＷＤＬＳ回路によって構成される。ＷＤＬＳ
回路は、電源ＶDD及びＶSS間に接続されて遅延入力信号
がゲートに供給されるＣ−ＭＯＳインバータ（Ｑ1 及び
Ｑ2 、Ｑ5 及びＱ6 ）と、電源ＶDDとＣ−ＭＯＳインバ
ータとの間に接続されてゲートに制御電圧Ｐcnt が印加
されるＰ−ＭＯＳトランジスタ（Ｑ3 、Ｑ7 ）と、電源
ＶSSとＣ−ＭＯＳインバータとの間に接続されてゲート
に制御電圧Ｎcnt が印加されるＮ−ＭＯＳトランジスタ
（Ｑ4 、Ｑ8 ）と、からなる。ＷＤＬＳ回路は、Ｐ−Ｍ
ＯＳトランジスタ及びＮ−ＭＯＳトランジスタを夫々制
御電圧Ｐcnt 及びＮcnt のレベルに応じた値の可変抵抗
素子として機能させ、Ｃ−ＭＯＳインバータの両端に印
加される電圧を制御して信号の遅延量を設定する。
れた２つのＷＤＬＳ回路によって構成される。ＷＤＬＳ
回路は、電源ＶDD及びＶSS間に接続されて遅延入力信号
がゲートに供給されるＣ−ＭＯＳインバータ（Ｑ1 及び
Ｑ2 、Ｑ5 及びＱ6 ）と、電源ＶDDとＣ−ＭＯＳインバ
ータとの間に接続されてゲートに制御電圧Ｐcnt が印加
されるＰ−ＭＯＳトランジスタ（Ｑ3 、Ｑ7 ）と、電源
ＶSSとＣ−ＭＯＳインバータとの間に接続されてゲート
に制御電圧Ｎcnt が印加されるＮ−ＭＯＳトランジスタ
（Ｑ4 、Ｑ8 ）と、からなる。ＷＤＬＳ回路は、Ｐ−Ｍ
ＯＳトランジスタ及びＮ−ＭＯＳトランジスタを夫々制
御電圧Ｐcnt 及びＮcnt のレベルに応じた値の可変抵抗
素子として機能させ、Ｃ−ＭＯＳインバータの両端に印
加される電圧を制御して信号の遅延量を設定する。
【００２０】ＶＣＯ１の出力信号Ａは位相比較器２及び
位相比較器１３に入力される。
位相比較器１３に入力される。
【００２１】位相比較器２は、例えば、コンピュータシ
ステムのシステムクロック信号である基準クロック信号
の位相と出力信号Ａの位相とを比較し、位相の進みある
いは遅れを表す信号をチャージポンプ回路３及び同期検
出器５に供給する。チャージポンプ回路３は、ループフ
ィルタ４のキャパシタの電荷を位相の進みあるいは遅れ
に応じて充放電する。ループフィルタ４は位相差に応じ
た制御電圧ＶＧＮを発生し、リングオシレータの各遅延
セルに制御電圧Ｎcnt として供給する。また、各遅延セ
ルに制御電圧Ｐcnt として電圧源Ｅから固定バイアス電
圧Ｅを供給する。
ステムのシステムクロック信号である基準クロック信号
の位相と出力信号Ａの位相とを比較し、位相の進みある
いは遅れを表す信号をチャージポンプ回路３及び同期検
出器５に供給する。チャージポンプ回路３は、ループフ
ィルタ４のキャパシタの電荷を位相の進みあるいは遅れ
に応じて充放電する。ループフィルタ４は位相差に応じ
た制御電圧ＶＧＮを発生し、リングオシレータの各遅延
セルに制御電圧Ｎcnt として供給する。また、各遅延セ
ルに制御電圧Ｐcnt として電圧源Ｅから固定バイアス電
圧Ｅを供給する。
【００２２】同期検出器５は、ＰＬＬ回路の同期（ロッ
ク）を検出する。この検出によって次段階の制御への移
行や出力信号Ａの使用を開始することが出来る。
ク）を検出する。この検出によって次段階の制御への移
行や出力信号Ａの使用を開始することが出来る。
【００２３】一方、ＶＣＯ１の出力信号及び入力信号Ｉ
Ｎのいずれか一方を選択して遅延セルアレイ１２に供給
するマルチプレクサ１１、ｎ個の遅延セルＤ21〜Ｄ2nが
縦列に接続された遅延セルアレイ１２、遅延セルアレイ
の出力信号の位相とＶＣＯ１の出力信号の位相とを比較
し、位相差に応じてアップ信号あるいはダウン信号を発
生する位相比較器１３、アップ信号あるいはダウン信号
に応じて保持しているカウントを増減するアップダウン
カウンタ１４、アップダウンカウンタ１４の保持値を電
圧信号ＶＤに変換するＤ／Ａ変換器１５、によって遅延
調整回路が構成される。
Ｎのいずれか一方を選択して遅延セルアレイ１２に供給
するマルチプレクサ１１、ｎ個の遅延セルＤ21〜Ｄ2nが
縦列に接続された遅延セルアレイ１２、遅延セルアレイ
の出力信号の位相とＶＣＯ１の出力信号の位相とを比較
し、位相差に応じてアップ信号あるいはダウン信号を発
生する位相比較器１３、アップ信号あるいはダウン信号
に応じて保持しているカウントを増減するアップダウン
カウンタ１４、アップダウンカウンタ１４の保持値を電
圧信号ＶＤに変換するＤ／Ａ変換器１５、によって遅延
調整回路が構成される。
【００２４】Ｄ／Ａ変換器１５が出力する電圧信号ＶＤ
は、遅延セルアレイ１２の各遅延セルにゲート制御電圧
Ｐcnt として、制御電圧ＶＧＮはゲート制御電圧Ｎcnt
として、印加される。各遅延セルの出力が出力１〜出力
ｎとして図示しない回路、例えば、図６に示したラッチ
回路で使用される。
は、遅延セルアレイ１２の各遅延セルにゲート制御電圧
Ｐcnt として、制御電圧ＶＧＮはゲート制御電圧Ｎcnt
として、印加される。各遅延セルの出力が出力１〜出力
ｎとして図示しない回路、例えば、図６に示したラッチ
回路で使用される。
【００２５】遅延調整回路は、遅延セルアレイ１２の遅
延時間がＶＣＯ１の出力信号Ａの１周期Ｔとなるように
調整する。
延時間がＶＣＯ１の出力信号Ａの１周期Ｔとなるように
調整する。
【００２６】次に、図３を参照して上記回路の動作につ
いて説明する。まず、回路がリセットされた状態からＰ
ＬＬ回路が起動する。ＰＬＬ回路によって、外部から供
給される基準クロックに信号に同期したＶＣＯ１の出力
が得られると同時にＶＣＯ１のリングオシレータを構成
する遅延セルへの制御電圧ＶＧＮが確立する。この制御
電圧ＶＧＮを利用して遅延セルアレイ１２の遅延量を制
御する。リングオシレータの各遅延セルと遅延セルアレ
イの各遅延セルとは同一に形成されている。従って、あ
る周波数でリングオシレータが発振しているときは、制
御電圧ＶＧＮがある値で安定している。このときのリン
グオシレータを構成している遅延セルＤ11〜Ｄ1nと同一
の遅延値を遅延セルアレイ１２の遅延セルＤ21〜Ｄ2nに
設定するために、制御電圧ＶＧＮが遅延セルアレイ１２
に与えられる。
いて説明する。まず、回路がリセットされた状態からＰ
ＬＬ回路が起動する。ＰＬＬ回路によって、外部から供
給される基準クロックに信号に同期したＶＣＯ１の出力
が得られると同時にＶＣＯ１のリングオシレータを構成
する遅延セルへの制御電圧ＶＧＮが確立する。この制御
電圧ＶＧＮを利用して遅延セルアレイ１２の遅延量を制
御する。リングオシレータの各遅延セルと遅延セルアレ
イの各遅延セルとは同一に形成されている。従って、あ
る周波数でリングオシレータが発振しているときは、制
御電圧ＶＧＮがある値で安定している。このときのリン
グオシレータを構成している遅延セルＤ11〜Ｄ1nと同一
の遅延値を遅延セルアレイ１２の遅延セルＤ21〜Ｄ2nに
設定するために、制御電圧ＶＧＮが遅延セルアレイ１２
に与えられる。
【００２７】同期検出器５がＰＬＬ回路のロックを検出
すると、マルチプレクサ１１に出力信号Ａを選択させ、
位相比較器１３を活性化させる。これにより、出力信号
Ａと、出力信号Ａが遅延セルアレイ１２を通過した出力
信号Ｂとの位相差が位相比較器１３によって検出され
る。なお、同期検出器５を設けず、ロックに要する所定
時間の経過を待つこととしても良い。
すると、マルチプレクサ１１に出力信号Ａを選択させ、
位相比較器１３を活性化させる。これにより、出力信号
Ａと、出力信号Ａが遅延セルアレイ１２を通過した出力
信号Ｂとの位相差が位相比較器１３によって検出され
る。なお、同期検出器５を設けず、ロックに要する所定
時間の経過を待つこととしても良い。
【００２８】図３に示すように、遅延セルアレイ１２及
びリングオシレータ相互間に遅延量の誤差がなければ、
出力信号Ａと出力信号Ｂとは１クロック分遅れた波形で
位相が一致する。同図において、周期Ｔはｎ段の遅延セ
ルの総合の遅延量であり、リングオシレータの発振周期
と等しい。このため、遅延セルアレイの出力信号Ｂは、
入力信号Ａに対してＴ時間だけ遅れて、位相が一致す
る。
びリングオシレータ相互間に遅延量の誤差がなければ、
出力信号Ａと出力信号Ｂとは１クロック分遅れた波形で
位相が一致する。同図において、周期Ｔはｎ段の遅延セ
ルの総合の遅延量であり、リングオシレータの発振周期
と等しい。このため、遅延セルアレイの出力信号Ｂは、
入力信号Ａに対してＴ時間だけ遅れて、位相が一致す
る。
【００２９】しかし、僅かな配線容量等のバラツキで遅
延セルアレイ１２に遅延量の誤差が発生すると、その誤
差分だけずれた位相関係となる。上記位相のズレを位相
比較器１３によって検出し、アップダウンカウンタ１４
によって量子化し、この値をカウンタ１４に保持すると
共にＤ／Ａ変換器１５によって信号変換を行い、微調整
分の制御電圧ＶＤを発生しこれを遅延セルアレイ１２の
遅延セルＤ21〜Ｄ2nに加え、遅延セルアレイ１２全体の
遅延量を出力信号Ａの１周期Ｔに一致させる。この一致
の検出は同期検出器５と同様のものを位相比較器１３の
出力端に接続することにより、あるいは一致するまでの
動作に要する所定時間の経過を待つことにより、判断可
能である。
延セルアレイ１２に遅延量の誤差が発生すると、その誤
差分だけずれた位相関係となる。上記位相のズレを位相
比較器１３によって検出し、アップダウンカウンタ１４
によって量子化し、この値をカウンタ１４に保持すると
共にＤ／Ａ変換器１５によって信号変換を行い、微調整
分の制御電圧ＶＤを発生しこれを遅延セルアレイ１２の
遅延セルＤ21〜Ｄ2nに加え、遅延セルアレイ１２全体の
遅延量を出力信号Ａの１周期Ｔに一致させる。この一致
の検出は同期検出器５と同様のものを位相比較器１３の
出力端に接続することにより、あるいは一致するまでの
動作に要する所定時間の経過を待つことにより、判断可
能である。
【００３０】このようにすることによって、遅延セルア
レイ１２とリングオシレータとの遅延量の差異を補正す
ることが可能となる。遅延セルアレイ１２の個々の遅延
セルのバラツキも、可及的に抑制される。
レイ１２とリングオシレータとの遅延量の差異を補正す
ることが可能となる。遅延セルアレイ１２の個々の遅延
セルのバラツキも、可及的に抑制される。
【００３１】出力１〜ｎに配線容量等が加わる遅延セル
アレイ１２の信号遅延時間を正確に設定した後、アップ
ダウンカウンタ１４の出力を保持したまま、マルチプレ
クサ１１の入力をＶＣＯ１から入力信号ＩＮに切替え
る。そして、遅延セルアレイ１２を入力信号ＩＮに対す
る遅延回路として使用する定常動作状態に移行する。上
述した一連の補正量決定の動作を、例えば、電源の投入
の際等の半導体装置のリセット期間のときに行うことに
よって、リングオシレータと遅延セルとの誤差を補正す
る自動的な微調整が可能となる。
アレイ１２の信号遅延時間を正確に設定した後、アップ
ダウンカウンタ１４の出力を保持したまま、マルチプレ
クサ１１の入力をＶＣＯ１から入力信号ＩＮに切替え
る。そして、遅延セルアレイ１２を入力信号ＩＮに対す
る遅延回路として使用する定常動作状態に移行する。上
述した一連の補正量決定の動作を、例えば、電源の投入
の際等の半導体装置のリセット期間のときに行うことに
よって、リングオシレータと遅延セルとの誤差を補正す
る自動的な微調整が可能となる。
【００３２】
【発明の効果】以上説明したように、本発明の遅延信号
発生装置はリングオシレータを構成する各セル間の微小
な配線容量等のバラツキを補正し、より正確な遅延量を
得ることが可能となる。また、自動的に遅延セルアレイ
の遅延量の微調整を行うため、単位遅延セルに遅延量の
多少のバラツキがあっても全体として遅延量のエラー分
を補正できるので、レイアウト設計が柔軟になり、生産
効率の高い半導体集積回路装置を提供可能となる。
発生装置はリングオシレータを構成する各セル間の微小
な配線容量等のバラツキを補正し、より正確な遅延量を
得ることが可能となる。また、自動的に遅延セルアレイ
の遅延量の微調整を行うため、単位遅延セルに遅延量の
多少のバラツキがあっても全体として遅延量のエラー分
を補正できるので、レイアウト設計が柔軟になり、生産
効率の高い半導体集積回路装置を提供可能となる。
【図１】本発明の実施例を示すブロック回路図である。
【図２】遅延セルの構成例を示す回路図である。
【図３】遅延調整回路の動作を説明するための信号波形
図である。
図である。
【図４】従来のリングオシレータを用いたＰＬＬ回路の
例を示すブロック回路図である。
例を示すブロック回路図である。
【図５】従来の遅延セルの構成例を示す回路図である。
【図６】遅延セルの出力に配線が接続される例を示す回
路図である。
路図である。
１ リングオシレータを用いたＶＣＯ ２、１３ 位相比較器 ３、チャージポンプ ４ ループフィルタ １１ マルチプレクサ １２ 遅延セルアレイ １４ アップダウンカウンタ １５ Ｄ／Ａ変換器 Ｄ11〜Ｄ1n、Ｄ21〜Ｄ2n 遅延セル ＩＮＶ インバータ
Claims (3)
- 【請求項１】環状に接続されたｎ個の遅延セルとインバ
ータからなるリングオシレータを電圧制御発振器とし、
前記電圧制御発振器の出力信号と基準信号との第１の位
相差に応じた第１の制御電圧信号を前記電圧制御発振器
の制御信号として発生させる位相同期ループと、 直列に接続されたｎ個の遅延セルによって構成されて、
前記電圧制御発振器の出力信号が入力される遅延セルア
レイと、 前記電圧制御発振器の出力信号と前記遅延セルアレイの
出力信号との第２の位相差を検出する位相比較回路と、 前記第２の位相差に基づいて第２の制御電圧信号を発生
する位相調整手段と、を備え、 前記遅延セルアレイの遅延セルは、前記第１及び第２の
制御電圧信号によって遅延時間が制御される、 ことを特徴とする遅延信号発生装置。 - 【請求項２】前記リングオシレータの遅延セルは、前記
第１の制御電圧信号と固定バイアス電圧によって遅延時
間が制御される、 ことを特徴とする請求項１記載の遅延信号発生装置。 - 【請求項３】２つの電源間に直列に接続される第１のＰ
−ＭＯＳトランジスタ及び第１のＮ−ＭＯＳトランジス
タによって構成されて、遅延すべき信号が両トランジス
タのゲートに入力されるＣ−ＭＯＳインバータと、 前記２つの電源のうちの一方と前記Ｐ−ＭＯＳトランジ
スタとの間に接続されて第１の電圧制御信号がゲートに
印加される第２のＰ−ＭＯＳトランジスタと、 前記２つの電源のうちの他方と前記Ｎ−ＭＯＳトランジ
スタとの間に接続されて第２の電圧制御信号がゲートに
印加される第２のＮ−ＭＯＳトランジスタと、 を備える遅延信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121241A JPH08316831A (ja) | 1995-05-19 | 1995-05-19 | 遅延信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121241A JPH08316831A (ja) | 1995-05-19 | 1995-05-19 | 遅延信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316831A true JPH08316831A (ja) | 1996-11-29 |
Family
ID=14806403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121241A Pending JPH08316831A (ja) | 1995-05-19 | 1995-05-19 | 遅延信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198415B1 (en) | 1998-08-04 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Serial-to-parallel converter |
| WO2004112248A1 (ja) * | 2003-06-11 | 2004-12-23 | Rohm Co., Ltd. | リング発振回路 |
| US7078978B2 (en) | 2003-06-11 | 2006-07-18 | Rohm Co., Ltd. | Ring oscillator circuit |
-
1995
- 1995-05-19 JP JP7121241A patent/JPH08316831A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198415B1 (en) | 1998-08-04 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Serial-to-parallel converter |
| WO2004112248A1 (ja) * | 2003-06-11 | 2004-12-23 | Rohm Co., Ltd. | リング発振回路 |
| US7078978B2 (en) | 2003-06-11 | 2006-07-18 | Rohm Co., Ltd. | Ring oscillator circuit |
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