JP3982095B2

JP3982095B2 - 位相同期回路

Info

Publication number: JP3982095B2
Application number: JP03953899A
Authority: JP
Inventors: 昌哉炭田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-02-18
Filing date: 1999-02-18
Publication date: 2007-09-26
Anticipated expiration: 2019-02-18
Also published as: JP2000242360A

Description

【０００１】
【発明の属する技術分野】
本発明は、クロックで動作する位相同期回路及び半導体集積回路に関する。
【０００２】
【従来の技術】
マイクロプロセッサ、デジタルシグナルプロセッサ、メモリなどの入力クロックで同期して動作する半導体集積回路は、ボード上で接続され様々な用途のシステムとして実用に供されている。近年、ボード上でのこれら半導体集積回路同士のインターフェイスの動作周波数は、画像処理などのシステムで必要なスペックを満たす為、非常に高速化され１００ＭＨｚ以上の動作が必要になっている。これらの半導体集積回路内部では、ＰＬＬを用いてシステムクロックを逓倍することにより、内部動作周波数２００ＭＨｚ以上の半導体集積回路が実用化されている。
【０００３】
以下、従来の位相同期回路について説明する。図６は従来の位相同期回路を示したもので、外部クロック２から比較的周波数の低いクロック１１と内部回路１５用の周波数の高いクロックを生成するものである。内部回路１５は例えばマイコン、クロック１１はマイコンの外部メモリで、クロック１１と内部回路１５用のクロックを精度良く同期させるために、２段のＰＬＬを直列に接続している。また、第１ＰＬＬ内のダミーセル４５は位相同期回路にフィードバック入力される信号の遅延を調整して、疑似的にクロック１１の位相同期を取るものである。第２ＰＬＬ内のダミーセル４５も同様のものである。
【０００４】
【発明が解決しようとする課題】
しかし、上記従来の位相同期回路では、ＰＬＬを２段直列に接続するため、ジッタが大きいという問題があった。
【０００５】
一方、ＰＬＬ２つを並列に接続し、２つのクロックを生成する方法もあるが、この方法では２つのクロックを精度良く同期を取ることは困難であった。
【０００６】
本発明は、上記従来の問題点を解決するもので、精度良く位相同期された２つのクロックを、ジッタを少なく生成するものである。
【０００７】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の請求項１に係る位相同期回路１を搭載した半導体集積回路である。２は、クロック信号であり、外部の水晶振動子または、パルスジェネレータで生成され、パッド１６、駆動回路３９を経由して半導体集積回路内部に入力される。３は、第１印加電圧８で発振周波数を制御する電圧制御発振回路である。４は、電圧制御発振回路３の出力信号２０に基づいてクロックを生成する論理装置であり、主にクロックを分周する回路からなっており、さまざまな分周率の違うクロックが多数出力される機能をもっており、この場合は、２系統のクロック信号１３、クロック信号１４が出力される。５は、第２印加電圧９でクロック信号１３の遅延値を調整する電圧制御遅延調整回路であり、１６はパッドであり、論理装置４のクロック１３に接続されており、半導体集積回路の外部へバスシステムクロック１１を出力する。また、１５は半導体集積回路を構成する内部回路であり、論理装置４のクロック１４に接続されている。パッド１６への到達時間と内部回路１５への到達時間は、同時刻となるように配線インダクタンスや配線抵抗や配線容量に基づいて設計されている。しかし、クロック信号１３から電圧制御遅延調整回路５への到達時間は、特に遅延時間を考慮せずに設計されている。パッド１６を経由し、パッド１６に隣接配置されたクロック信号１８と電圧制御遅延調整回路５の出力信号であるクロック１７を入力とし、クロック信号１８を基準クロックとして、該基準クロックにクロック信号１７を同期する第２印加電圧９を生成する位相検知回路６である。１０はクロック信号１７を入力とする論理装置であり、論理装置４と同様にクロックを分周する回路からなっており、さまざまな分周率の違うクロックが出力される機能をもっており、この場合は、１系統のクロック１２が出力される。また、論理装置１０の遅延は、駆動回路３９の遅延と疑似的に同じように設計されている。７は、第１のクロック信号２とクロック信号１２を入力とし、クロック信号２に前記電圧制御遅延調整回路５の出力信号を同期する第１印加電圧８を生成する位相比較器である。
【０００８】
図２は、位相同期回路のタイミングチャートである。横軸は時間で縦軸はそれぞれの各信号の電圧である。
【０００９】
図３は、電圧制御遅延調整回路５の回路である。２１は、遅延を調整する一つの遅延セルであり、このセル２１が一段以上接続されて電圧制御遅延調整回路５は構成されている。２２は、セル２１の電流源、２３は、Ｐチャンネルトランジスタで、セル２１の正転入力端子３１がゲートに接続され、電流源２２がソースに接続されており、２４は、Ｐチャンネルトランジスタで、セル２１の反転入力端子３２がゲートに接続され、電流源２２がソースに接続されており、２５は、Ｎチャンネルトランジスタで、２６は、Ｎチャンネルトランジスタで、Ｎチャンネルトランジスタ２５、２６は並列に接続され各ドレインは、Ｐチャンネルトランジスタ２３のドレインに接続されており、各ソースは接地されており、Ｎチャンネルトランジスタ２５のゲートは、Ｐチャンネルトランジスタ２４のドレインに接続されており、Ｎチャンネルトランジスタ２６のゲートは、電圧制御遅延調整回路５の遅延制御電圧入力端子３６を介し第２印加電圧９に接続されている。２７は、Ｎチャンネルトランジスタで、２８は、Ｎチャンネルトランジスタで、Ｎチャンネルトランジスタ２７、２８は並列に接続され各ドレインは、Ｐチャンネルトランジスタ２４のドレインに接続されており、各ソースはグランドに接地されており、Ｎチャンネルトランジスタ２７のゲートは、Ｐチャンネルトランジスタ２３のドレインに接続されており、Ｎチャンネルトランジスタ２８のゲートは、電圧制御遅延調整回路５の遅延制御電圧入力端子３６を介し第２印加電圧９に接続されている。セル２１の反転出力端子２９は、Ｐチャンネルトランジスタ２３のドレインに接続され、セル２１の正転出力端子３０は、Ｐチャンネルトランジスタ２４のドレインに接続されている。電圧制御遅延調整回路５は、初段のセル２１の正転入力端子３１に電圧制御発振器の正転入力３３を接続し、初段のセル２１の反転入力端子３２に電圧制御発振器の反転入力３４を接続し、セル２１が奇数個の時、電圧制御遅延調整回路５の出力端子３６は、最終段のセル２１の反転出力端子が接続され、偶数個の時は、最終段のセル２１の正転出力端子が接続される。セル２１は、差動構成になっており、コモンモードノイズに強く、また、ラッチ構成になっているため、正転出力、反転出力がでる。また、第２印加電圧９によってセルの遅延が制御されている。電圧制御遅延調整回路５は、この為、入力クロックのジッターをほぼそのまま維持し、印加電圧９による遅延に基づきクロックを出力する。
【００１０】
図１、図２を用いて、本発明の実施例１を説明する。条件としてここで、出力信号１３、１４、１２はクロック信号２と同じ周波数に論理装置４及び論理回路１０で設定されており、第１印加電圧８と電圧制御発振回路３の出力信号２０の周波数の関係を
Ｆ＝А・Ｖ１・・・（８）
（Ｆ：電圧制御発振回路３の出力信号の周波数［Ｈｚ］、Ｖ１：第１印加電圧８、А：正の数）
とする。
【００１１】
また、第２印加電圧９と電圧制御遅延調整回路５の入力信号１３から出力信号１７までの遅延の関係を
Ｇ＝Ｂ・Ｖ２＋Ｃ・・・（９）
（Ｇ：電圧制御遅延調整回路５の入力信号から出力信号までの遅延時間［秒］、Ｖ２：印加電圧９、Ｂ：負の数、Ｃ：正の数）
とする。位相同期回路１が初期起動時第１印加電圧８と第２印加電圧９の初期値は、０とする。
【００１２】
まず、動作時間が０の時、（８）より電圧制御発振回路３の出力信号２０の周波数は０であり、式（９）より電圧制御遅延調整回路５の出力信号１７は、周波数０であり、遅延はＣである（図２のステップ１参照）。
【００１３】
動作時間と共に、位相比較器７は、クロック信号２の周波数と位相差を揃えるため、第１印加電圧８を上げていく。また、位相検知回路６は、クロック信号１８と電圧制御遅延調整回路５の出力信号１７の位相差を揃える為、第２印加電圧９を揃えていく（図２のステップ２参照）。
【００１４】
しばらくすると、電圧制御遅延調整回路５の出力信号１７は、論理装置４の出力クロック信号１８と位相が等しくなり、電圧制御遅延調整回路５の出力信号１７は、クロック信号２と周波数と位相が同期する（図２のステップ３参照）。帰還回路４０は、遅延のみの帰還ループで構成されているため、この系は、１次の応答関数である。帰還回路４０の帰還ループは常に周波数に関わらず、安定する。よって、位相比較器７に入力されるクロック信号１２のジッターは、電圧制御遅延調整回路５の出力クロック１７を用いるため、
ジッター電圧制御回路固有のジッター＋位相同期回路１の収束性＋論理ゲートでのスイッチング電圧のずれ＋配線のカップリングノイズ・・・（１０）
で表される。そして、内部回路１５及びシステムクロック１１とクロック信号２の位相誤差は、
位相誤差∝位相比較器の不感帯＋位相検知器の不感帯＋（１０）式＋分周器の遅延変動・・・（１１）となる。
【００１５】
以上述べたように、１つのＰＬＬのみで内部回路１５で使用するクロックの周波数とボードシステムクロック１１の周波数が違うクロックが生成でき、各クロック信号のジッターは、ＰＬＬを２個使用するときより少なくなる。更にダミーセルや長配線による遅延変動が抑えられる。故に、半導体集積回路のАＣスペックマージンを大幅に削減できることが可能となる。
【００１６】
（実施の形態２）
図４は、本発明の請求項２に係る位相同期回路４１を搭載した半導体集積回路である。２は、クロック信号であり、外部の水晶振動子または、パルスジェネレータで生成され、パッド１６、駆動回路３９を経由して半導体集積回路内部に入力される。３は、第１印加電圧８で発振周波数を制御する電圧制御発振回路である。４は、電圧制御発振回路３の出力信号２０に基づいてクロックを生成する論理装置であり、主にクロックを分周する回路からなっており、さまざまな分周率の違うクロックが多数出力される機能をもっており、この場合は、２系統のクロック信号１３、クロック信号１４が出力される。５は、第２印加電圧９でクロック信号１３の遅延値を調整する電圧制御遅延調整回路であり、１６はパッドであり、論理装置４のクロック１３に接続されており、半導体集積回路の外部へバスシステムクロック１１を出力する。また、１５は半導体集積回路を構成する内部回路であり、論理装置４のクロック１４に接続されている。パッド１６への到達時間と内部回路１５への到達時間は、同時刻となるように配線インダクタンスや配線抵抗や配線容量に基づいて設計されている。しかし、クロック信号１３から電圧制御遅延調整回路５への到達時間は、特に遅延時間を考慮せずに設計されている。パッド１６を経由したクロック信号１８と電圧制御遅延調整回路５の出力信号であるクロック１７を入力とし、クロック信号１８を基準クロックとして、該基準クロックにクロック信号１７を同期する第２印加電圧９を生成する位相検知回路６である。３７はクロック信号１７を入力とする電圧制御遅延調整分周回路であり、第３印加電圧４０で電圧制御遅延調整分周回路３７で分周された出力クロック信号１２の遅延を調整する回路である。また、電圧制御遅延調整分周回路３７は、さまざまな分周率の違うクロックが出力される機能をもっており、この場合は、１系統のクロック１２が出力される。７は、第１のクロック信号２とクロック信号１２を入力とし、クロック信号２にクロック信号１２を同期させる第１印加電圧８を生成する位相比較器である。３８は、クロック信号１７とクロック信号２からパッド１６のみを介して出力されるクロック４２を入力とし、クロック信号４２にクロック信号１７を同期させる第３印加電圧４０を生成する位相検知器である。
【００１７】
図５は、位相同期回路４１のタイミングチャートである。横軸は時間で縦軸はそれぞれの各信号の電圧である。
【００１８】
図４、図５を用いて、本発明の実施形態２を説明する。ここで、第１印加電圧８と電圧制御発振回路３の出力信号２０の周波数の関係を
Ｆ＝А・Ｖ１・・・（１２）
（Ｆ：電圧制御発振回路３の出力信号の周波数［Ｈｚ］、Ｖ１：第１印加電圧８、А：正の数）
とする。
【００１９】
また、第２印加電圧９と電圧制御遅延調整回路５の入力信号から出力信号までの遅延の関係を
Ｇ＝Ｂ・Ｖ２＋Ｃ・・・（１３）
（Ｇ：電圧制御遅延調整回路５の入力信号から出力信号までの遅延時間［秒］、Ｖ２：第２印加電圧９、Ｂ：負の数、Ｃ：正の数）
とする。
【００２０】
また、第３印加電圧４０と電圧制御遅延調整分周回路３７の出力信号の入力信号から出力信号までの遅延の関係を
Ｈ＝Ｄ・Ｖ３＋Е・・・(１４)
（Ｈ：電圧制御遅延調整分周回路３７の入力信号から出力信号までの遅延時間［秒］、Ｖ３：印加電圧４０、Ｄ：負の数、Е：正の数）
とする。位相同期回路４１が初期起動時第１印加電圧８と第２印加電圧９の第３印加電圧４０の初期値は、０とする。
【００２１】
まず、動作時間が０秒の時、(１２）より電圧制御発振回路３の出力信号２０の周波数は０であり、式（１３）より電圧制御遅延調整回路５の出力信号１７は、周波数０であり、遅延はＣである。式（１４）より電圧制御遅延調整分周回路３７の出力信号１２は、周波数０であり、遅延はЕである（図５のステップ１参照）。動作時間と共に、位相比較器７は、クロック信号２の周波数と位相差を揃えるため、第１印加電圧８を上げていく。また、位相検知回路３８は、クロック信号４２と出力信号１７の位相差を揃える為、第３印加電圧４０を揃えていく。また、位相検知回路６は、クロック信号１８と電圧制御遅延調整回路５の出力信号１７の位相差を揃える為、第２印加電圧９を揃えていく（図５のステップ２参照）。
【００２２】
しばらくすると、クロック信号１９とクロック信号１２の位相差が等しくなり、クロック信号１７は、クロック信号４２と位相が等しくなり、クロック信号１７は、クロック信号１８と位相が同期する（図５のステップ３参照）。
【００２３】
電圧制御遅延調整分周回路３７は、特許公開平成９ー１６４１３３分周器およびクロック生成回路に示された請求項１のような差動構成の電源ノイズに強い構成をもつことにより、位相比較器７に入力されるクロック１２は、電圧制御遅延調整分周回路３７と電圧制御遅延調整回路５の出力クロックを用いるため、コモンモードノイズに強くなる。
【００２４】
帰還回路４０、４１は、遅延のみの帰還ループで構成されているため、この系は、１次の応答関数である。帰還回路４０、４１の帰還ループは常に周波数に関わらず、安定する。よって、位相比較器７に入力されるクロック信号１２のジッターは、電圧制御遅延調整分周回路３７の出力クロック１２を用いるため、
ジッター∝電圧制御回路固有のジッター＋位相同期回路１の収束性＋論理ゲートでのスイッチング電圧のずれ＋配線のカップリングノイズ・・・（１５）
で表される。そして、内部回路１５及びシステムクロック１１とクロック信号２の位相誤差は、
位相誤差∝位相比較器の不感帯＋位相検知器の不感帯＋（１５）式・・・（１６）となる。
【００２５】
以上述べたように、１つのＰＬＬのみで内部回路１５で使用するクロックの周波数とボードシステムクロック１１の周波数が違うクロックが生成でき、各クロック信号のジッターは、ＰＬＬを２個使用するときより少なくなる。更にダミーセルや長配線や分周器による遅延変動が抑えられる。故に、半導体集積回路のАＣスペックマージンを大幅に削減できることが可能となる。
【００２６】
【発明の効果】
本発明は、マイクロプロセッサ、デジタルシグナルプロセッサ、メモリなどの半導体集積回路において、第１のクロック信号と、第１の印加電圧で発振周波数を制御する電圧制御発振回路と、前記電圧制御発振回路の出力信号に基づいてクロックを生成する論理装置と、前記電圧制御発振回路の出力信号を入力とし、第２の印加電圧で前記電圧制御発振回路の出力信号の遅延値を調整する電圧制御遅延調整回路と、前記論理装置の出力クロック信号と前記電圧制御遅延調整回路の出力信号を入力とし、前記論理装置の出力クロック信号を基準クロックとして、該基準クロックに前記電圧制御遅延調整回路の出力信号を同期する前記第２の印加電圧を生成する位相検知回路と、第１のクロック信号と前記電圧制御遅延調整回路の出力信号を入力し、該基準クロックに前記電圧制御遅延調整回路の出力信号を同期する前記第１の印加電圧を生成する位相比較器回路とを備え、前記論理装置の出力クロック信号は、前記電圧制御遅延調整回路の出力信号と同期し、前記電圧制御発振回路の出力信号は、第１のクロック信号と同期することを特徴とする位相同期回路を搭載することにより半導体集積回路のАＣスペックマージンを削減するものである。これにより半導体集積回路インターフェイス間の高速動作が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る位相同期回路を示す図
【図２】本発明の第１の実施形態に係る位相同期回路のタイミングチャート
【図３】本発明の第１の実施形態に係る電圧制御遅延調整回路を示す図
【図４】本発明の第２の実施形態に係る位相同期回路を示す図
【図５】本発明の第２の実施形態に係る位相同期回路のタイミングチャート
【図６】従来の位相同期回路を示す図
【符号の説明】
１位相同期回路
２クロック
３電圧制御発振回路
４論理装置
５電圧制御遅延調整回路
６位相検知回路
７位相比較器

Claims

第１のクロック信号と、第１の印加電圧で発振周波数を制御する電圧制御発振回路と、前記電圧制御発振回路の出力信号に基づいてクロックを生成する論理装置と、前記論理装置の出力信号を入力とし、第２の印加電圧で前記電圧制御発振回路の出力信号の遅延値を調整する電圧制御遅延調整回路と、前記論理装置の出力クロック信号と前記電圧制御遅延調整回路の出力信号を入力とし、前記論理装置の出力クロック信号を基準クロックとして、該基準クロックに前記電圧制御遅延調整回路の出力信号を同期する前記第２の印加電圧を生成する位相検知回路と、前記第１のクロック信号と前記電圧制御遅延調整回路の出力信号を入力し、該基準クロックに前記電圧制御遅延調整回路の出力信号を同期する前記第１の印加電圧を生成する位相比較器回路とを備え、前記論理装置の出力クロック信号は、前記電圧制御遅延調整回路の出力信号と同期し、且つ前記第１のクロック信号と同期することを特徴とする位相同期回路。
第１のクロック信号と、第１の印加電圧で発振周波数を制御する電圧制御発振回路と、前記電圧制御発振回路の出力信号を入力とし、クロックを生成する論理装置と、前記論理装置の出力信号の遅延値を第２の印加電圧で調整する電圧制御遅延調整回路と、前記論理装置の出力クロック信号と前記電圧制御遅延調整回路の出力を入力とし、前記論理装置の出力クロック信号を基準クロックとして、該基準クロックに前記論理装置の出力信号を同期する前記第２の印加電圧を生成する第１の位相検知回路と、前記電圧制御遅延調整回路の出力を分周し第３の印加電圧で遅延を制御する電圧制御遅延調整分周回路と、前記第１のクロック信号と前記電圧制御遅延調整回路の出力信号を入力とし、前記第１のクロック信号を基準クロックとして、該基準クロックに前記電圧制御遅延調整分周回路の出力信号を同期する前記第３の印加電圧を生成する第２の位相検知回路と、第１のクロック信号と前記電圧制御遅延分周回路の出力信号を入力し、該基準クロックに前記論理装置回路の出力を同期する前記第１の印加電圧を生成する位相比較器回路とを備え、前記論理装置の出力クロック信号は、前記第１のクロック信号と同期し、且つ前記電圧制御遅延調整回路の出力信号と同期することを特徴とする位相同期回路。
入力クロックが正転入力端子に入力され、前記入力クロックの反転クロックが反転入力端子に入力され、印加電圧端子と、正転出力端子と、少なくとも１つ以上の遅延回路を持ち、前記遅延回路は、正転入力と反転入力と正転出力と反転出力と電圧制御端子をもち、前段の前記遅延回路の正転出力に後段の前記遅延回路の正転入力を接続し、前段の前記遅延回路の反転出力に後段の前記遅延回路の反転入力を接続し、全段の前記遅延回路の電圧制御端子を共通に前記印加電圧端子に接続し、初段の前記遅延回路の正転入力を前記正転入力端子に接続し、初段の前記遅延回路の反転入力を前記反転入力端子に接続し、前記正転出力端子が、前記遅延回路が奇数個の時、最終段の前記遅延回路の反転出力を接続し、偶数個の時、最終段の前記遅延回路の正転出力を接続し、前記印加電圧端子の電圧によって前記入力クロックの遅延を制御し前記正転出力端子に出力することを特徴とする電圧制御遅延調整回路。
請求項３記載の遅延回路において、第１、第２のＰチャンネルトランジスタと第１、第２、第３、第４のＮチャンネルトランジスタを持ち、請求項３記載の前記正転入力が前記第１のＰチャンネルトランジスタのゲートに接続され、電流源が前記第１のＰチャンネルトランジスタと第２のＰチャンネルトランジスタのソースに接続されており、請求項３記載の前記反転入力が第２のＰチャンネルトランジスタのゲートに接続され、前記第１、前記第２のＮチャンネルトランジスタは並列に接続され、前記第１、前記第２のＮチャンネルトランジスタのドレインは、前記第１のＰチャンネルトランジスタのドレインに接続されており、前記第１、前記第２のＮチャンネルトランジスタのソースはグランドに接地されており、前記第１のＮチャンネルトランジスタのゲートは、前記第２のＰチャンネルトランジスタのドレインに接続されており、前記第２のＮチャンネルトランジスタのゲートは、請求項３記載の前記電圧制御端子に接続されており、前記第３、第４のＮチャンネルトランジスタは並列に接続され前記第３、第４のＮチャンネルトランジスタのドレインは、前記第２のＰチャンネルトランジスタのドレインに接続されており、前記第３、第４のＮチャンネルトランジスタのソースはグランドに接地されており、前記第３のＮチャンネルトランジスタのゲートは、前記第１のＰチャンネルトランジスタのドレインに接続されており、前記第４のＮチャンネルトランジスタのゲートは、請求項３記載の前記電圧制御端子に接続され、請求項３記載の前記電圧制御端子電圧によって請求項３記載の前記入力クロックの遅延値を制御する請求項３記載の遅延回路。