JP2000124802A - Ｐｌｌ回路 - Google Patents
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Abstract
(57)【要約】
【課題】 周波数が異なる複数の単相クロックや多相ク
ロックを外部に出力することができるが、ＶＣＯ４の発
振周波数特性を広範囲にチューニングすることは容易で
なく、特に周波数が高くなる程、チューニングが困難に
なるため、単相クロック等の周波数精度が劣化する課題
があった。 【解決手段】 位相比較器，チャージポンプ，ＬＰＦ，
クロック生成回路及び分周回路を複数組設置するととも
に、発振周波数特性が相互に異なるＶＣＯを複数組設置
する。
ロックを外部に出力することができるが、ＶＣＯ４の発
振周波数特性を広範囲にチューニングすることは容易で
なく、特に周波数が高くなる程、チューニングが困難に
なるため、単相クロック等の周波数精度が劣化する課題
があった。 【解決手段】 位相比較器，チャージポンプ，ＬＰＦ，
クロック生成回路及び分周回路を複数組設置するととも
に、発振周波数特性が相互に異なるＶＣＯを複数組設置
する。
Description
【０００１】
【発明の属する技術分野】この発明は、高速なシステム
クロックを必要とする半導体集積回路に内蔵され、周波
数が異なる単相クロック又は多相クロックを生成するＰ
ＬＬ（ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏｐ）回路に関す
るものである。
クロックを必要とする半導体集積回路に内蔵され、周波
数が異なる単相クロック又は多相クロックを生成するＰ
ＬＬ（ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏｐ）回路に関す
るものである。
【０００２】
【従来の技術】図６は従来のＰＬＬ回路を示す構成図で
あり、図において、１はＰＬＬ回路に入力されるクロッ
ク（以下、外部クロックという）と分周回路６により分
周されたクロック（以下、分周クロックという）の位相
を比較し、その比較結果に応じてチャージポンプ２に供
給するパルス信号のパルス幅を制御する位相比較器、２
は位相比較器１から供給されるパルス信号のパルス幅に
応じて、ＶＣＯ４の制御電圧を調整するチャージポン
プ、３はＶＣＯ４の制御電圧に含まれる高周波ノイズを
除去するローパスフィルタ（以下、ＬＰＦという）であ
る。
あり、図において、１はＰＬＬ回路に入力されるクロッ
ク（以下、外部クロックという）と分周回路６により分
周されたクロック（以下、分周クロックという）の位相
を比較し、その比較結果に応じてチャージポンプ２に供
給するパルス信号のパルス幅を制御する位相比較器、２
は位相比較器１から供給されるパルス信号のパルス幅に
応じて、ＶＣＯ４の制御電圧を調整するチャージポン
プ、３はＶＣＯ４の制御電圧に含まれる高周波ノイズを
除去するローパスフィルタ（以下、ＬＰＦという）であ
る。
【０００３】４はＬＰＦ３を経由してチャージポンプ２
から出力される制御電圧に対応する周波数のクロック
（以下、単相クロックという）を発振するＶＣＯ（電圧
制御発振器）、５はＶＣＯ４により発振された単相クロ
ックから多相クロックを生成し、単相クロック又は多相
クロックの少なくとも一方を外部出力するクロック生成
回路、６はＶＣＯ４により発振された単相クロックを分
周し、その分周クロックを位相比較器１に出力する分周
回路である。
から出力される制御電圧に対応する周波数のクロック
（以下、単相クロックという）を発振するＶＣＯ（電圧
制御発振器）、５はＶＣＯ４により発振された単相クロ
ックから多相クロックを生成し、単相クロック又は多相
クロックの少なくとも一方を外部出力するクロック生成
回路、６はＶＣＯ４により発振された単相クロックを分
周し、その分周クロックを位相比較器１に出力する分周
回路である。
【０００４】次に動作について説明する。まず、ＰＬＬ
回路の位相比較器１は、ＰＬＬ回路に入力される外部ク
ロックと単相クロック及び多相クロック間の同期を図る
ため、外部クロックと分周回路６により分周された分周
クロックの位相を比較する。
回路の位相比較器１は、ＰＬＬ回路に入力される外部ク
ロックと単相クロック及び多相クロック間の同期を図る
ため、外部クロックと分周回路６により分周された分周
クロックの位相を比較する。
【０００５】そして、位相比較器１は、両クロックの位
相が一致する場合には、チャージポンプ２に供給するパ
ルス信号の出力を停止するが、両クロックの位相が一致
しない場合には、その位相差に応じた幅を持つパルス信
号を出力する。なお、チャージポンプ２に供給するパル
ス信号は２種類存在し、ＶＣＯ４の制御電圧を下げるた
めのパルス信号と、ＶＣＯ４の制御電圧を上げるための
パルス信号がある。
相が一致する場合には、チャージポンプ２に供給するパ
ルス信号の出力を停止するが、両クロックの位相が一致
しない場合には、その位相差に応じた幅を持つパルス信
号を出力する。なお、チャージポンプ２に供給するパル
ス信号は２種類存在し、ＶＣＯ４の制御電圧を下げるた
めのパルス信号と、ＶＣＯ４の制御電圧を上げるための
パルス信号がある。
【０００６】即ち、分周クロックの位相が外部クロック
より遅れている場合には、分周クロックの位相を進ませ
るため、ＶＣＯ４の制御電圧を上げるためのパルス信号
のパルス幅を広くする。一方、分周クロックの位相が外
部クロックより進んでいる場合には、分周クロックの位
相を遅らせるため、ＶＣＯ４の制御電圧を下げるための
パルス信号のパルス幅を広くする。
より遅れている場合には、分周クロックの位相を進ませ
るため、ＶＣＯ４の制御電圧を上げるためのパルス信号
のパルス幅を広くする。一方、分周クロックの位相が外
部クロックより進んでいる場合には、分周クロックの位
相を遅らせるため、ＶＣＯ４の制御電圧を下げるための
パルス信号のパルス幅を広くする。
【０００７】そして、チャージポンプ２は、位相比較器
１から供給される２種類のパルス信号のパルス幅に応じ
て、ＶＣＯ４の制御電圧を調整する。具体的には、ＶＣ
Ｏ４の制御電圧を上げるためのパルス信号のパルス幅が
広くなれば、ＶＣＯ４の制御電圧を高くし、ＶＣＯ４の
制御電圧を下げるためのパルス信号のパルス幅が広くな
れば、ＶＣＯ４の制御電圧を低くする。そして、ＬＰＦ
３は、外部から重畳されるノイズの影響を弱めて、ＶＣ
Ｏ４の制御電圧の変動を緩和するため、ＶＣＯ４の制御
電圧に含まれる高周波ノイズを除去し、ノイズ除去後の
制御電圧をＶＣＯ４に出力する。
１から供給される２種類のパルス信号のパルス幅に応じ
て、ＶＣＯ４の制御電圧を調整する。具体的には、ＶＣ
Ｏ４の制御電圧を上げるためのパルス信号のパルス幅が
広くなれば、ＶＣＯ４の制御電圧を高くし、ＶＣＯ４の
制御電圧を下げるためのパルス信号のパルス幅が広くな
れば、ＶＣＯ４の制御電圧を低くする。そして、ＬＰＦ
３は、外部から重畳されるノイズの影響を弱めて、ＶＣ
Ｏ４の制御電圧の変動を緩和するため、ＶＣＯ４の制御
電圧に含まれる高周波ノイズを除去し、ノイズ除去後の
制御電圧をＶＣＯ４に出力する。
【０００８】このようにして、ＬＰＦ３から制御電圧が
出力されると、ＶＣＯ４は、その制御電圧に対応する周
波数の単相クロックを発振するが、ＰＬＬ回路が、周波
数が異なる複数の単相クロックや多相クロックを外部出
力する必要がある場合には、ＶＣＯ４の発振周波数特性
を低周波領域から高周波領域まで広げる必要があるた
め、ＶＣＯ４を構成するトランジスタを用いて、ＶＣＯ
４の発振周波数特性が広範囲になるようにチューニング
する。図７はＶＣＯ４の発振周波数特性を２０ＭＨｚか
ら１００ＭＨｚの範囲にチューニングした例を示してい
る。
出力されると、ＶＣＯ４は、その制御電圧に対応する周
波数の単相クロックを発振するが、ＰＬＬ回路が、周波
数が異なる複数の単相クロックや多相クロックを外部出
力する必要がある場合には、ＶＣＯ４の発振周波数特性
を低周波領域から高周波領域まで広げる必要があるた
め、ＶＣＯ４を構成するトランジスタを用いて、ＶＣＯ
４の発振周波数特性が広範囲になるようにチューニング
する。図７はＶＣＯ４の発振周波数特性を２０ＭＨｚか
ら１００ＭＨｚの範囲にチューニングした例を示してい
る。
【０００９】そして、クロック生成回路５は、ＶＣＯ４
が単相クロックを発振すると、その単相クロックから多
相クロックを生成し、単相クロック又は多相クロックの
少なくとも一方を外部出力する。ただし、単相クロック
の分周クロックを外部出力する必要がある場合には、ク
ロック生成回路５が分周回路を内蔵し、単相クロックの
分周クロックを外部出力する。なお、分周回路６は、外
部クロックと単相クロック及び多相クロック間の同期を
図るため、ＶＣＯ４により発振された単相クロックを分
周し、その分周クロックを位相比較器１に出力する。
が単相クロックを発振すると、その単相クロックから多
相クロックを生成し、単相クロック又は多相クロックの
少なくとも一方を外部出力する。ただし、単相クロック
の分周クロックを外部出力する必要がある場合には、ク
ロック生成回路５が分周回路を内蔵し、単相クロックの
分周クロックを外部出力する。なお、分周回路６は、外
部クロックと単相クロック及び多相クロック間の同期を
図るため、ＶＣＯ４により発振された単相クロックを分
周し、その分周クロックを位相比較器１に出力する。
【００１０】なお、上記従来例の他に、ＰＬＬ回路に複
数のＶＣＯを設置する技術が特開平２−２３４５１５号
公報に開示されているが、かかる技術は、周波数が異な
る複数の単相クロック等を得るために複数のＶＣＯを設
置するものではなく、最適なループ雑音帯域を得るため
に複数のＶＣＯを設置するものである。
数のＶＣＯを設置する技術が特開平２−２３４５１５号
公報に開示されているが、かかる技術は、周波数が異な
る複数の単相クロック等を得るために複数のＶＣＯを設
置するものではなく、最適なループ雑音帯域を得るため
に複数のＶＣＯを設置するものである。
【００１１】
【発明が解決しようとする課題】従来のＰＬＬ回路は以
上のように構成されているので、周波数が異なる複数の
単相クロックや多相クロックを外部に出力することがで
きるが、ＶＣＯ４の発振周波数特性を広範囲にチューニ
ングすることは容易でなく、特に周波数が高くなる程、
チューニングが困難になるため、単相クロック等の周波
数精度が劣化する課題があった。なお、仮に、ＶＣＯ４
の発振周波数特性を広範囲にチューニングすることがで
きても、ノイズ等が発生してＶＣＯ４の制御電圧が変動
すると、発振周波数の変動が顕著になるため、単相クロ
ック等をシステムクロックとして使用する半導体集積回
路（例えば、半導体集積回路が内蔵するマイコン）が誤
動作するおそれがあった。
上のように構成されているので、周波数が異なる複数の
単相クロックや多相クロックを外部に出力することがで
きるが、ＶＣＯ４の発振周波数特性を広範囲にチューニ
ングすることは容易でなく、特に周波数が高くなる程、
チューニングが困難になるため、単相クロック等の周波
数精度が劣化する課題があった。なお、仮に、ＶＣＯ４
の発振周波数特性を広範囲にチューニングすることがで
きても、ノイズ等が発生してＶＣＯ４の制御電圧が変動
すると、発振周波数の変動が顕著になるため、単相クロ
ック等をシステムクロックとして使用する半導体集積回
路（例えば、半導体集積回路が内蔵するマイコン）が誤
動作するおそれがあった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、ＶＣＯにおける発振周波数特性の
チューニングを容易に行うことができるとともに、ノイ
ズ等の影響を受けにくいＰＬＬ回路を得ることを目的と
する。
めになされたもので、ＶＣＯにおける発振周波数特性の
チューニングを容易に行うことができるとともに、ノイ
ズ等の影響を受けにくいＰＬＬ回路を得ることを目的と
する。
【００１３】
【課題を解決するための手段】この発明に係るＰＬＬ回
路は、調整手段及び分周手段を複数組設置するととも
に、発振周波数特性が相互に異なる発振手段を複数組設
置するようにしたものである。
路は、調整手段及び分周手段を複数組設置するととも
に、発振周波数特性が相互に異なる発振手段を複数組設
置するようにしたものである。
【００１４】この発明に係るＰＬＬ回路は、第１の発振
手段と異なる発振周波数特性を有する第２の発振手段を
設けるようにしたものである。
手段と異なる発振周波数特性を有する第２の発振手段を
設けるようにしたものである。
【００１５】この発明に係るＰＬＬ回路は、第２の調整
手段及び第２の分周手段を複数組設置するとともに、発
振周波数特性が相互に異なる第２の発振手段を複数組設
置するようにしたものである。
手段及び第２の分周手段を複数組設置するとともに、発
振周波数特性が相互に異なる第２の発振手段を複数組設
置するようにしたものである。
【００１６】この発明に係るＰＬＬ回路は、第１の発振
手段と異なる発振周波数特性を有する第２の発振手段を
設けるとともに、調整手段と分周手段を共通化したもの
である。
手段と異なる発振周波数特性を有する第２の発振手段を
設けるとともに、調整手段と分周手段を共通化したもの
である。
【００１７】この発明に係るＰＬＬ回路は、発振周波数
特性が相互に異なる第２の発振手段を複数組設置するよ
うにしたものである。
特性が相互に異なる第２の発振手段を複数組設置するよ
うにしたものである。
【００１８】この発明に係るＰＬＬ回路は、第１の発振
手段における発振周波数特性を第２の発振手段における
発振周波数特性の２Ｎ倍（Ｎは整数）にチューニングす
るようにしたものである。
手段における発振周波数特性を第２の発振手段における
発振周波数特性の２Ｎ倍（Ｎは整数）にチューニングす
るようにしたものである。
【００１９】この発明に係るＰＬＬ回路は、第２の発振
手段における発振周波数特性を第１の発振手段における
発振周波数特性の２Ｎ倍（Ｎは整数）にチューニングす
るようにしたものである。
手段における発振周波数特性を第１の発振手段における
発振周波数特性の２Ｎ倍（Ｎは整数）にチューニングす
るようにしたものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＰ
ＬＬ回路を示す構成図であり、図において、１１はＰＬ
Ｌ回路に入力されるクロック（以下、外部クロックとい
う）と分周回路１６により分周されたクロック（以下、
分周クロックＡという）の位相を比較し、その比較結果
に応じてチャージポンプ１２に供給するパルス信号Ａの
パルス幅を制御する位相比較器（調整手段）、１２は位
相比較器１１から供給されるパルス信号Ａのパルス幅に
応じて、ＶＣＯ１４の制御電圧を調整するチャージポン
プ（調整手段）、１３はＶＣＯ１４の制御電圧に含まれ
る高周波ノイズを除去するローパスフィルタ（以下、Ｌ
ＰＦという）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＰ
ＬＬ回路を示す構成図であり、図において、１１はＰＬ
Ｌ回路に入力されるクロック（以下、外部クロックとい
う）と分周回路１６により分周されたクロック（以下、
分周クロックＡという）の位相を比較し、その比較結果
に応じてチャージポンプ１２に供給するパルス信号Ａの
パルス幅を制御する位相比較器（調整手段）、１２は位
相比較器１１から供給されるパルス信号Ａのパルス幅に
応じて、ＶＣＯ１４の制御電圧を調整するチャージポン
プ（調整手段）、１３はＶＣＯ１４の制御電圧に含まれ
る高周波ノイズを除去するローパスフィルタ（以下、Ｌ
ＰＦという）である。
【００２１】１４はＬＰＦ１３を経由してチャージポン
プ１２から出力される制御電圧に対応する周波数のクロ
ック（以下、単相クロックＡという）を発振する電圧制
御発振器であるＶＣＯ（発振手段）、１５はＶＣＯ１４
により発振された単相クロックＡから多相クロックＡを
生成し、単相クロックＡ又は多相クロックＡの少なくと
も一方を外部出力するクロック生成回路、１６はＶＣＯ
１４により発振された単相クロックＡを分周し、その分
周クロックＡを位相比較器１１に出力する分周回路（分
周手段）である。
プ１２から出力される制御電圧に対応する周波数のクロ
ック（以下、単相クロックＡという）を発振する電圧制
御発振器であるＶＣＯ（発振手段）、１５はＶＣＯ１４
により発振された単相クロックＡから多相クロックＡを
生成し、単相クロックＡ又は多相クロックＡの少なくと
も一方を外部出力するクロック生成回路、１６はＶＣＯ
１４により発振された単相クロックＡを分周し、その分
周クロックＡを位相比較器１１に出力する分周回路（分
周手段）である。
【００２２】また、２１はＰＬＬ回路に入力される外部
クロックと分周回路２６により分周された分周クロック
Ｂの位相を比較し、その比較結果に応じてチャージポン
プ２２に供給するパルス信号Ｂのパルス幅を制御する位
相比較器（調整手段）、２２は位相比較器２１から供給
されるパルス信号Ｂのパルス幅に応じて、ＶＣＯ２４の
制御電圧を調整するチャージポンプ（調整手段）、２３
はＶＣＯ２４の制御電圧に含まれる高周波ノイズを除去
するローパスフィルタ（以下、ＬＰＦという）である。
クロックと分周回路２６により分周された分周クロック
Ｂの位相を比較し、その比較結果に応じてチャージポン
プ２２に供給するパルス信号Ｂのパルス幅を制御する位
相比較器（調整手段）、２２は位相比較器２１から供給
されるパルス信号Ｂのパルス幅に応じて、ＶＣＯ２４の
制御電圧を調整するチャージポンプ（調整手段）、２３
はＶＣＯ２４の制御電圧に含まれる高周波ノイズを除去
するローパスフィルタ（以下、ＬＰＦという）である。
【００２３】２４はＶＣＯ１４と異なる発振周波数特性
を有し、ＬＰＦ２３を経由してチャージポンプ２２から
出力される制御電圧に対応する周波数のクロック（以
下、単相クロックＢという）を発振する電圧制御発振器
であるＶＣＯ（発振手段）、２５はＶＣＯ２４により発
振された単相クロックＢから多相クロックＢを生成し、
単相クロックＢ又は多相クロックＢの少なくとも一方を
外部出力するクロック生成回路、２６はＶＣＯ２４によ
り発振された単相クロックＢを分周し、その分周クロッ
クＢを位相比較器２１に出力する分周回路（分周手段）
である。
を有し、ＬＰＦ２３を経由してチャージポンプ２２から
出力される制御電圧に対応する周波数のクロック（以
下、単相クロックＢという）を発振する電圧制御発振器
であるＶＣＯ（発振手段）、２５はＶＣＯ２４により発
振された単相クロックＢから多相クロックＢを生成し、
単相クロックＢ又は多相クロックＢの少なくとも一方を
外部出力するクロック生成回路、２６はＶＣＯ２４によ
り発振された単相クロックＢを分周し、その分周クロッ
クＢを位相比較器２１に出力する分周回路（分周手段）
である。
【００２４】次に動作について説明する。この実施の形
態１では、周波数が４０ＭＨｚの単相クロックＡ等と、
周波数が８０ＭＨｚの単相クロックＢ等を外部に出力す
ることができるＰＬＬ回路について説明する。まず、Ｐ
ＬＬ回路の位相比較器１１は、ＰＬＬ回路に入力される
外部クロックと単相クロックＡ及び多相クロックＡ間の
同期を図るため、外部クロックと分周回路１６により分
周された分周クロックＡの位相を比較する。
態１では、周波数が４０ＭＨｚの単相クロックＡ等と、
周波数が８０ＭＨｚの単相クロックＢ等を外部に出力す
ることができるＰＬＬ回路について説明する。まず、Ｐ
ＬＬ回路の位相比較器１１は、ＰＬＬ回路に入力される
外部クロックと単相クロックＡ及び多相クロックＡ間の
同期を図るため、外部クロックと分周回路１６により分
周された分周クロックＡの位相を比較する。
【００２５】そして、位相比較器１１は、両クロックの
位相が一致する場合には、チャージポンプ１２に供給す
るパルス信号Ａの出力を停止するが、両クロックの位相
が一致しない場合には、その位相差に応じた幅を持つパ
ルス信号Ａを出力する。なお、チャージポンプ１２に供
給するパルス信号Ａは２種類存在し、ＶＣＯ１４の制御
電圧を下げるためのパルス信号と、ＶＣＯ１４の制御電
圧を上げるためのパルス信号がある。
位相が一致する場合には、チャージポンプ１２に供給す
るパルス信号Ａの出力を停止するが、両クロックの位相
が一致しない場合には、その位相差に応じた幅を持つパ
ルス信号Ａを出力する。なお、チャージポンプ１２に供
給するパルス信号Ａは２種類存在し、ＶＣＯ１４の制御
電圧を下げるためのパルス信号と、ＶＣＯ１４の制御電
圧を上げるためのパルス信号がある。
【００２６】即ち、分周クロックＡの位相が外部クロッ
クより遅れている場合には、分周クロックＡの位相を進
ませるため、ＶＣＯ１４の制御電圧を上げるためのパル
ス信号のパルス幅を広くする。一方、分周クロックＡの
位相が外部クロックより進んでいる場合には、分周クロ
ックＡの位相を遅らせるため、ＶＣＯ１４の制御電圧を
下げるためのパルス信号のパルス幅を広くする。
クより遅れている場合には、分周クロックＡの位相を進
ませるため、ＶＣＯ１４の制御電圧を上げるためのパル
ス信号のパルス幅を広くする。一方、分周クロックＡの
位相が外部クロックより進んでいる場合には、分周クロ
ックＡの位相を遅らせるため、ＶＣＯ１４の制御電圧を
下げるためのパルス信号のパルス幅を広くする。
【００２７】そして、チャージポンプ１２は、位相比較
器１１から供給される２種類のパルス信号Ａのパルス幅
に応じて、ＶＣＯ１４の制御電圧を調整する。具体的に
は、ＶＣＯ１４の制御電圧を上げるためのパルス信号の
パルス幅が広くなれば、ＶＣＯ１４の制御電圧を高く
し、ＶＣＯ１４の制御電圧を下げるためのパルス信号の
パルス幅が広くなれば、ＶＣＯ１４の制御電圧を低くす
る。そして、ＬＰＦ１３は、外部から重畳されるノイズ
の影響を弱めて、ＶＣＯ１４の制御電圧の変動を緩和す
るため、ＶＣＯ１４の制御電圧に含まれる高周波ノイズ
を除去し、ノイズ除去後の制御電圧をＶＣＯ１４に出力
する。
器１１から供給される２種類のパルス信号Ａのパルス幅
に応じて、ＶＣＯ１４の制御電圧を調整する。具体的に
は、ＶＣＯ１４の制御電圧を上げるためのパルス信号の
パルス幅が広くなれば、ＶＣＯ１４の制御電圧を高く
し、ＶＣＯ１４の制御電圧を下げるためのパルス信号の
パルス幅が広くなれば、ＶＣＯ１４の制御電圧を低くす
る。そして、ＬＰＦ１３は、外部から重畳されるノイズ
の影響を弱めて、ＶＣＯ１４の制御電圧の変動を緩和す
るため、ＶＣＯ１４の制御電圧に含まれる高周波ノイズ
を除去し、ノイズ除去後の制御電圧をＶＣＯ１４に出力
する。
【００２８】このようにして、ＬＰＦ１３から制御電圧
が出力されると、ＶＣＯ１４は、その制御電圧に対応す
る周波数の単相クロックＡを発振するが、周波数が４０
ＭＨｚの単相クロックＡ等を外部出力するため、ＶＣＯ
１４の発振周波数特性が４０ＭＨｚをカバーするよう
に、ＶＣＯ１４の発振周波数特性がチューニングされて
いる（図２を参照）。発振周波数特性のチューニング
は、ＶＣＯ１４を構成するトランジスタを用いて行う。
が出力されると、ＶＣＯ１４は、その制御電圧に対応す
る周波数の単相クロックＡを発振するが、周波数が４０
ＭＨｚの単相クロックＡ等を外部出力するため、ＶＣＯ
１４の発振周波数特性が４０ＭＨｚをカバーするよう
に、ＶＣＯ１４の発振周波数特性がチューニングされて
いる（図２を参照）。発振周波数特性のチューニング
は、ＶＣＯ１４を構成するトランジスタを用いて行う。
【００２９】そして、クロック生成回路１５は、ＶＣＯ
１４が単相クロックＡを発振すると、その単相クロック
Ａから多相クロックＡを生成し、単相クロックＡ又は多
相クロックＡの少なくとも一方を外部出力する。ただ
し、単相クロックＡの分周クロックＡを外部出力する必
要がある場合には、クロック生成回路１５が分周回路を
内蔵し、単相クロックＡの分周クロックＡを外部出力す
る。なお、分周回路１６は、外部クロックと単相クロッ
クＡ及び多相クロックＡ間の同期を図るため、ＶＣＯ１
４により発振された単相クロックＡを分周し、その分周
クロックＡを位相比較器１１に出力する。
１４が単相クロックＡを発振すると、その単相クロック
Ａから多相クロックＡを生成し、単相クロックＡ又は多
相クロックＡの少なくとも一方を外部出力する。ただ
し、単相クロックＡの分周クロックＡを外部出力する必
要がある場合には、クロック生成回路１５が分周回路を
内蔵し、単相クロックＡの分周クロックＡを外部出力す
る。なお、分周回路１６は、外部クロックと単相クロッ
クＡ及び多相クロックＡ間の同期を図るため、ＶＣＯ１
４により発振された単相クロックＡを分周し、その分周
クロックＡを位相比較器１１に出力する。
【００３０】次に、ＰＬＬ回路の位相比較器２１は、Ｐ
ＬＬ回路に入力される外部クロックと単相クロックＢ及
び多相クロックＢ間の同期を図るため、外部クロックと
分周回路２６により分周された分周クロックＢの位相を
比較する。なお、チャージポンプ２２に供給するパルス
信号Ｂは２種類存在し、ＶＣＯ２４の制御電圧を下げる
ためのパルス信号と、ＶＣＯ２４の制御電圧を上げるた
めのパルス信号がある。
ＬＬ回路に入力される外部クロックと単相クロックＢ及
び多相クロックＢ間の同期を図るため、外部クロックと
分周回路２６により分周された分周クロックＢの位相を
比較する。なお、チャージポンプ２２に供給するパルス
信号Ｂは２種類存在し、ＶＣＯ２４の制御電圧を下げる
ためのパルス信号と、ＶＣＯ２４の制御電圧を上げるた
めのパルス信号がある。
【００３１】そして、位相比較器２１は、両クロックの
位相が一致する場合には、チャージポンプ２２に供給す
るパルス信号Ｂの出力を停止するが、両クロックの位相
が一致しない場合には、その位相差に応じた幅を持つパ
ルス信号Ｂを出力する。
位相が一致する場合には、チャージポンプ２２に供給す
るパルス信号Ｂの出力を停止するが、両クロックの位相
が一致しない場合には、その位相差に応じた幅を持つパ
ルス信号Ｂを出力する。
【００３２】即ち、分周クロックＢの位相が外部クロッ
クより遅れている場合には、分周クロックＢの位相を進
ませるため、ＶＣＯ２４の制御電圧を上げるためのパル
ス信号のパルス幅を広くする。一方、分周クロックＢの
位相が外部クロックより進んでいる場合には、分周クロ
ックＢの位相を遅らせるため、ＶＣＯ２４の制御電圧を
下げるためのパルス信号のパルス幅を広くする。
クより遅れている場合には、分周クロックＢの位相を進
ませるため、ＶＣＯ２４の制御電圧を上げるためのパル
ス信号のパルス幅を広くする。一方、分周クロックＢの
位相が外部クロックより進んでいる場合には、分周クロ
ックＢの位相を遅らせるため、ＶＣＯ２４の制御電圧を
下げるためのパルス信号のパルス幅を広くする。
【００３３】そして、チャージポンプ２２は、位相比較
器２１から供給されるパルス信号Ｂのパルス幅に応じ
て、ＶＣＯ２４の制御電圧を調整する。具体的には、Ｖ
ＣＯ２４の制御電圧を上げるためのパルス信号のパルス
幅が広くなれば、ＶＣＯ２４の制御電圧を高くし、ＶＣ
Ｏ２４の制御電圧を下げるためのパルス信号のパルス幅
が広くなれば、ＶＣＯ２４の制御電圧を低くする。そし
て、ＬＰＦ２３は、外部から重畳されるノイズの影響を
弱めて、ＶＣＯ２４の制御電圧の変動を緩和するため、
ＶＣＯ２４の制御電圧に含まれる高周波ノイズを除去
し、ノイズ除去後の制御電圧をＶＣＯ２４に出力する。
器２１から供給されるパルス信号Ｂのパルス幅に応じ
て、ＶＣＯ２４の制御電圧を調整する。具体的には、Ｖ
ＣＯ２４の制御電圧を上げるためのパルス信号のパルス
幅が広くなれば、ＶＣＯ２４の制御電圧を高くし、ＶＣ
Ｏ２４の制御電圧を下げるためのパルス信号のパルス幅
が広くなれば、ＶＣＯ２４の制御電圧を低くする。そし
て、ＬＰＦ２３は、外部から重畳されるノイズの影響を
弱めて、ＶＣＯ２４の制御電圧の変動を緩和するため、
ＶＣＯ２４の制御電圧に含まれる高周波ノイズを除去
し、ノイズ除去後の制御電圧をＶＣＯ２４に出力する。
【００３４】このようにして、ＬＰＦ２３から制御電圧
が出力されると、ＶＣＯ２４は、その制御電圧に対応す
る周波数の単相クロックＢを発振するが、周波数が８０
ＭＨｚの単相クロックＢ等を外部出力するため、ＶＣＯ
２４の発振周波数特性が８０ＭＨｚをカバーするよう
に、ＶＣＯ２４の発振周波数特性がチューニングされて
いる（図２を参照）。発振周波数特性のチューニング
は、ＶＣＯ２４を構成するトランジスタを用いて行う。
が出力されると、ＶＣＯ２４は、その制御電圧に対応す
る周波数の単相クロックＢを発振するが、周波数が８０
ＭＨｚの単相クロックＢ等を外部出力するため、ＶＣＯ
２４の発振周波数特性が８０ＭＨｚをカバーするよう
に、ＶＣＯ２４の発振周波数特性がチューニングされて
いる（図２を参照）。発振周波数特性のチューニング
は、ＶＣＯ２４を構成するトランジスタを用いて行う。
【００３５】そして、クロック生成回路２５は、ＶＣＯ
２４が単相クロックＢを発振すると、その単相クロック
Ｂから多相クロックＢを生成し、単相クロックＢ又は多
相クロックＢの少なくとも一方を外部出力する。ただ
し、単相クロックＢの分周クロックＢを外部出力する必
要がある場合には、クロック生成回路２５が分周回路を
内蔵し、単相クロックＢの分周クロックＢを外部出力す
る。なお、分周回路２６は、外部クロックと単相クロッ
クＢ及び多相クロックＢ間の同期を図るため、ＶＣＯ２
４により発振された単相クロックＢを分周し、その分周
クロックＢを位相比較器２１に出力する。
２４が単相クロックＢを発振すると、その単相クロック
Ｂから多相クロックＢを生成し、単相クロックＢ又は多
相クロックＢの少なくとも一方を外部出力する。ただ
し、単相クロックＢの分周クロックＢを外部出力する必
要がある場合には、クロック生成回路２５が分周回路を
内蔵し、単相クロックＢの分周クロックＢを外部出力す
る。なお、分周回路２６は、外部クロックと単相クロッ
クＢ及び多相クロックＢ間の同期を図るため、ＶＣＯ２
４により発振された単相クロックＢを分周し、その分周
クロックＢを位相比較器２１に出力する。
【００３６】以上で明らかなように、この実施の形態１
によれば、位相比較器，チャージポンプ，ＬＰＦ，クロ
ック生成回路及び分周回路を複数組設置するとともに、
発振周波数特性が相互に異なるＶＣＯを複数組設置する
ように構成したので、ＶＣＯ１４，２４の発振周波数特
性を広範囲にチューニングすることなく、周波数が異な
る複数の単相クロックや多相クロックを外部に出力する
ことができるようになり、そのため、ＶＣＯ１４，２４
の発振周波数特性のチューニングを容易に行うことがで
きる効果を奏する。また、ＶＣＯ１４，２４の発振周波
数特性が特定の発振周波数をカバーするようにチューニ
ングすれば足りるので、ノイズ等の影響を受けにくいＰ
ＬＬ回路を得ることができる効果を奏する。
によれば、位相比較器，チャージポンプ，ＬＰＦ，クロ
ック生成回路及び分周回路を複数組設置するとともに、
発振周波数特性が相互に異なるＶＣＯを複数組設置する
ように構成したので、ＶＣＯ１４，２４の発振周波数特
性を広範囲にチューニングすることなく、周波数が異な
る複数の単相クロックや多相クロックを外部に出力する
ことができるようになり、そのため、ＶＣＯ１４，２４
の発振周波数特性のチューニングを容易に行うことがで
きる効果を奏する。また、ＶＣＯ１４，２４の発振周波
数特性が特定の発振周波数をカバーするようにチューニ
ングすれば足りるので、ノイズ等の影響を受けにくいＰ
ＬＬ回路を得ることができる効果を奏する。
【００３７】実施の形態２．上記実施の形態１では、Ｌ
ＰＦ１３，２３をＰＬＬ回路に内蔵するものについて示
したが、ＬＰＦ１３，２３を外付けにしてもよく、上記
実施の形態１と同様の効果を奏する。また、上記実施の
形態１では、ＶＣＯ等を２組設置するものについて示し
たが、これに限るものではなく、３組以上設置してもよ
いことは言うまでもない。
ＰＦ１３，２３をＰＬＬ回路に内蔵するものについて示
したが、ＬＰＦ１３，２３を外付けにしてもよく、上記
実施の形態１と同様の効果を奏する。また、上記実施の
形態１では、ＶＣＯ等を２組設置するものについて示し
たが、これに限るものではなく、３組以上設置してもよ
いことは言うまでもない。
【００３８】実施の形態３．図３はこの発明の実施の形
態３によるＰＬＬ回路を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。３１はクロック生成回路１５（またはＶ
ＣＯ１４）から出力される単相クロックＡと分周回路２
６により分周された分周クロックＢの位相を比較し、そ
の比較結果に応じてチャージポンプ２２に供給するパル
ス信号Ｂのパルス幅を制御する位相比較器（第２の調整
手段）である。
態３によるＰＬＬ回路を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。３１はクロック生成回路１５（またはＶ
ＣＯ１４）から出力される単相クロックＡと分周回路２
６により分周された分周クロックＢの位相を比較し、そ
の比較結果に応じてチャージポンプ２２に供給するパル
ス信号Ｂのパルス幅を制御する位相比較器（第２の調整
手段）である。
【００３９】ただし、この実施の形態２では、位相比較
器１１及びチャージポンプ１２は第１の調整手段を構成
し、ＶＣＯ１４は第１の発振手段を構成し、分周回路１
６は第１の分周手段を構成する。また、チャージポンプ
２２は第２の調整手段を構成し、ＶＣＯ２４は第２の発
振手段を構成し、分周回路２６は第２の分周手段を構成
する。
器１１及びチャージポンプ１２は第１の調整手段を構成
し、ＶＣＯ１４は第１の発振手段を構成し、分周回路１
６は第１の分周手段を構成する。また、チャージポンプ
２２は第２の調整手段を構成し、ＶＣＯ２４は第２の発
振手段を構成し、分周回路２６は第２の分周手段を構成
する。
【００４０】次に動作について説明する。上記実施の形
態１では、位相比較器１１，２１は、一方の入力信号を
外部クロックとするものについて示したが、位相比較器
３１の一方の入力信号をクロック生成回路１５（または
ＶＣＯ１４）から出力される単相クロックＡとするよう
にしてもよく、上記実施の形態１と同様の効果を奏す
る。
態１では、位相比較器１１，２１は、一方の入力信号を
外部クロックとするものについて示したが、位相比較器
３１の一方の入力信号をクロック生成回路１５（または
ＶＣＯ１４）から出力される単相クロックＡとするよう
にしてもよく、上記実施の形態１と同様の効果を奏す
る。
【００４１】実施の形態４．上記実施の形態３では、位
相比較器３１，チャージポンプ２２，ＬＰＦ２３，ＶＣ
Ｏ２４，クロック生成回路２５及び分周回路２６を１組
設置するものについて示したが、これに限るものではな
く、これらを複数組設置するようにしてもよいことは言
うまでもない。
相比較器３１，チャージポンプ２２，ＬＰＦ２３，ＶＣ
Ｏ２４，クロック生成回路２５及び分周回路２６を１組
設置するものについて示したが、これに限るものではな
く、これらを複数組設置するようにしてもよいことは言
うまでもない。
【００４２】実施の形態５．上記実施の形態１では、位
相比較器，チャージポンプ，ＬＰＦ，クロック生成回
路，ＶＣＯ及び分周回路を１組設置するものについて示
したが、図４に示すように、位相比較器１１，チャージ
ポンプ１２，ＬＰＦ１３及び分周回路１６を共通化し、
ＶＣＯとクロック生成回路を２組設置するようにしても
よく、上記実施の形態１と同様の効果を奏する。
相比較器，チャージポンプ，ＬＰＦ，クロック生成回
路，ＶＣＯ及び分周回路を１組設置するものについて示
したが、図４に示すように、位相比較器１１，チャージ
ポンプ１２，ＬＰＦ１３及び分周回路１６を共通化し、
ＶＣＯとクロック生成回路を２組設置するようにしても
よく、上記実施の形態１と同様の効果を奏する。
【００４３】ただし、単相クロックＡ及び多相クロック
Ａと、単相クロックＢ及び多相クロックＢ間の同期を図
る必要がある場合には、ＶＣＯ１４の発振周波数特性を
ＶＣＯ２４の発振周波数特性の２Ｎ倍（Ｎは整数）にチ
ューニングする必要がある。図５の例では、ＶＣＯ１４
が４０ＭＨｚの単相クロックＡを発振し、ＶＣＯ２４が
８０ＭＨｚの単相クロックＢを発振する様子を示してい
る。
Ａと、単相クロックＢ及び多相クロックＢ間の同期を図
る必要がある場合には、ＶＣＯ１４の発振周波数特性を
ＶＣＯ２４の発振周波数特性の２Ｎ倍（Ｎは整数）にチ
ューニングする必要がある。図５の例では、ＶＣＯ１４
が４０ＭＨｚの単相クロックＡを発振し、ＶＣＯ２４が
８０ＭＨｚの単相クロックＢを発振する様子を示してい
る。
【００４４】このように、位相比較器１１，チャージポ
ンプ１２，ＬＰＦ１３及び分周回路１６を共通化する
と、上記実施の形態１等に比べて、ＶＣＯのチューニン
グは多少複雑になるが、ＰＬＬ回路の回路規模が小さく
なるメリットがある。
ンプ１２，ＬＰＦ１３及び分周回路１６を共通化する
と、上記実施の形態１等に比べて、ＶＣＯのチューニン
グは多少複雑になるが、ＰＬＬ回路の回路規模が小さく
なるメリットがある。
【００４５】実施の形態６．上記実施の形態５では、Ｖ
ＣＯ２４及びクロック生成回路２５を１組設置するもの
について示したが、これに限るものではなく、２組以上
設置してもよいことは言うまでもない。また、上記実施
の形態５では、ＶＣＯ１４の発振周波数特性をＶＣＯ２
４の発振周波数特性の２Ｎ倍（Ｎは整数）にチューニン
グするものについて示したが、ＶＣＯ２４の発振周波数
特性をＶＣＯ１４の発振周波数特性の２Ｎ倍（Ｎは整
数）にチューニングするようにしてもよく、上記実施の
形態５と同様の効果を奏する。
ＣＯ２４及びクロック生成回路２５を１組設置するもの
について示したが、これに限るものではなく、２組以上
設置してもよいことは言うまでもない。また、上記実施
の形態５では、ＶＣＯ１４の発振周波数特性をＶＣＯ２
４の発振周波数特性の２Ｎ倍（Ｎは整数）にチューニン
グするものについて示したが、ＶＣＯ２４の発振周波数
特性をＶＣＯ１４の発振周波数特性の２Ｎ倍（Ｎは整
数）にチューニングするようにしてもよく、上記実施の
形態５と同様の効果を奏する。
【００４６】
【発明の効果】以上のように、この発明によれば、調整
手段及び分周手段を複数組設置するとともに、発振周波
数特性が相互に異なる発振手段を複数組設置するように
構成したので、発振手段における発振周波数特性のチュ
ーニングを容易に行うことができるとともに、ノイズ等
の影響を受けにくいＰＬＬ回路を得ることができる効果
がある。
手段及び分周手段を複数組設置するとともに、発振周波
数特性が相互に異なる発振手段を複数組設置するように
構成したので、発振手段における発振周波数特性のチュ
ーニングを容易に行うことができるとともに、ノイズ等
の影響を受けにくいＰＬＬ回路を得ることができる効果
がある。
【００４７】この発明によれば、第１の発振手段と異な
る発振周波数特性を有する第２の発振手段を設けるよう
に構成したので、発振手段における発振周波数特性のチ
ューニングを容易に行うことができるとともに、ノイズ
等の影響を受けにくいＰＬＬ回路を得ることができる効
果がある。
る発振周波数特性を有する第２の発振手段を設けるよう
に構成したので、発振手段における発振周波数特性のチ
ューニングを容易に行うことができるとともに、ノイズ
等の影響を受けにくいＰＬＬ回路を得ることができる効
果がある。
【００４８】この発明によれば、第２の調整手段及び第
２の分周手段を複数組設置するとともに、発振周波数特
性が相互に異なる第２の発振手段を複数組設置するよう
に構成したので、周波数が異なる複数の単相クロックや
多相クロックを外部に出力することができる効果があ
る。
２の分周手段を複数組設置するとともに、発振周波数特
性が相互に異なる第２の発振手段を複数組設置するよう
に構成したので、周波数が異なる複数の単相クロックや
多相クロックを外部に出力することができる効果があ
る。
【００４９】この発明によれば、第１の発振手段と異な
る発振周波数特性を有する第２の発振手段を設けるとと
もに、調整手段と分周手段を共通化するように構成した
ので、発振手段における発振周波数特性のチューニング
を容易に行うことができるとともに、ノイズ等の影響を
受けにくいＰＬＬ回路を得ることができる効果がある。
る発振周波数特性を有する第２の発振手段を設けるとと
もに、調整手段と分周手段を共通化するように構成した
ので、発振手段における発振周波数特性のチューニング
を容易に行うことができるとともに、ノイズ等の影響を
受けにくいＰＬＬ回路を得ることができる効果がある。
【００５０】この発明によれば、発振周波数特性が相互
に異なる第２の発振手段を複数組設置するように構成し
たので、周波数が異なる複数の単相クロックや多相クロ
ックを外部に出力することができる効果がある。
に異なる第２の発振手段を複数組設置するように構成し
たので、周波数が異なる複数の単相クロックや多相クロ
ックを外部に出力することができる効果がある。
【００５１】この発明によれば、第１の発振手段におけ
る発振周波数特性を第２の発振手段における発振周波数
特性の２Ｎ倍（Ｎは整数）にチューニングするように構
成したので、複数の単相クロック等間の同期を図ること
ができる効果がある。
る発振周波数特性を第２の発振手段における発振周波数
特性の２Ｎ倍（Ｎは整数）にチューニングするように構
成したので、複数の単相クロック等間の同期を図ること
ができる効果がある。
【００５２】この発明によれば、第２の発振手段におけ
る発振周波数特性を第１の発振手段における発振周波数
特性の２Ｎ倍（Ｎは整数）にチューニングするように構
成したので、複数の単相クロック等間の同期を図ること
ができる効果がある。
る発振周波数特性を第１の発振手段における発振周波数
特性の２Ｎ倍（Ｎは整数）にチューニングするように構
成したので、複数の単相クロック等間の同期を図ること
ができる効果がある。
【図１】 この発明の実施の形態１によるＰＬＬ回路を
示す構成図である。
示す構成図である。
【図２】 ＶＣＯの発振周波数特性を示す特性図であ
る。
る。
【図３】 この発明の実施の形態３によるＰＬＬ回路を
示す構成図である。
示す構成図である。
【図４】 この発明の実施の形態５によるＰＬＬ回路を
示す構成図である。
示す構成図である。
【図５】 ＶＣＯの発振周波数特性を示す特性図であ
る。
る。
【図６】 従来のＰＬＬ回路を示す構成図である。
【図７】 ＶＣＯの発振周波数特性を示す特性図であ
る。
る。
１１ 位相比較器（調整手段，第１の調整手段）、１２
チャージポンプ（調整手段，第１の調整手段）、１４
ＶＣＯ（発振手段，第１の発振手段）、１６分周回路
（分周手段，第１の分周手段）、２１ 位相比較器（調
整手段）、２２ チャージポンプ（調整手段，第２の調
整手段）、２４ ＶＣＯ（発振手段，第２の発振手
段）、２６ 分周回路（分周手段，第２の分周手段）、
３１ 位相比較器（第２の調整手段）。
チャージポンプ（調整手段，第１の調整手段）、１４
ＶＣＯ（発振手段，第１の発振手段）、１６分周回路
（分周手段，第１の分周手段）、２１ 位相比較器（調
整手段）、２２ チャージポンプ（調整手段，第２の調
整手段）、２４ ＶＣＯ（発振手段，第２の発振手
段）、２６ 分周回路（分周手段，第２の分周手段）、
３１ 位相比較器（第２の調整手段）。
Claims (7)
- 【請求項１】 外部クロックと分周クロックの位相を比
較し、位相差が存在する場合には制御電圧を調整する調
整手段と、その制御電圧に対応する周波数のクロックを
発振する発振手段と、上記発振手段により発振されたク
ロックを分周し、その分周クロックを上記調整手段に出
力する分周手段とを備えたＰＬＬ回路において、上記調
整手段及び分周手段を複数組設置するとともに、発振周
波数特性が相互に異なる発振手段を複数組設置すること
を特徴とするＰＬＬ回路。 - 【請求項２】 外部クロックと分周クロックの位相を比
較し、位相差が存在する場合には制御電圧を調整する第
１の調整手段と、その制御電圧に対応する周波数のクロ
ックを発振する第１の発振手段と、上記第１の発振手段
により発振されたクロックを分周し、その分周クロック
を上記第１の調整手段に出力する第１の分周手段と、上
記第１の発振手段により発振されたクロックと分周クロ
ックの位相を比較し、位相差が存在する場合には制御電
圧を調整する第２の調整手段と、上記第１の発振手段と
異なる発振周波数特性を有し、その制御電圧に対応する
周波数のクロックを発振する第２の発振手段と、上記第
２の発振手段により発振されたクロックを分周し、その
分周クロックを上記第２の調整手段に出力する第２の分
周手段とを備えたＰＬＬ回路。 - 【請求項３】 第２の調整手段及び第２の分周手段を複
数組設置するとともに、発振周波数特性が相互に異なる
第２の発振手段を複数組設置することを特徴とする請求
項２記載のＰＬＬ回路。 - 【請求項４】 外部クロックと分周クロックの位相を比
較し、位相差が存在する場合には制御電圧を調整する調
整手段と、その制御電圧に対応する周波数のクロックを
発振する第１の発振手段と、上記第１の発振手段と異な
る発振周波数特性を有し、その制御電圧に対応する周波
数のクロックを発振する第２の発振手段と、上記第１の
発振手段により発振されたクロックを分周し、その分周
クロックを上記調整手段に出力する分周手段とを備えた
ＰＬＬ回路。 - 【請求項５】 発振周波数特性が相互に異なる第２の発
振手段を複数組設置することを特徴とする請求項４記載
のＰＬＬ回路。 - 【請求項６】 第１の発振手段における発振周波数特性
を第２の発振手段における発振周波数特性の２Ｎ倍（Ｎ
は整数）にチューニングすることを特徴とする請求項４
記載のＰＬＬ回路。 - 【請求項７】 第２の発振手段における発振周波数特性
を第１の発振手段における発振周波数特性の２Ｎ倍（Ｎ
は整数）にチューニングすることを特徴とする請求項４
記載のＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10298494A JP2000124802A (ja) | 1998-10-20 | 1998-10-20 | Ｐｌｌ回路 |
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