JPH09284126A - Ｐｌｌ回路及びデコーダ装置 - Google Patents
Ｐｌｌ回路及びデコーダ装置Info
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- JPH09284126A JPH09284126A JP8115275A JP11527596A JPH09284126A JP H09284126 A JPH09284126 A JP H09284126A JP 8115275 A JP8115275 A JP 8115275A JP 11527596 A JP11527596 A JP 11527596A JP H09284126 A JPH09284126 A JP H09284126A
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Abstract
(57)【要約】
【課題】 位相検波器の入力信号周波数とＶＣＯの発振
周波数の比率を小さくして、この比率の大きさに起因し
て増大するジッタを抑制する。 【解決手段】 入力したクロックをもとにＶＣＯ２ｄ、
３ｄにおいて所定の発振周波数を得るための分周率を素
因数分解し、分解された因子で分周率が設定されている
プリスケーラ分周器２ａ、３ａ、及びフィードバック分
周器２ｆ、３ｆを有しているＰＬＬ手段２、３を複数個
直列に接続してＰＬＬ回路１を構成する。さらに、ＰＬ
Ｌ手段２のプリスケーラ分周器２ａ、フィードバック分
周器２ｆの分周率を共通、かつ固定とし、ＰＬＬ手段３
のプリスケーラ分周器３ａ、フィードバック分周器３ｆ
の分周率をサンプリング周波数に応じて可変とする。
周波数の比率を小さくして、この比率の大きさに起因し
て増大するジッタを抑制する。 【解決手段】 入力したクロックをもとにＶＣＯ２ｄ、
３ｄにおいて所定の発振周波数を得るための分周率を素
因数分解し、分解された因子で分周率が設定されている
プリスケーラ分周器２ａ、３ａ、及びフィードバック分
周器２ｆ、３ｆを有しているＰＬＬ手段２、３を複数個
直列に接続してＰＬＬ回路１を構成する。さらに、ＰＬ
Ｌ手段２のプリスケーラ分周器２ａ、フィードバック分
周器２ｆの分周率を共通、かつ固定とし、ＰＬＬ手段３
のプリスケーラ分周器３ａ、フィードバック分周器３ｆ
の分周率をサンプリング周波数に応じて可変とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路及びＰ
ＬＬ回路を用いたデコーダ装置に係わり、特に音声／映
像データを同期させて復調する場合のクロックを生成す
るＰＬＬ回路及びこのＰＬＬ回路を用いたデコーダ装置
に関するものである。
ＬＬ回路を用いたデコーダ装置に係わり、特に音声／映
像データを同期させて復調する場合のクロックを生成す
るＰＬＬ回路及びこのＰＬＬ回路を用いたデコーダ装置
に関するものである。
【０００２】
【従来の技術】最近では、例えばビデオＣＤやＤＶＤ
（Digital Video Disk）等、映画、音楽ライブ（映像デ
ータ及び音声データ）等が記録されているメディアが普
及し、例えばパーソナルコンピュータや専用再生機で再
生することができるようになっている。ただし、これら
の映像／音声データはそのままデジタルデータとして記
録すると膨大な量なので、国際標準規格として知られて
いる例えばＭＰＥＧ（Moving Picture Experts Group）
方式によって圧縮して記録している。
（Digital Video Disk）等、映画、音楽ライブ（映像デ
ータ及び音声データ）等が記録されているメディアが普
及し、例えばパーソナルコンピュータや専用再生機で再
生することができるようになっている。ただし、これら
の映像／音声データはそのままデジタルデータとして記
録すると膨大な量なので、国際標準規格として知られて
いる例えばＭＰＥＧ（Moving Picture Experts Group）
方式によって圧縮して記録している。
【０００３】このような方式の記録媒体であるビデオＣ
Ｄ、ＤＶＤ等は映像／音声データを同時に扱うため、リ
ップシンクで記録されているので、再生時に何らの同期
を取る必要がある。例えば上記ＭＰＥＧ方式では、圧縮
されたデータの中に標準時刻となる値と、映像／音声の
各フレームを再生すべきタイミングを示す時刻の指標が
挿入されており、標準時刻と指標を比較して適切な時刻
になった時点で映像／音声データをそれぞれ再生するこ
とにより同期を取るようにしている。
Ｄ、ＤＶＤ等は映像／音声データを同時に扱うため、リ
ップシンクで記録されているので、再生時に何らの同期
を取る必要がある。例えば上記ＭＰＥＧ方式では、圧縮
されたデータの中に標準時刻となる値と、映像／音声の
各フレームを再生すべきタイミングを示す時刻の指標が
挿入されており、標準時刻と指標を比較して適切な時刻
になった時点で映像／音声データをそれぞれ再生するこ
とにより同期を取るようにしている。
【０００４】この場合、再生中のある時点で映像／音声
データの同期が取られると、それ以降はその同期は保た
れることになる。しかし、実際には、現在の再生システ
ム（パーソナルコンピュータや専用再生機等）では映像
系が使用している再生クロックと音声系が使用している
再生クロックの同期が取れておらず、微妙なずれがある
ため、映像のフレーム或いは音声のフレーム単位での同
期を取ることが必要となる。例えば、映像データに比べ
て音声データの再生が遅れていた場合は、音声データを
スキップするか、又は映像フレームをリピートして同期
をとる。また、逆に映像データに比べて音声データの再
生が進んでいた場合、音声データををリピートするか、
又は映像フレームをスキップして同期を取ることにな
る。
データの同期が取られると、それ以降はその同期は保た
れることになる。しかし、実際には、現在の再生システ
ム（パーソナルコンピュータや専用再生機等）では映像
系が使用している再生クロックと音声系が使用している
再生クロックの同期が取れておらず、微妙なずれがある
ため、映像のフレーム或いは音声のフレーム単位での同
期を取ることが必要となる。例えば、映像データに比べ
て音声データの再生が遅れていた場合は、音声データを
スキップするか、又は映像フレームをリピートして同期
をとる。また、逆に映像データに比べて音声データの再
生が進んでいた場合、音声データををリピートするか、
又は映像フレームをスキップして同期を取ることにな
る。
【０００５】しかし、例えば映像の再生タイミングをマ
スタークロックとして音声データをスキップ、又はリピ
ートして同期を取る方法では、スキップ、リピートによ
る音声データの不連続の為に不必要なノイズが発生して
しまう。また、音声データの再生タイミングをマスター
クロックとして映像フレームのスキップ、リピートを行
うと、圧縮されている映像データを蓄積しておくバッフ
ァメモリの容量を大きくすることになる。
スタークロックとして音声データをスキップ、又はリピ
ートして同期を取る方法では、スキップ、リピートによ
る音声データの不連続の為に不必要なノイズが発生して
しまう。また、音声データの再生タイミングをマスター
クロックとして映像フレームのスキップ、リピートを行
うと、圧縮されている映像データを蓄積しておくバッフ
ァメモリの容量を大きくすることになる。
【０００６】そこで、映像系の再生クロックと音声系の
再生クロックを完全に同期させるために、ＰＬＬ（Phas
e Locked Loop ）回路を用いて、映像系の再生クロック
（例えば２７ＭＨz ）に音声系の再生クロックをロック
することが行われている。ＭＰＥＧ方式では転送側に対
してＰＬＬ回路でロックされた例えば２７ＭＨzクロッ
クをマスタークロックとするので、音声系の再生クロッ
クはこの２７ＨＭz のマスタークロックに対して、さら
にＰＬＬ回路によって生成されるようにする。音声系の
クロックは例えばオーバサンプリングＤ／Ａ変換器（Ｄ
ＡＣ）の再生クロック等として用いられるが、前記ＰＬ
Ｌ回路によって生成されたＤ／Ａ変換器用のクロックの
品質、特にジッタが再生音声の音質を決定する重要な要
因になり、ジッタを抑えることがＰＬＬ回路の最大の課
題となっている。
再生クロックを完全に同期させるために、ＰＬＬ（Phas
e Locked Loop ）回路を用いて、映像系の再生クロック
（例えば２７ＭＨz ）に音声系の再生クロックをロック
することが行われている。ＭＰＥＧ方式では転送側に対
してＰＬＬ回路でロックされた例えば２７ＭＨzクロッ
クをマスタークロックとするので、音声系の再生クロッ
クはこの２７ＨＭz のマスタークロックに対して、さら
にＰＬＬ回路によって生成されるようにする。音声系の
クロックは例えばオーバサンプリングＤ／Ａ変換器（Ｄ
ＡＣ）の再生クロック等として用いられるが、前記ＰＬ
Ｌ回路によって生成されたＤ／Ａ変換器用のクロックの
品質、特にジッタが再生音声の音質を決定する重要な要
因になり、ジッタを抑えることがＰＬＬ回路の最大の課
題となっている。
【０００７】ところで、ＭＰＥＧ方式等の音声信号を圧
縮する、様々なシステムで使用されるサンプリング周波
数は数十ｋＨz の範囲にあり、主な値としては、例えば ３２．００ｋＨz ／１６．００ｋＨz ４４．１ｋＨz ／２２．０５ｋＨz ４８．００ｋＨz ／２４．００ｋＨz 等の６通りが知られている。これらのサンプリング周波
数（ｆｓ）でサンプリングを行う場合、ＤＡＣに対して
はオーバーサンプリングを行うために以下に示すような
サンプリング周波数の倍数のクロックを入力することが
必要とされている。 ２５６ｆｓ ３８４ｆｓ ５１２ｆｓ ７６８ｆ
ｓ
縮する、様々なシステムで使用されるサンプリング周波
数は数十ｋＨz の範囲にあり、主な値としては、例えば ３２．００ｋＨz ／１６．００ｋＨz ４４．１ｋＨz ／２２．０５ｋＨz ４８．００ｋＨz ／２４．００ｋＨz 等の６通りが知られている。これらのサンプリング周波
数（ｆｓ）でサンプリングを行う場合、ＤＡＣに対して
はオーバーサンプリングを行うために以下に示すような
サンプリング周波数の倍数のクロックを入力することが
必要とされている。 ２５６ｆｓ ３８４ｆｓ ５１２ｆｓ ７６８ｆ
ｓ
【０００８】図３は、従来のシステムクロックから前記
したサンプリング周波数を形成するＰＬＬ回路の一例を
示すブロック図である。一点鎖線で示されているＰＬＬ
回路２０は、例えばプリスケーラ２１、位相検波器２
２、チャージポンプ２３、ＶＣＯ（Voltage-Controled
Oscillator）２４、１／２分周器２５、フィードバック
分周器２６等によって構成され、このＰＬＬ回路２０の
出力は後段に設けられているプログラマブル分周器２７
に入力される。
したサンプリング周波数を形成するＰＬＬ回路の一例を
示すブロック図である。一点鎖線で示されているＰＬＬ
回路２０は、例えばプリスケーラ２１、位相検波器２
２、チャージポンプ２３、ＶＣＯ（Voltage-Controled
Oscillator）２４、１／２分周器２５、フィードバック
分周器２６等によって構成され、このＰＬＬ回路２０の
出力は後段に設けられているプログラマブル分周器２７
に入力される。
【０００９】プリスケーラ２１は、ＰＬＬ回路２０に入
力される高周波の入力信号（例えば２７ＭＨz ）を１／
Ｍの分周比（変更可能）で分周して位相検波器２２に供
給する。位相検波器２２はプリスケーラ２１で分周され
た入力信号と、後述するフィードバック分周器２６で分
周された帰還信号の位相を比較し、その差に応じた信号
を出力する。そしてこの信号レベルは、チャージポンプ
２３によってアナログ出力電圧レベルに変換され、この
電圧レベルに応じてＶＣＯ２４の発振周波数が制御され
る。
力される高周波の入力信号（例えば２７ＭＨz ）を１／
Ｍの分周比（変更可能）で分周して位相検波器２２に供
給する。位相検波器２２はプリスケーラ２１で分周され
た入力信号と、後述するフィードバック分周器２６で分
周された帰還信号の位相を比較し、その差に応じた信号
を出力する。そしてこの信号レベルは、チャージポンプ
２３によってアナログ出力電圧レベルに変換され、この
電圧レベルに応じてＶＣＯ２４の発振周波数が制御され
る。
【００１０】ＶＣＯ２４の発振周波数はＰＬＬ回路２０
の後段に設けられているプログラマブル分周器２７、ま
たはＰＬＬ回路２０内に設けられている１／２分周器２
５に入力される。１／２分周器２５はＶＣＯ２４の発振
周波数を１／２に分周してプログラマブル分周器２７及
びフィードバック分周器２６に供給する。フィードバッ
ク分周器２６は１／２分周器２５で分周された信号を１
／Ｎの分周比（変更可能）で分周して位相検波器２２に
供給し、位相検波器２２では前述したようにプリスケー
ラ２１とフィードバック分周器２６から供給される信号
の位相を比較して、その差に応じた電圧レベルが出力さ
れることになる。
の後段に設けられているプログラマブル分周器２７、ま
たはＰＬＬ回路２０内に設けられている１／２分周器２
５に入力される。１／２分周器２５はＶＣＯ２４の発振
周波数を１／２に分周してプログラマブル分周器２７及
びフィードバック分周器２６に供給する。フィードバッ
ク分周器２６は１／２分周器２５で分周された信号を１
／Ｎの分周比（変更可能）で分周して位相検波器２２に
供給し、位相検波器２２では前述したようにプリスケー
ラ２１とフィードバック分周器２６から供給される信号
の位相を比較して、その差に応じた電圧レベルが出力さ
れることになる。
【００１１】図示したような構成とすることで、ＰＬＬ
回路２０では、上記したサンプリング周波数の倍数クロ
ック：２５６ｆｓ、３８４ｆｓ、５１２ｆｓ、７６８ｆ
ｓの最小公倍数である例えば１５３６ｆｓのクロックを
生成することができるようになる。そして、プログラマ
ブル分周器２７において所定の分周比（１／２、１／
３、１／４、１／６）で分周して、前記したサンプリン
グ周波数に応じたクロックが生成される。
回路２０では、上記したサンプリング周波数の倍数クロ
ック：２５６ｆｓ、３８４ｆｓ、５１２ｆｓ、７６８ｆ
ｓの最小公倍数である例えば１５３６ｆｓのクロックを
生成することができるようになる。そして、プログラマ
ブル分周器２７において所定の分周比（１／２、１／
３、１／４、１／６）で分周して、前記したサンプリン
グ周波数に応じたクロックが生成される。
【００１２】ＰＬＬ回路２０では、２７ＭＨz のマスタ
ークロックから上記したサンプリング周波数に対応する
ために、プリスケーラ２１の分周比１／Ｍとフィードバ
ック分周器２６の分周比１／Ｎが変更可能とされてお
り、これらの分周比の組み合わせは例えば表３に示され
ているようになる。
ークロックから上記したサンプリング周波数に対応する
ために、プリスケーラ２１の分周比１／Ｍとフィードバ
ック分周器２６の分周比１／Ｎが変更可能とされてお
り、これらの分周比の組み合わせは例えば表３に示され
ているようになる。
【表３】 したがって、ＶＣＯ２４の発振周波数は ２７ＭＨz ×２×（Ｎ／Ｍ） となる。
【００１３】
【発明が解決しようとする課題】ところで、ＰＬＬ回路
２０を例えばＬＳＩ（Large Scale Integration ・・・
大規模集積回路）で構成する場合、ジッタの大きさに影
響を与える要因としては、ＶＣＯ２４の特性、位相検波
器２２に入力される信号の周波数、ＬＳＩ上で生成され
るノイズ等が考えられる。特に図３に示したようなＰＬ
Ｌ回路２０において表３に示した分周比でＰＬＬを行っ
た場合、位相検波器２２の入力信号の周波数（以下、入
力周波数という）とＶＣＯ２４の発振周波数の大きな差
によってジッタが増大することになる。
２０を例えばＬＳＩ（Large Scale Integration ・・・
大規模集積回路）で構成する場合、ジッタの大きさに影
響を与える要因としては、ＶＣＯ２４の特性、位相検波
器２２に入力される信号の周波数、ＬＳＩ上で生成され
るノイズ等が考えられる。特に図３に示したようなＰＬ
Ｌ回路２０において表３に示した分周比でＰＬＬを行っ
た場合、位相検波器２２の入力信号の周波数（以下、入
力周波数という）とＶＣＯ２４の発振周波数の大きな差
によってジッタが増大することになる。
【００１４】ここで、サンプリング周波数毎の位相検波
器２２の入力周波数とＶＣＯ２４の発振周波数の一例を
表４に示す。
器２２の入力周波数とＶＣＯ２４の発振周波数の一例を
表４に示す。
【表４】 この表４からわかるように、位相検波器２２の入力周波
数と、ＶＣＯ２４の発振周波数の差は非常に大きく、こ
の場合、位相検波器２２の入力周波数とＶＣＯ２４の発
振周波数の比率は、各サンプリング周波数毎に２０４
８、１５６８、１０２４となる。そのため、この周波数
の差によりＶＣＯ２４における発振が不安定になってジ
ッタが拡大し、復調される音声データの音質に影響がで
るという問題がある。
数と、ＶＣＯ２４の発振周波数の差は非常に大きく、こ
の場合、位相検波器２２の入力周波数とＶＣＯ２４の発
振周波数の比率は、各サンプリング周波数毎に２０４
８、１５６８、１０２４となる。そのため、この周波数
の差によりＶＣＯ２４における発振が不安定になってジ
ッタが拡大し、復調される音声データの音質に影響がで
るという問題がある。
【００１５】
【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、入力したクロック
をもとに発振手段において所定の発振周波数を得るため
の分周率を素因数分解し、分解された因子で分周率が設
定されているプリスケーラ分周器、及びフィードバック
分周器を有しているＰＬＬ手段を複数個直列に接続して
ＰＬＬ回路を構成する。さらに、第一段目に構成される
前記ＰＬＬ手段のプリスケーラ分周器、及びフィードバ
ック分周器の分周率を共通、かつ固定とし、第二段目以
降の前記ＰＬＬ手段のプリスケーラ分周器、及びフィー
ドバック分周器の分周率をサンプリング周波数に応じて
可変とする。
点を解決するためになされたもので、入力したクロック
をもとに発振手段において所定の発振周波数を得るため
の分周率を素因数分解し、分解された因子で分周率が設
定されているプリスケーラ分周器、及びフィードバック
分周器を有しているＰＬＬ手段を複数個直列に接続して
ＰＬＬ回路を構成する。さらに、第一段目に構成される
前記ＰＬＬ手段のプリスケーラ分周器、及びフィードバ
ック分周器の分周率を共通、かつ固定とし、第二段目以
降の前記ＰＬＬ手段のプリスケーラ分周器、及びフィー
ドバック分周器の分周率をサンプリング周波数に応じて
可変とする。
【００１６】また、入力したクロックによって映像デー
タの復調処理を行う映像データデコーダと、前記入力し
たクロックをもとに発振手段において所定の発振周波数
を得るための分周率を素因数分解し、分解された因子で
分周率が設定されているプリスケーラ分周器、及びフィ
ードバック分周器を有して構成されるＰＬＬ手段が複数
個直列に接続されて構成されているＰＬＬ回路と、前記
ＰＬＬ回路で生成されるクロックによって音声データの
復調処理を行う音声データデコーダを備えてデコーダ装
置を構成する。
タの復調処理を行う映像データデコーダと、前記入力し
たクロックをもとに発振手段において所定の発振周波数
を得るための分周率を素因数分解し、分解された因子で
分周率が設定されているプリスケーラ分周器、及びフィ
ードバック分周器を有して構成されるＰＬＬ手段が複数
個直列に接続されて構成されているＰＬＬ回路と、前記
ＰＬＬ回路で生成されるクロックによって音声データの
復調処理を行う音声データデコーダを備えてデコーダ装
置を構成する。
【００１７】本発明によればＶＣＯの制御電圧を生成す
る位相検波器の入力信号周波数と、ＶＣＯの発振周波数
の比率を小さくすることができるので、この比率の大き
さに起因して増大するジッタを抑制することができるよ
うになる。
る位相検波器の入力信号周波数と、ＶＣＯの発振周波数
の比率を小さくすることができるので、この比率の大き
さに起因して増大するジッタを抑制することができるよ
うになる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態を説明す
る。図１は本実施形態のＰＬＬ回路のブロック図を示す
図である。破線で示されているように、本実施形態のＰ
ＬＬ回路１は、一点鎖線で示されている第一のＰＬＬ部
２及びその後段に設けられている第二のＰＬＬ部３によ
る２段構成とされ、第一のＰＬＬ部２の出力周波数が第
二のＰＬＬ部３に入力されるようになる。第一、第二の
ＰＬＬ部２、３は図３に示したＰＬＬ回路２０とほぼ同
等の構成とされ、位相検波器２ｂ、３ｂ、チャージポン
プ２ｃ、３ｃ、ＶＣＯ２ｄ、３ｄ、１／２分周器２ｅ、
３ｅは、それぞれ位相検波器２２、チャージポンプ２
３、ＶＣＯ２４、１／２分周器２４に対応している。
る。図１は本実施形態のＰＬＬ回路のブロック図を示す
図である。破線で示されているように、本実施形態のＰ
ＬＬ回路１は、一点鎖線で示されている第一のＰＬＬ部
２及びその後段に設けられている第二のＰＬＬ部３によ
る２段構成とされ、第一のＰＬＬ部２の出力周波数が第
二のＰＬＬ部３に入力されるようになる。第一、第二の
ＰＬＬ部２、３は図３に示したＰＬＬ回路２０とほぼ同
等の構成とされ、位相検波器２ｂ、３ｂ、チャージポン
プ２ｃ、３ｃ、ＶＣＯ２ｄ、３ｄ、１／２分周器２ｅ、
３ｅは、それぞれ位相検波器２２、チャージポンプ２
３、ＶＣＯ２４、１／２分周器２４に対応している。
【００１９】さらに本発明では、プリスケーラ２ａ、３
ａの分周比（Ｍ１、Ｍ２）、フィードバック分周器２
ｆ、３ｆの分周比（Ｎ１、Ｎ２）を、例えば表３に示し
た各サンプリング周波数に応じた分周比（Ｍ、Ｎ）を素
因数分解して、共通の因子を抽出してすることにより設
定するようになされている。したがって、共通の因子に
対応した第一のＰＬＬ部２と、それ以外のサンプリング
周波数に依存して変化する因子に対応した第二のＰＬＬ
部３によってＰＬＬ回路１を構成している。
ａの分周比（Ｍ１、Ｍ２）、フィードバック分周器２
ｆ、３ｆの分周比（Ｎ１、Ｎ２）を、例えば表３に示し
た各サンプリング周波数に応じた分周比（Ｍ、Ｎ）を素
因数分解して、共通の因子を抽出してすることにより設
定するようになされている。したがって、共通の因子に
対応した第一のＰＬＬ部２と、それ以外のサンプリング
周波数に依存して変化する因子に対応した第二のＰＬＬ
部３によってＰＬＬ回路１を構成している。
【００２０】このＰＬＬ回路１で生成された、サンプリ
ング周波数３２．００ｋＨz 、４４．１ｋＨz 、４８．
００ｋＨz に対応したクロックは端子Ｔ１から出力さ
れ、また、サンプリング周波数１６．００ｋＨz 、２
２．０５ｋＨz 、２４．００ｋＨz のクロックは端子Ｔ
２から出力されてプログラマブル分周器４に供給される
ようになる。
ング周波数３２．００ｋＨz 、４４．１ｋＨz 、４８．
００ｋＨz に対応したクロックは端子Ｔ１から出力さ
れ、また、サンプリング周波数１６．００ｋＨz 、２
２．０５ｋＨz 、２４．００ｋＨz のクロックは端子Ｔ
２から出力されてプログラマブル分周器４に供給される
ようになる。
【００２１】次に、プリスケーラ２ａ、３ａの分周比
（Ｍ１、Ｍ２）、フィードバック分周器２ｆ、３ｆの分
周比（Ｎ１、Ｎ２）の設定例を説明する。先程表３に示
した分周比Ｍ、Ｎを素因数分解すると、表１に示されて
いるようになる。
（Ｍ１、Ｍ２）、フィードバック分周器２ｆ、３ｆの分
周比（Ｎ１、Ｎ２）の設定例を説明する。先程表３に示
した分周比Ｍ、Ｎを素因数分解すると、表１に示されて
いるようになる。
【表１】 本発明では、この分周比Ｍ、Ｎをそれぞれ２個の因子に
分解し、プリスケーラ２ａ、３ａの分周比（Ｍ１、Ｍ
２）、フィードバック分周器２ｆ、３ｆの分周比（Ｎ
１、Ｎ２）として設定することにより、位相比較器２
ｂ、３ｂの入力周波数がほぼ同等になるようにしてい
る。
分解し、プリスケーラ２ａ、３ａの分周比（Ｍ１、Ｍ
２）、フィードバック分周器２ｆ、３ｆの分周比（Ｎ
１、Ｎ２）として設定することにより、位相比較器２
ｂ、３ｂの入力周波数がほぼ同等になるようにしてい
る。
【００２２】例えば第一のＰＬＬ部２のプリスケーラ２
ａの分周比Ｍ１とフィードバック分周器２ｆの分周比Ｎ
１は、表１に示した各サンプリング周波数に応じた共通
の因子を選択するか、又は位相検波器２ｂの入力周波数
とＶＣＯ２ｄの比率が小さくなるように分割して設定す
る。表１に示した例では、サンプリング周波数３２．０
０ｋＨz の場合、例えば プリスケーラ２ａの分周比・・・・・・・Ｍ１＝５2 ＝２５ （式１） フィードバック分周器２ｆの分周比・・・Ｎ１＝２4 ＝１６ （式２） と設定することにより、位相検波器２ｂの入力周波数と
ＶＣＯ２ｄの発振周波数、及び位相検波器３ｂの入力周
波数とＶＣＯ３ｄの発振周波数の比率をほぼ同等にする
ことができるようになる。
ａの分周比Ｍ１とフィードバック分周器２ｆの分周比Ｎ
１は、表１に示した各サンプリング周波数に応じた共通
の因子を選択するか、又は位相検波器２ｂの入力周波数
とＶＣＯ２ｄの比率が小さくなるように分割して設定す
る。表１に示した例では、サンプリング周波数３２．０
０ｋＨz の場合、例えば プリスケーラ２ａの分周比・・・・・・・Ｍ１＝５2 ＝２５ （式１） フィードバック分周器２ｆの分周比・・・Ｎ１＝２4 ＝１６ （式２） と設定することにより、位相検波器２ｂの入力周波数と
ＶＣＯ２ｄの発振周波数、及び位相検波器３ｂの入力周
波数とＶＣＯ３ｄの発振周波数の比率をほぼ同等にする
ことができるようになる。
【００２３】第二のＰＬＬ部３のプリスケーラ３ａの分
周比Ｍ２とフィードバック分周器３ｆの分周比Ｎ２は、
プリスケーラ２ａ及びフィードバック分周器２ｆの分周
比Ｍ１、Ｎ１として設定された残りの因子で設定するこ
とになり、各サンプリング周波数に応じた第二のＰＬＬ
部３のＭ２、Ｎ２は例えば表２に示されているようにな
る。
周比Ｍ２とフィードバック分周器３ｆの分周比Ｎ２は、
プリスケーラ２ａ及びフィードバック分周器２ｆの分周
比Ｍ１、Ｎ１として設定された残りの因子で設定するこ
とになり、各サンプリング周波数に応じた第二のＰＬＬ
部３のＭ２、Ｎ２は例えば表２に示されているようにな
る。
【表２】
【００２４】上記したように分周比Ｍ１、Ｎ１、及び分
周比Ｍ２、Ｎ２を設定した場合、第一のＰＬＬ部２の位
相検波器２ｂの入力周波数は１．０８ＭＨz 、そしてＶ
ＣＯ２ｄの発振周波数は１７．２８ＭＨz となり、これ
が第二のＰＬＬ部３に入力される。第二のＰＬＬ部３の
位相検波器３ｂへの入力周波数はサンプリング周波数が
例えば３２．００ｋＨz の場合は０．７６８ＭＨz 、４
４．１ｋＨz の場合は１．３８２４ＭＨz 、４８．００
ｋＨz の場合は２．３０４ＭＨz となる。これにより、
ＶＣＯ３ｄの発振周波数もサンプリング周波数が例えば
３２．００ｋＨz の場合は４９．１５２ＭＨz 、４４．
１ｋＨz の場合は６７．７３７６ＭＨz 、４８．００ｋ
Ｈz は７３．７２８ＭＨz となり端子Ｔ１から出力され
る。
周比Ｍ２、Ｎ２を設定した場合、第一のＰＬＬ部２の位
相検波器２ｂの入力周波数は１．０８ＭＨz 、そしてＶ
ＣＯ２ｄの発振周波数は１７．２８ＭＨz となり、これ
が第二のＰＬＬ部３に入力される。第二のＰＬＬ部３の
位相検波器３ｂへの入力周波数はサンプリング周波数が
例えば３２．００ｋＨz の場合は０．７６８ＭＨz 、４
４．１ｋＨz の場合は１．３８２４ＭＨz 、４８．００
ｋＨz の場合は２．３０４ＭＨz となる。これにより、
ＶＣＯ３ｄの発振周波数もサンプリング周波数が例えば
３２．００ｋＨz の場合は４９．１５２ＭＨz 、４４．
１ｋＨz の場合は６７．７３７６ＭＨz 、４８．００ｋ
Ｈz は７３．７２８ＭＨz となり端子Ｔ１から出力され
る。
【００２５】式１、式２、及び表２に示したように分周
比を設定することにより、第一のＰＬＬ部２の位相検波
器２ｂの入力周波数とＶＣＯ２ｄの発振周波数の比率は
３２（３４．５６ＭＨz ：１．０８ＭＨz ）となり、第
二のＰＬＬ部３の位相検波器３ｂの入力周波数とＶＣＯ
３ｄの発振周波数の比率は、サンプリング周波数が３
２．００ｋＨz の場合は６４（４９．１５２ＭＨz ：
０．７６８ＭＨz ）、４４．１０ｋＨz の場合は４９
（６７．７３７６ＭＨz ：１．３８２４ＭＨz ）、４
８．００ｋＨz の場合は３２（７３．７２８ＭＨz ：
２．３０４ＭＨz ）となる。
比を設定することにより、第一のＰＬＬ部２の位相検波
器２ｂの入力周波数とＶＣＯ２ｄの発振周波数の比率は
３２（３４．５６ＭＨz ：１．０８ＭＨz ）となり、第
二のＰＬＬ部３の位相検波器３ｂの入力周波数とＶＣＯ
３ｄの発振周波数の比率は、サンプリング周波数が３
２．００ｋＨz の場合は６４（４９．１５２ＭＨz ：
０．７６８ＭＨz ）、４４．１０ｋＨz の場合は４９
（６７．７３７６ＭＨz ：１．３８２４ＭＨz ）、４
８．００ｋＨz の場合は３２（７３．７２８ＭＨz ：
２．３０４ＭＨz ）となる。
【００２６】このように、第一のＰＬＬ部２のプリスケ
ーラ２ａ、フィードバック分周器２ｆの分周比Ｍ１、Ｎ
１及び、第二のＰＬＬ部３のプリスケーラ３ａ、フィー
ドバック分周器３ｆの分周比Ｍ２、Ｎ２を設定すること
で、位相検波器３ｂの入力周波数とＶＣＯ３ｄの発振周
波数の比率が従来の１０２４〜２０４８から３２〜６４
へと３０倍程度改善されるようになる。したがって、こ
の比率に起因するジッタを抑制することができるように
なる。また、第一のＰＬＬ部２において、各サンプリン
グ周波数に対して共通の因子でプリスケーラ２ａ、フィ
ードバック分周器２ｆの分周比Ｍ１、Ｎ１を設定するこ
とがでる。これによりＶＣＯ２ｄの発振周波数を固定と
することができるので、安定した周波数によってジッタ
の少ない電圧制御水晶発振器（Voltage Control X-tal
Oscilator ）を用いることができるようになる。
ーラ２ａ、フィードバック分周器２ｆの分周比Ｍ１、Ｎ
１及び、第二のＰＬＬ部３のプリスケーラ３ａ、フィー
ドバック分周器３ｆの分周比Ｍ２、Ｎ２を設定すること
で、位相検波器３ｂの入力周波数とＶＣＯ３ｄの発振周
波数の比率が従来の１０２４〜２０４８から３２〜６４
へと３０倍程度改善されるようになる。したがって、こ
の比率に起因するジッタを抑制することができるように
なる。また、第一のＰＬＬ部２において、各サンプリン
グ周波数に対して共通の因子でプリスケーラ２ａ、フィ
ードバック分周器２ｆの分周比Ｍ１、Ｎ１を設定するこ
とがでる。これによりＶＣＯ２ｄの発振周波数を固定と
することができるので、安定した周波数によってジッタ
の少ない電圧制御水晶発振器（Voltage Control X-tal
Oscilator ）を用いることができるようになる。
【００２７】さらに、第一のＰＬＬ部２及び第二のＰＬ
Ｌ部３というように、複数段のＰＬＬ部によってＰＬＬ
回路１を構成した場合、各ＰＬＬ部で発生するジッタが
加算されて２倍になると推測することができるが、第一
のＰＬＬ部２及び第二のＰＬＬ部３で発生するジッタは
それぞれ独立した現象であり、平均としては２1/2 ＝
１．４程度にしか増大しない。本発明では位相検波器３
ｂの入力周波数とＶＣＯ３ｄの発振周波数の比率の削減
はこの増大分を上回るのでジッタの増大を抑制すること
ができるようになっている。さらに、ＶＣＯ３ｄに電圧
制御水晶発振器を用いることによってさらなるジッタの
抑制が可能になる。
Ｌ部３というように、複数段のＰＬＬ部によってＰＬＬ
回路１を構成した場合、各ＰＬＬ部で発生するジッタが
加算されて２倍になると推測することができるが、第一
のＰＬＬ部２及び第二のＰＬＬ部３で発生するジッタは
それぞれ独立した現象であり、平均としては２1/2 ＝
１．４程度にしか増大しない。本発明では位相検波器３
ｂの入力周波数とＶＣＯ３ｄの発振周波数の比率の削減
はこの増大分を上回るのでジッタの増大を抑制すること
ができるようになっている。さらに、ＶＣＯ３ｄに電圧
制御水晶発振器を用いることによってさらなるジッタの
抑制が可能になる。
【００２８】次に、図１で説明したＰＬＬ回路１を、例
えばＭＰＥＧ方式で圧縮された映像及び音声データを復
調するデコーダ装置に用いた例を説明する。図２はＰＬ
Ｌ回路１を用いたデコーダの要部、及びその周辺部を示
すブロック図である。なお、この図に示すＰＬＬ回路１
にはプログラマブル分周器４が含まれて、サンプリング
周波数に対応した所定のクロックが出力されるものとす
る。
えばＭＰＥＧ方式で圧縮された映像及び音声データを復
調するデコーダ装置に用いた例を説明する。図２はＰＬ
Ｌ回路１を用いたデコーダの要部、及びその周辺部を示
すブロック図である。なお、この図に示すＰＬＬ回路１
にはプログラマブル分周器４が含まれて、サンプリング
周波数に対応した所定のクロックが出力されるものとす
る。
【００２９】デコーダ装置５は、入力した音声／映像デ
ータを復調してアナログ信号に変換して出力するように
なされており、一点鎖線で示されているように、ＰＬＬ
回路１、映像データデコーダ６、映像用のＤ／Ａ変換器
７、音声データデコーダ８、音声用のＤ／Ａ変換器９に
よって構成されている。デコーダ装置５の前段にはマス
タークロックを生成するＰＬＬ回路１０が設けられ、こ
のＰＬＬ回路１０で生成されたマスタークロックは、Ｐ
ＬＬ回路１、及び映像データデコーダ６、Ｄ／Ａ変換器
７、音声データデコーダ８に供給される。したがって、
映像データデコーダ６、Ｄ／Ａ変換器７、音声データデ
コーダ８は、同一のクロックで各種信号処理がなされる
ことになる。また、音声用のＤ／Ａ変換器９はマスター
クロックによってＰＬＬ回路１で生成されたクロックが
供給され、このクロックによって音声データのＤ／Ａ変
換処理が行われるようになされている。そして、デコー
ダ装置５で復調された映像信号は例えばＣＲＴや液晶パ
ネル等で構成されている表示部で表示され、音声信号は
アンプ１２で増幅されてスピーカ１３から出力される。
ータを復調してアナログ信号に変換して出力するように
なされており、一点鎖線で示されているように、ＰＬＬ
回路１、映像データデコーダ６、映像用のＤ／Ａ変換器
７、音声データデコーダ８、音声用のＤ／Ａ変換器９に
よって構成されている。デコーダ装置５の前段にはマス
タークロックを生成するＰＬＬ回路１０が設けられ、こ
のＰＬＬ回路１０で生成されたマスタークロックは、Ｐ
ＬＬ回路１、及び映像データデコーダ６、Ｄ／Ａ変換器
７、音声データデコーダ８に供給される。したがって、
映像データデコーダ６、Ｄ／Ａ変換器７、音声データデ
コーダ８は、同一のクロックで各種信号処理がなされる
ことになる。また、音声用のＤ／Ａ変換器９はマスター
クロックによってＰＬＬ回路１で生成されたクロックが
供給され、このクロックによって音声データのＤ／Ａ変
換処理が行われるようになされている。そして、デコー
ダ装置５で復調された映像信号は例えばＣＲＴや液晶パ
ネル等で構成されている表示部で表示され、音声信号は
アンプ１２で増幅されてスピーカ１３から出力される。
【００３０】映像データデコーダ６には図示されていな
い経路から映像データが供給され、デコード処理が施さ
れた後Ｄ／Ａ変換器７によってアナログ信号に変換さ
れ、表示部１１によって表示されるようになる。音声デ
ータデコーダ８は、図示されていない経路から音声デー
タが供給され、マスタークロックによってデコード処理
を行う。そして、ここで復調された音声データはＰＬＬ
回路１で生成されたクロックに基づいてアナログ信号に
変換される。そして、増幅部１２で増幅されスピーカ１
３から出力される。
い経路から映像データが供給され、デコード処理が施さ
れた後Ｄ／Ａ変換器７によってアナログ信号に変換さ
れ、表示部１１によって表示されるようになる。音声デ
ータデコーダ８は、図示されていない経路から音声デー
タが供給され、マスタークロックによってデコード処理
を行う。そして、ここで復調された音声データはＰＬＬ
回路１で生成されたクロックに基づいてアナログ信号に
変換される。そして、増幅部１２で増幅されスピーカ１
３から出力される。
【００３１】また、ＰＬＬ回路１では入力したマスター
クロックから、図１で説明したように圧縮データのサン
プリング周波数が例えば３２．００ｋＨz の場合は４
９．１５２ＭＨz 、４４．１ｋＨz の場合は６７．７３
７６ＭＨz 、４８．００ｋＨz７３．７２８ＭＨz のク
ロックが生成され、これが音声用のＤ／Ａ変換器９に供
給され、音声データデコーダ９で復調された音声データ
を読み出す際のクロックとして用いられる。
クロックから、図１で説明したように圧縮データのサン
プリング周波数が例えば３２．００ｋＨz の場合は４
９．１５２ＭＨz 、４４．１ｋＨz の場合は６７．７３
７６ＭＨz 、４８．００ｋＨz７３．７２８ＭＨz のク
ロックが生成され、これが音声用のＤ／Ａ変換器９に供
給され、音声データデコーダ９で復調された音声データ
を読み出す際のクロックとして用いられる。
【００３２】このように、デコーダ装置５に入力される
マスタークロックによって映像データをデコードすると
ともに、このＰＬＬ回路１においてマスタークロックか
ら生成されるクロックによって音声データのＤ／Ａ変換
処理を行うことにより、映像と音声の同期を取ることが
でき、さらに、ＰＬＬ回路１は先述したようにジッタを
抑制することができるように構成されているので、音質
の劣化を抑えることができるようになる。
マスタークロックによって映像データをデコードすると
ともに、このＰＬＬ回路１においてマスタークロックか
ら生成されるクロックによって音声データのＤ／Ａ変換
処理を行うことにより、映像と音声の同期を取ることが
でき、さらに、ＰＬＬ回路１は先述したようにジッタを
抑制することができるように構成されているので、音質
の劣化を抑えることができるようになる。
【００３３】
【発明の効果】以上、説明したように本発明は、位相検
波器の入力周波数とＶＣＯ発振周波数の比率を小さくす
ることができるので、比率の大きさに起因するジッタを
抑制することができるようになる。これによって、本発
明を例えば圧縮された音声データを復調するデコーダ等
に適用することによってジッタによる音質の劣化を低減
することができるようになる。また、本発明は従来のＰ
ＬＬ回路とほぼ同等のＰＬＬ部を直列に接続することに
よって構成することができるという利点がある。
波器の入力周波数とＶＣＯ発振周波数の比率を小さくす
ることができるので、比率の大きさに起因するジッタを
抑制することができるようになる。これによって、本発
明を例えば圧縮された音声データを復調するデコーダ等
に適用することによってジッタによる音質の劣化を低減
することができるようになる。また、本発明は従来のＰ
ＬＬ回路とほぼ同等のＰＬＬ部を直列に接続することに
よって構成することができるという利点がある。
【図１】本発明の実施形態のＰＬＬ回路のブロック図で
ある。
ある。
【図２】本発明の実施形態のデコーダ装置のブロック図
である。
である。
【図３】従来のＰＬＬ回路のブロック図である。
１ ＰＬＬ回路， ２、３ ＰＬＬ部， ２ａ、３ａ
プリスケーラ， ２ｂ、３ｂ 位相検波器， ２ｄ、３
ｄ ＶＣＯ， ２ｆ、３ｆ フィードバック分周器
プリスケーラ， ２ｂ、３ｂ 位相検波器， ２ｄ、３
ｄ ＶＣＯ， ２ｆ、３ｆ フィードバック分周器
Claims (6)
- 【請求項１】 入力したクロックをもとに発振手段にお
いて所定の発振周波数を得るための分周率を素因数分解
し、分解された因子で分周率が設定されているプリスケ
ーラ分周器、及びフィードバック分周器を有して構成さ
れるＰＬＬ手段が複数個直列に接続されて構成されてい
ることを特徴とするＰＬＬ回路。 - 【請求項２】 第一段目に構成される前記ＰＬＬ手段の
プリスケーラ分周器、及びフィードバック分周器の分周
率を共通、かつ固定とし、第二段目以降の前記ＰＬＬ手
段のプリスケーラ分周器、及びフィードバック分周器の
分周率をサンプリング周波数に応じて可変とすることを
特徴とする請求項１に記載のＰＬＬ回路。 - 【請求項３】 第一段目に構成される前記ＰＬＬ手段に
おける発振手段を電圧制御水晶発振器で構成したことを
特徴とする請求項１に記載のＰＬＬ回路。 - 【請求項４】 入力したクロックによって映像データの
復調処理を行う映像データデコーダと、 前記入力したクロックをもとに発振手段において所定の
発振周波数を得るための分周率を素因数分解し、分解さ
れた因子で分周率が設定されているプリスケーラ分周
器、及びフィードバック分周器を有して構成されるＰＬ
Ｌ手段が複数個直列に接続されて構成されているＰＬＬ
回路と、 前記ＰＬＬ回路で生成されるクロックによって音声デー
タの復調処理を行う音声データデコーダと、 を備えて構成されていることを特徴とするデコーダ装
置。 - 【請求項５】 第一段目に構成される前記ＰＬＬ手段の
プリスケーラ分周器、及びフィードバック分周器の分周
率を共通、かつ固定とし、第二段目以降の前記ＰＬＬ手
段のプリスケーラ分周器、及びフィードバック分周器の
分周率をサンプリング周波数に応じて可変とすることを
特徴とする請求項４に記載のデコーダ装置。 - 【請求項６】 第一段目に構成される前記ＰＬＬ手段に
おける発振手段を電圧制御水晶発振器で構成したことを
特徴とする請求項４に記載のデコーダ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115275A JPH09284126A (ja) | 1996-04-15 | 1996-04-15 | Ｐｌｌ回路及びデコーダ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115275A JPH09284126A (ja) | 1996-04-15 | 1996-04-15 | Ｐｌｌ回路及びデコーダ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284126A true JPH09284126A (ja) | 1997-10-31 |
Family
ID=14658634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115275A Withdrawn JPH09284126A (ja) | 1996-04-15 | 1996-04-15 | Ｐｌｌ回路及びデコーダ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284126A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000018008A3 (de) * | 1998-09-17 | 2000-05-25 | Siemens Ag | Schaltung zur datensignalrückgewinnung und taktsignalregenerierung |
| US6150886A (en) * | 1998-10-20 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Phase locked loop circuit with multiple combinations which each produce a single phase and multiphase clock signals |
| WO2004019546A1 (ja) * | 2002-08-21 | 2004-03-04 | Sony Corporation | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 |
| JP2008539435A (ja) * | 2005-04-26 | 2008-11-13 | ハネウェル・インターナショナル・インコーポレーテッド | 機械振動子制御エレクトロニクス |
| JP2009130544A (ja) * | 2007-11-21 | 2009-06-11 | Panasonic Corp | クロック信号発生回路 |
| JP2009188850A (ja) * | 2008-02-08 | 2009-08-20 | Nec Electronics Corp | ローカル信号生成回路 |
-
1996
- 1996-04-15 JP JP8115275A patent/JPH09284126A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000018008A3 (de) * | 1998-09-17 | 2000-05-25 | Siemens Ag | Schaltung zur datensignalrückgewinnung und taktsignalregenerierung |
| US6433599B2 (en) | 1998-09-17 | 2002-08-13 | Infineon Technologies Ag | Circuit for data signal recovery and clock signal regeneration |
| US6150886A (en) * | 1998-10-20 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Phase locked loop circuit with multiple combinations which each produce a single phase and multiphase clock signals |
| WO2004019546A1 (ja) * | 2002-08-21 | 2004-03-04 | Sony Corporation | ディジタル信号伝送システムおよび方法、送信装置および方法、並びに受信装置および方法 |
| CN100454804C (zh) * | 2002-08-21 | 2009-01-21 | 索尼株式会社 | 数字信号发送系统及方法、发送装置及方法、接收装置及方法 |
| US7528891B2 (en) | 2002-08-21 | 2009-05-05 | Sony Corporation | Digital signal transmission system and method, transmission apparatus and method, and reception apparatus and method |
| KR101014057B1 (ko) * | 2002-08-21 | 2011-02-14 | 소니 주식회사 | 디지털 신호 전송 시스템 및 방법, 송신 장치 및 방법, 및수신 장치 및 방법 |
| JP2008539435A (ja) * | 2005-04-26 | 2008-11-13 | ハネウェル・インターナショナル・インコーポレーテッド | 機械振動子制御エレクトロニクス |
| JP2009130544A (ja) * | 2007-11-21 | 2009-06-11 | Panasonic Corp | クロック信号発生回路 |
| JP2009188850A (ja) * | 2008-02-08 | 2009-08-20 | Nec Electronics Corp | ローカル信号生成回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |