JPH1116280A - ディスク再生装置及びデータスライス回路 - Google Patents
ディスク再生装置及びデータスライス回路Info
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- JPH1116280A JPH1116280A JP9185732A JP18573297A JPH1116280A JP H1116280 A JPH1116280 A JP H1116280A JP 9185732 A JP9185732 A JP 9185732A JP 18573297 A JP18573297 A JP 18573297A JP H1116280 A JPH1116280 A JP H1116280A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B19/20—Driving; Starting; Stopping; Control thereof
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
- G11B7/005—Reproducing
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
Abstract
(57)【要約】
【課題】 アップダウンカウンタに入力するクロック信
号の周波数をＥＦＭ信号の再生レートに連続的に追従さ
せ、かつ位相はＥＦＭ信号に非同期とするディスク再生
装置及びデータスライス回路を提供する。 【解決手段】 ＲＦ信号からＥＦＭ信号を生成するデー
タスライス回路１７は、ＥＦＭ信号とは非同期である第
２のクロック信号ＰＬＣＫ２を生成するクロック信号生
成回路８を有する。データスライス回路１７は分周器４
により第２のクロック信号を分周しカウント用クロック
信号ＣＫを生成する。ＣＫの周波数はＥＦＭ信号の再生
レートに連続的に追従し、位相はＥＦＭ信号に非同期と
なる。このカウンタから出力される差分データを用いて
生成したＲＦ信号をスライスするための基準電圧の制御
帯域は、再生速度に合わせて連続的に変化でき、データ
スライス回路の帯域設計をＰＬＬ回路１８から切り離し
て単独で容易に行える。
号の周波数をＥＦＭ信号の再生レートに連続的に追従さ
せ、かつ位相はＥＦＭ信号に非同期とするディスク再生
装置及びデータスライス回路を提供する。 【解決手段】 ＲＦ信号からＥＦＭ信号を生成するデー
タスライス回路１７は、ＥＦＭ信号とは非同期である第
２のクロック信号ＰＬＣＫ２を生成するクロック信号生
成回路８を有する。データスライス回路１７は分周器４
により第２のクロック信号を分周しカウント用クロック
信号ＣＫを生成する。ＣＫの周波数はＥＦＭ信号の再生
レートに連続的に追従し、位相はＥＦＭ信号に非同期と
なる。このカウンタから出力される差分データを用いて
生成したＲＦ信号をスライスするための基準電圧の制御
帯域は、再生速度に合わせて連続的に変化でき、データ
スライス回路の帯域設計をＰＬＬ回路１８から切り離し
て単独で容易に行える。
Description
【０００１】
【発明の属する技術分野】本発明は、コンパクトディス
ク（ＣＤ）などの光学的なディスク再生装置に関するも
ので、とくに、再生速度を連続的に可変できる再生装置
のデータスライス回路に関するものである。
ク（ＣＤ）などの光学的なディスク再生装置に関するも
ので、とくに、再生速度を連続的に可変できる再生装置
のデータスライス回路に関するものである。
【０００２】
【従来の技術】音響機器の分野では、現在、デジタル記
録再生システムが開発されている。このシステムは高密
度で忠実度の高い記録再生を行うため、オーディオ信号
をＰＣＭ（Pulse Code Modulation)技術によりデジタル
信号に変換して、例えばディスクや磁気テープなどの記
録媒体に記録し、これを再生する。特に、直径１２ｃｍ
のディスクにデジタルデータに対応したビット列を形成
し、これを光学式に読み取るＣＤ(Compact Disc)は、現
在最も普及している。このＣＤには、アナログオーディ
オ信号を１６ビットでＰＣＭ化したたデジタルデータ
（主情報データ）が記憶されている。このデジタルデー
タは８ビットを１シンボルとし、２４シンボルを１フレ
ームとし、このフレームが繰り返されてデータが記憶さ
れる。このディスクでは、誤り訂正符号としてクロスイ
ンターリーブ・リードソロモン符号（ＣＩＲＣ：Cross
Interleave Reed-Solomon Code)が用いられている。
録再生システムが開発されている。このシステムは高密
度で忠実度の高い記録再生を行うため、オーディオ信号
をＰＣＭ（Pulse Code Modulation)技術によりデジタル
信号に変換して、例えばディスクや磁気テープなどの記
録媒体に記録し、これを再生する。特に、直径１２ｃｍ
のディスクにデジタルデータに対応したビット列を形成
し、これを光学式に読み取るＣＤ(Compact Disc)は、現
在最も普及している。このＣＤには、アナログオーディ
オ信号を１６ビットでＰＣＭ化したたデジタルデータ
（主情報データ）が記憶されている。このデジタルデー
タは８ビットを１シンボルとし、２４シンボルを１フレ
ームとし、このフレームが繰り返されてデータが記憶さ
れる。このディスクでは、誤り訂正符号としてクロスイ
ンターリーブ・リードソロモン符号（ＣＩＲＣ：Cross
Interleave Reed-Solomon Code)が用いられている。
【０００３】即ち、２４シンボルのデジタルデータは、
Ｃ２系列パリティ生成回路に供給されて４シンボルのＣ
２系列誤り訂正用のパリティデータＱが生成される。前
記デジタルデータとパリティデータＱは、インターリブ
回路を経てＣ１系列パリティ生成回路に供給され、４シ
ンボルのＣ１系列誤り訂正用パリティデータＰが生成さ
れる。２４シンボルのデジタルデータと４シンボルのパ
リティデータＰ、Ｑよりなる３２シンボルのデータは、
８ビット（１シンボル）のサブコードデータが付加され
る。このサブコードデータ及び３２シンボルのＥＦＭ変
調（Eight Fourteen Modulation)される。この変調され
た１４ビットの各シンボル間に３ビットのマージンビッ
トが付加され、さらに先頭に２４ビットのフレーム同期
信号が付加される。このようにして５８８ビットのデー
タが１フレームとしてディスクに記録される。この場
合、ビットクロックが４．３２ＭＨｚであるため１フレ
ームあたり１３６μｓｅｃ（７．３５ＫＨｚ）でディス
クに記録される。サブコードデータは、９８フレームで
１サブコードフレームが構成されており、１サブコード
フレーム当り７５Ｈｚ（１０．３ｍｓｅｃ）でディスク
に記録される。
Ｃ２系列パリティ生成回路に供給されて４シンボルのＣ
２系列誤り訂正用のパリティデータＱが生成される。前
記デジタルデータとパリティデータＱは、インターリブ
回路を経てＣ１系列パリティ生成回路に供給され、４シ
ンボルのＣ１系列誤り訂正用パリティデータＰが生成さ
れる。２４シンボルのデジタルデータと４シンボルのパ
リティデータＰ、Ｑよりなる３２シンボルのデータは、
８ビット（１シンボル）のサブコードデータが付加され
る。このサブコードデータ及び３２シンボルのＥＦＭ変
調（Eight Fourteen Modulation)される。この変調され
た１４ビットの各シンボル間に３ビットのマージンビッ
トが付加され、さらに先頭に２４ビットのフレーム同期
信号が付加される。このようにして５８８ビットのデー
タが１フレームとしてディスクに記録される。この場
合、ビットクロックが４．３２ＭＨｚであるため１フレ
ームあたり１３６μｓｅｃ（７．３５ＫＨｚ）でディス
クに記録される。サブコードデータは、９８フレームで
１サブコードフレームが構成されており、１サブコード
フレーム当り７５Ｈｚ（１０．３ｍｓｅｃ）でディスク
に記録される。
【０００４】前記ＣＤからデータを再生するディスク再
生装置は、ＣＤをモータ制御回路及びモータによって線
速度一定（ＣＬＶ：Constant Linear Velocity）で回転
させる。図６は、従来のディスク再生装置の回路ブロッ
ク図である。半導体レーザや光電変換素子などを内臓し
た光学式ピックアップ素子９は、ディスクモータ１６で
回転されているディスク１５の内周側から外周側に向け
てリニアトラッキングすることにより、ＣＤ１５に記録
されたデータを読み取る。この読み取ったデータ（電流
信号）はアンプ１０に供給される。このアンプ１０は、
電流信号を電圧信号としての広帯域の信号（以下、ＲＦ
信号という）に変換して、データスライス回路１７に供
給する。データスライス回路１７は、再生信号を２値化
し、ＥＦＭ信号としてＰＬＬ（Phase Locked Loop ）回
路１８及びデータ処理回路１１に供給する。このデータ
処理回路１１は、ＥＦＭ信号から同期信号を分離した後
ＥＦＭ復調し、パリティデータＰ、Ｑを含む３２シンボ
ルのデータ成分とサブコードデータ成分とに分離する。
ついで、ＥＦＭ復調されたデータは、データ処理回路１
１において、ＰＬＬ回路１８で生成されたクロック信号
ＰＬＣＫにより、メモリ（図示せず）へ書き込まれる。
このメモリに書き込まれたデータは、水晶振動子を用い
て生成した水晶系のシステム基準クロック信号ＸＣＫに
よりメモリから読み出されることによって、モータによ
る時間軸変動が吸収される。このメモリから読み出され
たデータは誤り訂正された後、１６ビットのデジタルデ
ータとして出力される。
生装置は、ＣＤをモータ制御回路及びモータによって線
速度一定（ＣＬＶ：Constant Linear Velocity）で回転
させる。図６は、従来のディスク再生装置の回路ブロッ
ク図である。半導体レーザや光電変換素子などを内臓し
た光学式ピックアップ素子９は、ディスクモータ１６で
回転されているディスク１５の内周側から外周側に向け
てリニアトラッキングすることにより、ＣＤ１５に記録
されたデータを読み取る。この読み取ったデータ（電流
信号）はアンプ１０に供給される。このアンプ１０は、
電流信号を電圧信号としての広帯域の信号（以下、ＲＦ
信号という）に変換して、データスライス回路１７に供
給する。データスライス回路１７は、再生信号を２値化
し、ＥＦＭ信号としてＰＬＬ（Phase Locked Loop ）回
路１８及びデータ処理回路１１に供給する。このデータ
処理回路１１は、ＥＦＭ信号から同期信号を分離した後
ＥＦＭ復調し、パリティデータＰ、Ｑを含む３２シンボ
ルのデータ成分とサブコードデータ成分とに分離する。
ついで、ＥＦＭ復調されたデータは、データ処理回路１
１において、ＰＬＬ回路１８で生成されたクロック信号
ＰＬＣＫにより、メモリ（図示せず）へ書き込まれる。
このメモリに書き込まれたデータは、水晶振動子を用い
て生成した水晶系のシステム基準クロック信号ＸＣＫに
よりメモリから読み出されることによって、モータによ
る時間軸変動が吸収される。このメモリから読み出され
たデータは誤り訂正された後、１６ビットのデジタルデ
ータとして出力される。
【０００５】再生速度の可変は、システムコントローラ
２０が行う。システムコントローラ２０は、再生速度コ
ントロール信号（以下、ＨＳという）を生成する。この
ＨＳ信号は、例えば、通常の再生速度（１倍速と称す
る）又は基準速度の２倍の速度（２倍速と称する）を指
定する。このＨＳ信号は、データ処理回路１１、モータ
制御回路１９に供給され、処理速度及びディスク再生速
度を目的の速度に切り換える。ＨＳ信号は、データスラ
イス回路１７にも供給され、データスライス回路１７
は、ＨＳ信号に応じて制御周波数帯域を再生速度に対応
するように変化させている。
２０が行う。システムコントローラ２０は、再生速度コ
ントロール信号（以下、ＨＳという）を生成する。この
ＨＳ信号は、例えば、通常の再生速度（１倍速と称す
る）又は基準速度の２倍の速度（２倍速と称する）を指
定する。このＨＳ信号は、データ処理回路１１、モータ
制御回路１９に供給され、処理速度及びディスク再生速
度を目的の速度に切り換える。ＨＳ信号は、データスラ
イス回路１７にも供給され、データスライス回路１７
は、ＨＳ信号に応じて制御周波数帯域を再生速度に対応
するように変化させている。
【０００６】
【発明が解決しようとする課題】データスライス回路
は、比較器に入力されたＲＦ信号と基準電圧とを比較
し、ＲＦ信号を２値データ、２値化された信号、例え
ば、ＥＦＭ信号に変換する。アップダウンカウンタは、
この２値化されたデータ“０”の期間とデータ“１”の
期間とをカウントし、その期間の差分データを出力す
る。前記アップダウンカウンタのカウント用クロック
は、前記ＥＦＭ信号に基づきＰＬＬ回路によって生成さ
れたクロック信号である。このクロック信号はデータの
再生速度に同期している。前記アップダウンカウンタか
ら出力される差分データは、デジタル／アナログ変換器
に供給される。このデジタル／アナログ変換器は、前記
差分データをアナログ電圧に変換し、前記基準電圧とし
て前記比較器にフィードバックする。前記比較器は、こ
のフィードバックされた基準電圧によって、ＲＦ信号を
２値化することにより、データ“０”の期間とデータ
“１”の期間が等しくなるように制御する。
は、比較器に入力されたＲＦ信号と基準電圧とを比較
し、ＲＦ信号を２値データ、２値化された信号、例え
ば、ＥＦＭ信号に変換する。アップダウンカウンタは、
この２値化されたデータ“０”の期間とデータ“１”の
期間とをカウントし、その期間の差分データを出力す
る。前記アップダウンカウンタのカウント用クロック
は、前記ＥＦＭ信号に基づきＰＬＬ回路によって生成さ
れたクロック信号である。このクロック信号はデータの
再生速度に同期している。前記アップダウンカウンタか
ら出力される差分データは、デジタル／アナログ変換器
に供給される。このデジタル／アナログ変換器は、前記
差分データをアナログ電圧に変換し、前記基準電圧とし
て前記比較器にフィードバックする。前記比較器は、こ
のフィードバックされた基準電圧によって、ＲＦ信号を
２値化することにより、データ“０”の期間とデータ
“１”の期間が等しくなるように制御する。
【０００７】このようにデータスライス回路は、データ
“０”の期間とデータ“１”の期間が等しくなるように
カウント結果をフィードバックしている。このフィード
バックループの帯域が低すぎると、ディスクにキズなど
があり、ＲＦ信号の振幅が変化した場合、スライスレベ
ルが追従できないことになる。逆に帯域が高すぎるとス
ライスレベルが微小なＲＦ信号の振幅に追従して変化す
るため、スライス後のＥＦＭ信号のジッターが増加して
しまう。以上述べた理由により、データスライス回路の
帯域設定を行わなくてはならない。従来のデータスライ
ス回路においては、ＥＦＭ信号とアップダウンカウンタ
に入力するクロック信号は同期しているため、データス
ライス単体としての帯域設計をするのが困難であった。
本発明は、このような課題を解決するものであり、前記
アップダウンカウンタに入力するクロック信号の周波数
をＥＦＭ信号の再生レートに連続的に追従させ、かつ、
位相は、ＥＦＭ信号に非同期とするディスク再生装置を
提供しようとするものである。
“０”の期間とデータ“１”の期間が等しくなるように
カウント結果をフィードバックしている。このフィード
バックループの帯域が低すぎると、ディスクにキズなど
があり、ＲＦ信号の振幅が変化した場合、スライスレベ
ルが追従できないことになる。逆に帯域が高すぎるとス
ライスレベルが微小なＲＦ信号の振幅に追従して変化す
るため、スライス後のＥＦＭ信号のジッターが増加して
しまう。以上述べた理由により、データスライス回路の
帯域設定を行わなくてはならない。従来のデータスライ
ス回路においては、ＥＦＭ信号とアップダウンカウンタ
に入力するクロック信号は同期しているため、データス
ライス単体としての帯域設計をするのが困難であった。
本発明は、このような課題を解決するものであり、前記
アップダウンカウンタに入力するクロック信号の周波数
をＥＦＭ信号の再生レートに連続的に追従させ、かつ、
位相は、ＥＦＭ信号に非同期とするディスク再生装置を
提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明のディスク再生装
置は、ディスクに記録されたデータを光学的に読み出
し、電気信号に変換する光電変換手段と、前記光電変換
手段から供給される電気信号を増幅する増幅器と、前記
増幅器から供給される電気信号を２値化し、ＥＦＭ信号
などの２値化された信号を生成するデータスライス回路
と、前記データスライス回路から供給されるＥＦＭ信号
に基づき、データの再生速度の変化に応じた第１のクロ
ック信号を生成するＰＬＬ回路と、前記データスライス
回路から供給される前記ＥＦＭ信号などの２値化された
信号を復調し、データを再生するデータ処理回路とを備
え、前記データスライス回路は、前記ＰＬＬ回路から供
給される信号に基づき、前記ＥＦＭ信号とは非同期であ
る第２のクロック信号を生成するクロック信号生成回路
を有し、前記光電変換手段から供給される前記電気信号
と基準電圧とを比較し、前記電気信号と基準電圧とに応
じてデータ“０”とデータ“１”のうちの１つのデータ
を出力する比較器と、前記第２のクロック信号に基づい
て、前記比較器から供給されるデータ“０”の期間とデ
ータ“１”の期間の差分データを検出するアップダウン
カウンタと、前記アップダウンカウンタから出力される
前記差分データが供給され、この差分データをアナログ
電圧に変換し、前記基準電圧として前記比較器に供給す
るデジタル／アナログ変換器とを有することを第１の特
徴とする。
置は、ディスクに記録されたデータを光学的に読み出
し、電気信号に変換する光電変換手段と、前記光電変換
手段から供給される電気信号を増幅する増幅器と、前記
増幅器から供給される電気信号を２値化し、ＥＦＭ信号
などの２値化された信号を生成するデータスライス回路
と、前記データスライス回路から供給されるＥＦＭ信号
に基づき、データの再生速度の変化に応じた第１のクロ
ック信号を生成するＰＬＬ回路と、前記データスライス
回路から供給される前記ＥＦＭ信号などの２値化された
信号を復調し、データを再生するデータ処理回路とを備
え、前記データスライス回路は、前記ＰＬＬ回路から供
給される信号に基づき、前記ＥＦＭ信号とは非同期であ
る第２のクロック信号を生成するクロック信号生成回路
を有し、前記光電変換手段から供給される前記電気信号
と基準電圧とを比較し、前記電気信号と基準電圧とに応
じてデータ“０”とデータ“１”のうちの１つのデータ
を出力する比較器と、前記第２のクロック信号に基づい
て、前記比較器から供給されるデータ“０”の期間とデ
ータ“１”の期間の差分データを検出するアップダウン
カウンタと、前記アップダウンカウンタから出力される
前記差分データが供給され、この差分データをアナログ
電圧に変換し、前記基準電圧として前記比較器に供給す
るデジタル／アナログ変換器とを有することを第１の特
徴とする。
【０００９】また、本発明のディスク再生装置は、ディ
スクに記録されたデータを光学的に読み出し、電気信号
に変換する光電変換手段と、前記光電変換手段から供給
される電気信号を増幅する増幅器と、前記増幅器から供
給される電気信号を２値化し、２値化された信号を生成
するデータスライス回路と、前記データスライス回路か
ら供給される２値化された信号に基づき、データの再生
速度の変化に応じた第１のクロック信号及び周波数制御
信号を生成するＰＬＬ回路と、固定周波数発振回路から
生成された基準クロックに基づいて基準クロック信号を
生成する基準クロック生成回路と、前記データスライス
回路から供給される前記２値化された信号を復調し、デ
ータを再生するデータ処理回路とを備え、前記データス
ライス回路は、前記周波数制御信号に基づき、前記２値
化された信号とは非同期である第２のクロック信号を生
成するクロック信号生成回路を有し、前記クロック信号
生成回路から出力される前記第２のクロック信号を分周
し、カウント用のクロック信号を生成する第１の分周器
と、前記基準クロック生成回路から出力される前記基準
クロックを分周し、カウント用のクロック信号を生成す
る第２の分周器と、前記第１及び第２の分周器から出力
されるカウント用のクロック信号のうち１つを選択する
スイッチと、前記光電変換手段から供給される前記電気
信号と基準電圧とを比較し、前記電気信号と基準電圧と
に応じてデータ“０”とデータ“１”のうちの１つのデ
ータを出力する比較器と、前記比較器から供給されるデ
ータ“０”の期間とデータ“１”の期間に応じて、前記
スイッチから供給されるクロック信号をカウントし、こ
れらの差分データを出力するアップダウンカウンタと、
前記アップダウンカウンタから出力される前記差分デー
タが供給され、この差分データをアナログ電圧に変換
し、前記基準電圧として前記比較器に供給するデジタル
／アナログ変換器とを有することを第２の特徴とする。
スクに記録されたデータを光学的に読み出し、電気信号
に変換する光電変換手段と、前記光電変換手段から供給
される電気信号を増幅する増幅器と、前記増幅器から供
給される電気信号を２値化し、２値化された信号を生成
するデータスライス回路と、前記データスライス回路か
ら供給される２値化された信号に基づき、データの再生
速度の変化に応じた第１のクロック信号及び周波数制御
信号を生成するＰＬＬ回路と、固定周波数発振回路から
生成された基準クロックに基づいて基準クロック信号を
生成する基準クロック生成回路と、前記データスライス
回路から供給される前記２値化された信号を復調し、デ
ータを再生するデータ処理回路とを備え、前記データス
ライス回路は、前記周波数制御信号に基づき、前記２値
化された信号とは非同期である第２のクロック信号を生
成するクロック信号生成回路を有し、前記クロック信号
生成回路から出力される前記第２のクロック信号を分周
し、カウント用のクロック信号を生成する第１の分周器
と、前記基準クロック生成回路から出力される前記基準
クロックを分周し、カウント用のクロック信号を生成す
る第２の分周器と、前記第１及び第２の分周器から出力
されるカウント用のクロック信号のうち１つを選択する
スイッチと、前記光電変換手段から供給される前記電気
信号と基準電圧とを比較し、前記電気信号と基準電圧と
に応じてデータ“０”とデータ“１”のうちの１つのデ
ータを出力する比較器と、前記比較器から供給されるデ
ータ“０”の期間とデータ“１”の期間に応じて、前記
スイッチから供給されるクロック信号をカウントし、こ
れらの差分データを出力するアップダウンカウンタと、
前記アップダウンカウンタから出力される前記差分デー
タが供給され、この差分データをアナログ電圧に変換
し、前記基準電圧として前記比較器に供給するデジタル
／アナログ変換器とを有することを第２の特徴とする。
【００１０】また、本発明のディスク再生装置は、ディ
スクに記録されたデータを光学的に読み出し、電気信号
に変換する光電変換手段と、前記光電変換手段から供給
される電気信号を増幅する増幅器と、前記増幅器から供
給される電気信号を２値化し、２値化された信号を生成
するデータスライス回路と、前記データスライス回路か
ら供給される２値化された信号に基づき、データの再生
速度の変化に応じた第１のクロック信号及び周波数制御
信号を生成するＰＬＬ回路と、基準電圧に基づいて基準
周波数制御信号を生成する基準電圧生成回路と、前記Ｐ
ＬＬ回路から生成された周波数制御信号と前記基準電圧
生成回路から生成された基準周波数制御信号のうち１つ
を選択するスイッチと、前記第２のクロック信号に応じ
て、前記データスライス回路から供給される前記２値化
された信号を復調し、データを再生するデータ処理回路
とを備え、前記データスライス回路は、前記スイッチか
ら供給される周波数制御信号に基づき、前記２値化され
た信号とは非同期である第２のクロック信号を生成する
クロック信号生成回路を有し、前記増幅器から供給され
る前記電気信号と基準電圧とを比較し、前記電気信号と
基準電圧とに応じてデータ“０”とデータ“１”のうち
の１つのデータを出力する比較器と、前記第２のクロッ
ク信号を分周し、カウント用のクロック信号を生成する
分周器と、前記比較器から供給されるデータ“０”の期
間とデータ“１”の期間に応じて、前記分周器から供給
されるカウ、ント用のクロック信号をカウントし、これ
らの差分データを出力するアップタウンカウンタと、前
記アップダウンカウンタから出力される前記差分データ
が供給され、この差分データをアナログ電圧に変換し、
前記基準電圧として前記比較器に供給するデジタル／ア
ナログ変換器とを有することを第３の特徴とする。
スクに記録されたデータを光学的に読み出し、電気信号
に変換する光電変換手段と、前記光電変換手段から供給
される電気信号を増幅する増幅器と、前記増幅器から供
給される電気信号を２値化し、２値化された信号を生成
するデータスライス回路と、前記データスライス回路か
ら供給される２値化された信号に基づき、データの再生
速度の変化に応じた第１のクロック信号及び周波数制御
信号を生成するＰＬＬ回路と、基準電圧に基づいて基準
周波数制御信号を生成する基準電圧生成回路と、前記Ｐ
ＬＬ回路から生成された周波数制御信号と前記基準電圧
生成回路から生成された基準周波数制御信号のうち１つ
を選択するスイッチと、前記第２のクロック信号に応じ
て、前記データスライス回路から供給される前記２値化
された信号を復調し、データを再生するデータ処理回路
とを備え、前記データスライス回路は、前記スイッチか
ら供給される周波数制御信号に基づき、前記２値化され
た信号とは非同期である第２のクロック信号を生成する
クロック信号生成回路を有し、前記増幅器から供給され
る前記電気信号と基準電圧とを比較し、前記電気信号と
基準電圧とに応じてデータ“０”とデータ“１”のうち
の１つのデータを出力する比較器と、前記第２のクロッ
ク信号を分周し、カウント用のクロック信号を生成する
分周器と、前記比較器から供給されるデータ“０”の期
間とデータ“１”の期間に応じて、前記分周器から供給
されるカウ、ント用のクロック信号をカウントし、これ
らの差分データを出力するアップタウンカウンタと、前
記アップダウンカウンタから出力される前記差分データ
が供給され、この差分データをアナログ電圧に変換し、
前記基準電圧として前記比較器に供給するデジタル／ア
ナログ変換器とを有することを第３の特徴とする。
【００１１】本発明のデータスライス回路は、光電変換
手段から供給される電気信号を増幅する増幅器から供給
される電気信号と基準電圧とを比較し、前記電気信号と
基準電圧とに応じてデータ“０”とデータ“１”のうち
の１つのデータを出力する比較器と、前記比較器の出力
の周波数との周波数比が一定になるように連続的に追従
し、かつ位相が非同期のクロックを生成するクロック信
号生成回路と、前記クロック信号生成回路の出力クロッ
クを分周する分周器と、前記比較器から供給されるデー
タ“０”の期間とデータ“１”の期間に応じて、前記カ
ウント用クロック信号をカウントし、これらの差分デー
タを出力するアップダウンカウンタと、前記アップダウ
ンカウンタから出力される前記差分データが供給され、
この差分データをアナログ電圧に変換し、前記基準電圧
として前記比較器に供給するデジタル／アナログ変換器
とを備えたことを第１の特徴とする。
手段から供給される電気信号を増幅する増幅器から供給
される電気信号と基準電圧とを比較し、前記電気信号と
基準電圧とに応じてデータ“０”とデータ“１”のうち
の１つのデータを出力する比較器と、前記比較器の出力
の周波数との周波数比が一定になるように連続的に追従
し、かつ位相が非同期のクロックを生成するクロック信
号生成回路と、前記クロック信号生成回路の出力クロッ
クを分周する分周器と、前記比較器から供給されるデー
タ“０”の期間とデータ“１”の期間に応じて、前記カ
ウント用クロック信号をカウントし、これらの差分デー
タを出力するアップダウンカウンタと、前記アップダウ
ンカウンタから出力される前記差分データが供給され、
この差分データをアナログ電圧に変換し、前記基準電圧
として前記比較器に供給するデジタル／アナログ変換器
とを備えたことを第１の特徴とする。
【００１２】また、本発明のデータスライス回路は、前
記比較器の出力の周波数との周波数比が一定になるよう
に連続的に追従し、かつ位相が非同期のクロックを生成
するクロック信号生成回路と、前記クロック信号生成回
路の出力クロックを分周する第１の分周器と、基準クロ
ック生成回路から生成される基準クロック信号を分周
し、カウント用のクロック信号を生成する第２の分周器
と、前記第１及び第２の分周器から出力されるカウント
用のクロック信号のうち１つを選択するスイッチと、前
記光電変換手段から供給される前記電気信号と基準電圧
とを比較し、前記電気信号と基準電圧とに応じてデータ
“０”とデータ“１”のうちの１つのデータを出力する
比較器と、前記比較器から供給されるデータ“０”の期
間とデータ“１”の期間に応じて、前記スイッチから供
給されるクロック信号をカウントし、これらの差分デー
タを出力するアップダウンカウンタと、前記アップダウ
ンカウンタから出力される前記差分データが供給され、
この差分データをアナログ電圧に変換し、前記基準電圧
として前記比較器に供給するデジタル／アナログ変換器
とを備えたことを第２の特徴とする。
記比較器の出力の周波数との周波数比が一定になるよう
に連続的に追従し、かつ位相が非同期のクロックを生成
するクロック信号生成回路と、前記クロック信号生成回
路の出力クロックを分周する第１の分周器と、基準クロ
ック生成回路から生成される基準クロック信号を分周
し、カウント用のクロック信号を生成する第２の分周器
と、前記第１及び第２の分周器から出力されるカウント
用のクロック信号のうち１つを選択するスイッチと、前
記光電変換手段から供給される前記電気信号と基準電圧
とを比較し、前記電気信号と基準電圧とに応じてデータ
“０”とデータ“１”のうちの１つのデータを出力する
比較器と、前記比較器から供給されるデータ“０”の期
間とデータ“１”の期間に応じて、前記スイッチから供
給されるクロック信号をカウントし、これらの差分デー
タを出力するアップダウンカウンタと、前記アップダウ
ンカウンタから出力される前記差分データが供給され、
この差分データをアナログ電圧に変換し、前記基準電圧
として前記比較器に供給するデジタル／アナログ変換器
とを備えたことを第２の特徴とする。
【００１３】データスライス回路は、光電変換手段から
供給される電気信号を２値化し、ＥＦＭ信号などの２値
化された信号を生成する。ＰＬＬ回路でデータスライス
回路から供給されるＥＦＭ信号に基づいて周波数制御信
号が生成され、この周波数制御信号がクロック信号生成
回路に供給され、アップダウンカウンタ用のクロック信
号が生成される。この発明により、アップダウンカウン
タ用のクロックの周波数は、ＥＦＭ信号の再生レートに
連続的に追従し、かつ位相は、ＥＦＭ信号に非同期とな
る。したがって、このアップダウンカウンタから出力さ
れる差分データを用いて生成したＲＦ信号をスライスす
るための基準電圧の制御帯域は、再生速度に合わせて連
続的に変化することが可能であり、かつデータスライス
回路の帯域設計をＰＬＬ回路から切り離して単独で行う
ことが容易にできる。
供給される電気信号を２値化し、ＥＦＭ信号などの２値
化された信号を生成する。ＰＬＬ回路でデータスライス
回路から供給されるＥＦＭ信号に基づいて周波数制御信
号が生成され、この周波数制御信号がクロック信号生成
回路に供給され、アップダウンカウンタ用のクロック信
号が生成される。この発明により、アップダウンカウン
タ用のクロックの周波数は、ＥＦＭ信号の再生レートに
連続的に追従し、かつ位相は、ＥＦＭ信号に非同期とな
る。したがって、このアップダウンカウンタから出力さ
れる差分データを用いて生成したＲＦ信号をスライスす
るための基準電圧の制御帯域は、再生速度に合わせて連
続的に変化することが可能であり、かつデータスライス
回路の帯域設計をＰＬＬ回路から切り離して単独で行う
ことが容易にできる。
【００１４】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１を参照して第１の実施例
を説明する。図１は、データスライス回路を用いたディ
スク再生装置の回路ブロック図である。このＣＤからデ
ータを再生するディスク再生装置は、ディスク１５をモ
ータ制御回路（図示せず）及びモータ１６によって、例
えば、線速度一定（ＣＬＶ）で回転させる。半導体レー
ザや光電変換素子などを内臓した光学式ピックアップ
（ＰＵ）９によってディスク１５から読み出されたデー
タは、電波信号として広帯域のヘッドアンプ１０に供給
される。このアンプ１０は、電流信号を増幅し、電圧信
号としての広帯域の信号（ＲＦ）に変換し、ＲＦ信号を
データスライス回路１７に供給する。データスライス回
路１７は、前記アンプ１０から供給されるＲＦ信号と基
準電圧とを比較し、ＲＦ信号と基準電圧とに応じてデー
タ“０”とデータ“１”のうちの１つのデータを出力す
る比較器１と、クロック信号を分周し、カウント用のク
ロック信号を生成する分周器４と、比較器１から供給さ
れるデータ“０”の期間とデータ“１”の期間に応じ
て、分周器４から供給されるカウント用のクロック信号
をカウントし、これらの差分データを出力するアップタ
ウンカウンタ２と、アップダウンカウンタ２から出力さ
れる差分データが供給され、この差分データをアナログ
電圧に変換し、前記基準電圧として比較器１に供給する
デジタル／アナログ変換器３とから構成されている。
の形態を説明する。まず、図１を参照して第１の実施例
を説明する。図１は、データスライス回路を用いたディ
スク再生装置の回路ブロック図である。このＣＤからデ
ータを再生するディスク再生装置は、ディスク１５をモ
ータ制御回路（図示せず）及びモータ１６によって、例
えば、線速度一定（ＣＬＶ）で回転させる。半導体レー
ザや光電変換素子などを内臓した光学式ピックアップ
（ＰＵ）９によってディスク１５から読み出されたデー
タは、電波信号として広帯域のヘッドアンプ１０に供給
される。このアンプ１０は、電流信号を増幅し、電圧信
号としての広帯域の信号（ＲＦ）に変換し、ＲＦ信号を
データスライス回路１７に供給する。データスライス回
路１７は、前記アンプ１０から供給されるＲＦ信号と基
準電圧とを比較し、ＲＦ信号と基準電圧とに応じてデー
タ“０”とデータ“１”のうちの１つのデータを出力す
る比較器１と、クロック信号を分周し、カウント用のク
ロック信号を生成する分周器４と、比較器１から供給さ
れるデータ“０”の期間とデータ“１”の期間に応じ
て、分周器４から供給されるカウント用のクロック信号
をカウントし、これらの差分データを出力するアップタ
ウンカウンタ２と、アップダウンカウンタ２から出力さ
れる差分データが供給され、この差分データをアナログ
電圧に変換し、前記基準電圧として比較器１に供給する
デジタル／アナログ変換器３とから構成されている。
【００１５】このＲＦ信号は、比較器１の非反転入力端
に供給され、基準電圧は、比較器の反転入力端に供給さ
れる。そして比較器１は、ＲＦ信号と基準電圧とを比較
し、ＲＦ信号を“０”又は“１”の２値データに変換す
る。比較器１の出力端は、アップダウンカウンタ２に接
続されている。アップダウンカウンタ２には、カウント
用のクロック信号ＣＫが供給されている。このアップダ
ウンカウンタ２は、比較器１から出力されるデータ
“０”の期間とデータ“１”の期間に応じて、クロック
信号ＣＫをカウントし、その期間の差分データを出力す
る。すなわち、アップダウンカウンタ２は、比較器１か
らデータ“０”が供給された場合、クロック信号ＣＫを
ダウンカウントし、比較器１からデータ“１”が供給さ
れた場合、クロック信号ＣＫをアップカウントする。し
たがって、このアップダウンカウンタ２からは、データ
“０”の期間とデータ“１”の期間の差分データが出力
される。この差分データはＤ／Ａ変換器３においてアナ
ログ電圧に変換する。このアナログ電圧は、前記基準電
圧として、比較器１にフィードバックされる。このフィ
ードバックにより、比較器２から出力されるデータ
“０”の期間とデータ“１”の期間が等しくなるように
制御される。このデータ“０”及びデータ“１”はＥＦ
Ｍ信号を構成する。
に供給され、基準電圧は、比較器の反転入力端に供給さ
れる。そして比較器１は、ＲＦ信号と基準電圧とを比較
し、ＲＦ信号を“０”又は“１”の２値データに変換す
る。比較器１の出力端は、アップダウンカウンタ２に接
続されている。アップダウンカウンタ２には、カウント
用のクロック信号ＣＫが供給されている。このアップダ
ウンカウンタ２は、比較器１から出力されるデータ
“０”の期間とデータ“１”の期間に応じて、クロック
信号ＣＫをカウントし、その期間の差分データを出力す
る。すなわち、アップダウンカウンタ２は、比較器１か
らデータ“０”が供給された場合、クロック信号ＣＫを
ダウンカウントし、比較器１からデータ“１”が供給さ
れた場合、クロック信号ＣＫをアップカウントする。し
たがって、このアップダウンカウンタ２からは、データ
“０”の期間とデータ“１”の期間の差分データが出力
される。この差分データはＤ／Ａ変換器３においてアナ
ログ電圧に変換する。このアナログ電圧は、前記基準電
圧として、比較器１にフィードバックされる。このフィ
ードバックにより、比較器２から出力されるデータ
“０”の期間とデータ“１”の期間が等しくなるように
制御される。このデータ“０”及びデータ“１”はＥＦ
Ｍ信号を構成する。
【００１６】データスライス回路１７は、ＲＦ信号を２
値化し、ＥＦＭ信号などの２値化された信号をＰＬＬ回
路１８及びデータ処理回路１１に供給する。ＰＬＬ回路
１８は、ＥＦＭ信号が供給される位相比較器（ＰＤ）５
と、位相比較器５の出力が供給される低域通過フィルタ
（ＬＰＦ）６と、低域通過フィルタ６の出力が入力さ
れ、出力が位相比較器５に供給される電圧制御発振器
（ＶＣＯ）７で構成される。ＰＬＬ回路１８は、ＥＦＭ
信号に同期した第１のクロック信号ＰＬＣＫ１を生成す
る。この第１のクロック信号ＰＬＣＫ１がＲＦ信号に同
期しているとき、このクロック信号の周波数は、再生速
度に比例している。ＰＬＬ回路１８を構成する低域通過
フィルタ（ＬＰＦ）６が出力する周波数制御信号は、電
圧制御発振器（ＶＣＯ）８に入力され、この周波数制御
信号に基づいて第２のクロック信号（ＰＬＣＫ２）が生
成される。したがって、この電圧制御発振器８は、クロ
ック信号発生回路として用いられ、データスライス回路
を構成する。第２のクロック信号ＰＬＣＫ２は、再生速
度には追従しているが、ＥＦＭ信号には非同期である。
データスライス回路１７のアップダウンカウンタ２に供
給されるクロック信号ＣＫは、第２のクロック信号ＰＬ
ＣＫ２を分周器４で１／Ｎに分周して生成された信号で
ある。
値化し、ＥＦＭ信号などの２値化された信号をＰＬＬ回
路１８及びデータ処理回路１１に供給する。ＰＬＬ回路
１８は、ＥＦＭ信号が供給される位相比較器（ＰＤ）５
と、位相比較器５の出力が供給される低域通過フィルタ
（ＬＰＦ）６と、低域通過フィルタ６の出力が入力さ
れ、出力が位相比較器５に供給される電圧制御発振器
（ＶＣＯ）７で構成される。ＰＬＬ回路１８は、ＥＦＭ
信号に同期した第１のクロック信号ＰＬＣＫ１を生成す
る。この第１のクロック信号ＰＬＣＫ１がＲＦ信号に同
期しているとき、このクロック信号の周波数は、再生速
度に比例している。ＰＬＬ回路１８を構成する低域通過
フィルタ（ＬＰＦ）６が出力する周波数制御信号は、電
圧制御発振器（ＶＣＯ）８に入力され、この周波数制御
信号に基づいて第２のクロック信号（ＰＬＣＫ２）が生
成される。したがって、この電圧制御発振器８は、クロ
ック信号発生回路として用いられ、データスライス回路
を構成する。第２のクロック信号ＰＬＣＫ２は、再生速
度には追従しているが、ＥＦＭ信号には非同期である。
データスライス回路１７のアップダウンカウンタ２に供
給されるクロック信号ＣＫは、第２のクロック信号ＰＬ
ＣＫ２を分周器４で１／Ｎに分周して生成された信号で
ある。
【００１７】すなわち、再生速度が速くなると、ＰＬＬ
回路が追従し、第１のクロック信号ＰＬＣＫ１の周波数
は高くなる。それにともなって、第２のクロック信号Ｐ
ＬＣＫ２の周波数も高くなる。したがって、アップダウ
ンカウンタ２のクロック信号ＣＫも高くなるため、カウ
ント結果の変化が速くなり、アップダウンカウンタ２の
伝導利得が大きくなる。したがってフィードバックルー
プにおいて、開ループ利得が大きくなり、制御帯域は高
くなる。逆に、再生速度が遅くなると、第２のクロック
信号ＰＬＣＫ２の周波数は低くなり、制御帯域は低くな
る。このように、再生速度に合わせた最適な制御帯域を
確保できる。また、比較器１とアップダウンカウンタ２
とＤ／Ａ変換器３から構成されるデータスライス回路の
フィードバックループと、第２のクロック信号とは同期
していないのでデータスライス回路単体での帯域設計が
容易にできる。データ処理回路１１は、ＥＦＭ信号から
同期信号を分離した後ＥＦＭ復調し、パリティデータ
Ｐ、Ｑを含む３２シンボルのデータ成分とサブコードデ
ータ成分とに分離する。ついで、ＥＦＭ復調されたデー
タは、データ処理回路１１において、ＰＬＬ回路１８で
生成された第２のクロック信号ＰＬＣＫ２により、メモ
リ（図示せず）へ書き込まれる。メモリから読み出され
たデータは、誤り訂正された後１６ビットのデジタルデ
ータとしてデータ処理回路１１から出力される。
回路が追従し、第１のクロック信号ＰＬＣＫ１の周波数
は高くなる。それにともなって、第２のクロック信号Ｐ
ＬＣＫ２の周波数も高くなる。したがって、アップダウ
ンカウンタ２のクロック信号ＣＫも高くなるため、カウ
ント結果の変化が速くなり、アップダウンカウンタ２の
伝導利得が大きくなる。したがってフィードバックルー
プにおいて、開ループ利得が大きくなり、制御帯域は高
くなる。逆に、再生速度が遅くなると、第２のクロック
信号ＰＬＣＫ２の周波数は低くなり、制御帯域は低くな
る。このように、再生速度に合わせた最適な制御帯域を
確保できる。また、比較器１とアップダウンカウンタ２
とＤ／Ａ変換器３から構成されるデータスライス回路の
フィードバックループと、第２のクロック信号とは同期
していないのでデータスライス回路単体での帯域設計が
容易にできる。データ処理回路１１は、ＥＦＭ信号から
同期信号を分離した後ＥＦＭ復調し、パリティデータ
Ｐ、Ｑを含む３２シンボルのデータ成分とサブコードデ
ータ成分とに分離する。ついで、ＥＦＭ復調されたデー
タは、データ処理回路１１において、ＰＬＬ回路１８で
生成された第２のクロック信号ＰＬＣＫ２により、メモ
リ（図示せず）へ書き込まれる。メモリから読み出され
たデータは、誤り訂正された後１６ビットのデジタルデ
ータとしてデータ処理回路１１から出力される。
【００１８】再生速度の可変は、システムコントローラ
（図示せず）が行う。システムコントローラは、再生速
度コントロール信号を生成する。この再生速度コントロ
ール信号は、例えば、通常の再生速度（１倍速）又は基
準速度の２倍の速度（２倍速）、・・・３２倍の再生速
度（３２倍速）を指定する。この再生速度コントロール
信号は、データ処理回路１１、モータ制御回路（図示せ
ず）に供給され、処理速度及びディスク再生速度を目的
の速度に切り換える。再生速度コントロール信号は、デ
ータスライス回路１７にも供給され、データスライス回
路１７は、この信号に応じて制御周波数帯域を再生速度
に対応するように変化させている。従来のディスク再生
装置には、データ処理回路がメモリ（ＲＡＭ）にデータ
を書き込む時にＰＬＬ回路から生成されたＰＬＬ系クロ
ック信号を用い、メモリから読み出す時に水晶系の基準
クロック信号を用いるもの（従来例１）とメモリから読
み出す時にもＰＬＬ系クロック信号を用いるもの（従来
例２）がある。従来例１は、再生速度が可変の場合に、
線速度が規定速度となるまでの期間は安定してデータを
再生できないので再生が中断される。これに対して、従
来例２は、従来例１を改良したものであり、ＰＬＬ系ク
ロック信号が再生速度に同期している。このためピック
アップが内周から外周に移動した時点で安定したデータ
を再生できるので、確実にデータを出力することができ
る。従ってアクセス後、データの出力を再開するまでの
時間を従来例１より短縮できる。しかも従来例２のデー
タスライス回路は、ＰＬＬ系クロック信号に応じて基準
電圧の制御帯域を制御しているため再生速度に合わせた
最適な制御帯域を確保することができる。
（図示せず）が行う。システムコントローラは、再生速
度コントロール信号を生成する。この再生速度コントロ
ール信号は、例えば、通常の再生速度（１倍速）又は基
準速度の２倍の速度（２倍速）、・・・３２倍の再生速
度（３２倍速）を指定する。この再生速度コントロール
信号は、データ処理回路１１、モータ制御回路（図示せ
ず）に供給され、処理速度及びディスク再生速度を目的
の速度に切り換える。再生速度コントロール信号は、デ
ータスライス回路１７にも供給され、データスライス回
路１７は、この信号に応じて制御周波数帯域を再生速度
に対応するように変化させている。従来のディスク再生
装置には、データ処理回路がメモリ（ＲＡＭ）にデータ
を書き込む時にＰＬＬ回路から生成されたＰＬＬ系クロ
ック信号を用い、メモリから読み出す時に水晶系の基準
クロック信号を用いるもの（従来例１）とメモリから読
み出す時にもＰＬＬ系クロック信号を用いるもの（従来
例２）がある。従来例１は、再生速度が可変の場合に、
線速度が規定速度となるまでの期間は安定してデータを
再生できないので再生が中断される。これに対して、従
来例２は、従来例１を改良したものであり、ＰＬＬ系ク
ロック信号が再生速度に同期している。このためピック
アップが内周から外周に移動した時点で安定したデータ
を再生できるので、確実にデータを出力することができ
る。従ってアクセス後、データの出力を再開するまでの
時間を従来例１より短縮できる。しかも従来例２のデー
タスライス回路は、ＰＬＬ系クロック信号に応じて基準
電圧の制御帯域を制御しているため再生速度に合わせた
最適な制御帯域を確保することができる。
【００１９】前述のように従来例２ではクロック信号は
再生速度に同期しており（同期クロック）、従来例１で
はクロック信号は再生速度に同期していない（非同期ク
ロック）。同期クロックの場合、クロック幅により分解
能に制約が有り、クロック周波数がＥＦＭ信号より十分
高い場合（クロック＞＞ＥＦＭ）は分解能の問題は出な
いが、高速再生化が著しくなると、クロック＞＞ＥＦＭ
の関係は維持できなくなる。非同期クロックの場合、帯
域が再生レートに追従しないが、前記分解能の問題は生
じない。これは、図５に示すように、同期クロックの場
合、ＥＦＭ信号の時間幅は、時間幅が大きくなるにした
がって、アップダウンカウンタのカウント結果の発生確
率が段階的に大きくなる（特性線Ａ）が、非同期クロッ
クの場合、カウント結果の発生確率は、実際の時間幅に
比例している（特性線Ｂ）ように、非同期クロックの場
合は、分解能による制約は無い。図５は、縦軸がカウン
ト結果の発生確率であり、横軸がＥＦＭ信号の実際の時
間幅を示している。本発明は、カウント結果の発生確率
が実際の時間幅と一致するようにＰＬＬ系クロック信号
を用いながらカウント結果をＥＦＭ信号の実際の時間幅
に一致させることに特徴がある。
再生速度に同期しており（同期クロック）、従来例１で
はクロック信号は再生速度に同期していない（非同期ク
ロック）。同期クロックの場合、クロック幅により分解
能に制約が有り、クロック周波数がＥＦＭ信号より十分
高い場合（クロック＞＞ＥＦＭ）は分解能の問題は出な
いが、高速再生化が著しくなると、クロック＞＞ＥＦＭ
の関係は維持できなくなる。非同期クロックの場合、帯
域が再生レートに追従しないが、前記分解能の問題は生
じない。これは、図５に示すように、同期クロックの場
合、ＥＦＭ信号の時間幅は、時間幅が大きくなるにした
がって、アップダウンカウンタのカウント結果の発生確
率が段階的に大きくなる（特性線Ａ）が、非同期クロッ
クの場合、カウント結果の発生確率は、実際の時間幅に
比例している（特性線Ｂ）ように、非同期クロックの場
合は、分解能による制約は無い。図５は、縦軸がカウン
ト結果の発生確率であり、横軸がＥＦＭ信号の実際の時
間幅を示している。本発明は、カウント結果の発生確率
が実際の時間幅と一致するようにＰＬＬ系クロック信号
を用いながらカウント結果をＥＦＭ信号の実際の時間幅
に一致させることに特徴がある。
【００２０】次に、図２を参照して第２の実施例を説明
する。図２は、データスライス回路を用いたディスク再
生装置の回路ブロック図である。図１に示すディスク再
生装置では、分周器４から供給される出力信号をアップ
ダウンカウンタ２のクロック信号ＣＫとして用いたが、
この実施例では、分周器４に加えて、分周器１３、スイ
ッチ１２をさらに有していることに特徴がある。すなわ
ち、この実施例で用いるデータスライス回路１７′は、
前記アンプ１０から供給されるＲＦ信号と基準電圧とを
比較し、ＲＦ信号と基準電圧とに応じてデータ“０”と
データ“１”のうちの１つのデータを出力する比較器１
と、クロック信号を分周し、カウント用のクロック信号
を生成する第１及び第２の分周器４、１３と、比較器１
から供給されるデータ“０”の期間とデータ“１”の期
間に応じて、第１及び第２の分周器４又は１３から供給
されるカウント用のクロック信号をカウントし、これら
の差分データを出力するアップタウンカウンタ２と、ア
ップダウンカウンタ２から出力される差分データが供給
され、この差分データをアナログ電圧に変換し、前記基
準電圧として比較器１に供給するデジタル／アナログ変
換器３とから構成されている。第１の分周器４は、前述
したように、クロック信号生成回路から生成されるＰＬ
Ｌ系クロック信号ＰＬＣＫ２を１／Ｎに分周しクロック
信号ＣＫを生成する。
する。図２は、データスライス回路を用いたディスク再
生装置の回路ブロック図である。図１に示すディスク再
生装置では、分周器４から供給される出力信号をアップ
ダウンカウンタ２のクロック信号ＣＫとして用いたが、
この実施例では、分周器４に加えて、分周器１３、スイ
ッチ１２をさらに有していることに特徴がある。すなわ
ち、この実施例で用いるデータスライス回路１７′は、
前記アンプ１０から供給されるＲＦ信号と基準電圧とを
比較し、ＲＦ信号と基準電圧とに応じてデータ“０”と
データ“１”のうちの１つのデータを出力する比較器１
と、クロック信号を分周し、カウント用のクロック信号
を生成する第１及び第２の分周器４、１３と、比較器１
から供給されるデータ“０”の期間とデータ“１”の期
間に応じて、第１及び第２の分周器４又は１３から供給
されるカウント用のクロック信号をカウントし、これら
の差分データを出力するアップタウンカウンタ２と、ア
ップダウンカウンタ２から出力される差分データが供給
され、この差分データをアナログ電圧に変換し、前記基
準電圧として比較器１に供給するデジタル／アナログ変
換器３とから構成されている。第１の分周器４は、前述
したように、クロック信号生成回路から生成されるＰＬ
Ｌ系クロック信号ＰＬＣＫ２を１／Ｎに分周しクロック
信号ＣＫを生成する。
【００２１】そして、第２の分周器１３は、水晶振動子
によって発生された基準クロックに基づき、基準クロッ
ク生成回路から生成されるシステム基準クロック信号Ｘ
ＣＫを１／Ｍに分周し、周波数が固定された水晶系のク
ロック信号ＣＫを生成する。スイッチ１２は、第１の分
周器４から出力されるクロック信号ＣＫ及び第２の分周
器１３から出力されるクロック信号ＣＫのいずれか一方
を選択し、アップダウンカウンタ２に供給する。スイッ
チ１２を、ＰＬＬ回路１８のロック／アンロックに応じ
て、第１及び第２の分周器４、１３のいずれか一方を選
択するとする。スイッチ１２は、ＰＬＬ回路がロックし
ている場合は、第１の分周器４から出力されるＰＬＬ系
クロック信号ＣＫを選択し、ロックしていない場合は、
第２の分周器１３から出力される水晶系のクロック信号
ＣＫを選択する。水晶系クロック信号ＣＫの周波数は、
再生速度がその変化範囲の中心のとき、制御帯域が最適
となる周波数に設定されている。したがって、なんらか
の要因でＰＬＬ回路１８引き込みが遅れた場合、データ
スライス回路の制御帯域が最適値から大きくずれること
を防止できる。スイッチ１２の切換え条件は、ＰＬＬ回
路１８が完全にロック状態またはアンロック状態から若
干ずれた範囲で切換えても良い。
によって発生された基準クロックに基づき、基準クロッ
ク生成回路から生成されるシステム基準クロック信号Ｘ
ＣＫを１／Ｍに分周し、周波数が固定された水晶系のク
ロック信号ＣＫを生成する。スイッチ１２は、第１の分
周器４から出力されるクロック信号ＣＫ及び第２の分周
器１３から出力されるクロック信号ＣＫのいずれか一方
を選択し、アップダウンカウンタ２に供給する。スイッ
チ１２を、ＰＬＬ回路１８のロック／アンロックに応じ
て、第１及び第２の分周器４、１３のいずれか一方を選
択するとする。スイッチ１２は、ＰＬＬ回路がロックし
ている場合は、第１の分周器４から出力されるＰＬＬ系
クロック信号ＣＫを選択し、ロックしていない場合は、
第２の分周器１３から出力される水晶系のクロック信号
ＣＫを選択する。水晶系クロック信号ＣＫの周波数は、
再生速度がその変化範囲の中心のとき、制御帯域が最適
となる周波数に設定されている。したがって、なんらか
の要因でＰＬＬ回路１８引き込みが遅れた場合、データ
スライス回路の制御帯域が最適値から大きくずれること
を防止できる。スイッチ１２の切換え条件は、ＰＬＬ回
路１８が完全にロック状態またはアンロック状態から若
干ずれた範囲で切換えても良い。
【００２２】次ぎに、図３を参照して第３の実施例を説
明する。図３は、データスライス回路を用いたディスク
再生装置の回路ブロック図である。図１に示すディスク
再生装置は、ＰＬＬ回路１８から生成される周波数制御
信号を電圧制御発振器（すなわち、クロック信号生成回
路）８に供給しているが、この実施例のディスク再生装
置は、ＰＬＬ回路１８と電圧制御発振器（クロック信号
生成回路）８との間にスイッチ１４を有していることに
特徴がある。スイッチ１４は、ＰＬＬ回路１８から出力
される周波数制御信号及び基準電圧から出力される周波
数制御信号のいずれか一方を選択して電圧制御発振器
（クロック信号生成回路）８に供給する。なお、電圧制
御発振器８は、データスライス回路を構成している。
明する。図３は、データスライス回路を用いたディスク
再生装置の回路ブロック図である。図１に示すディスク
再生装置は、ＰＬＬ回路１８から生成される周波数制御
信号を電圧制御発振器（すなわち、クロック信号生成回
路）８に供給しているが、この実施例のディスク再生装
置は、ＰＬＬ回路１８と電圧制御発振器（クロック信号
生成回路）８との間にスイッチ１４を有していることに
特徴がある。スイッチ１４は、ＰＬＬ回路１８から出力
される周波数制御信号及び基準電圧から出力される周波
数制御信号のいずれか一方を選択して電圧制御発振器
（クロック信号生成回路）８に供給する。なお、電圧制
御発振器８は、データスライス回路を構成している。
【００２３】スイッチ１４は、ＰＬＬ回路１８のロック
／アンロックに応じて、ＰＬＬ回路から出力される周波
数制御信号及び基準電圧から出力される周波数制御信号
のいずれか一方を選択するとする。スイッチ１４は、Ｐ
ＬＬ回路１８がロックしている場合は、ＰＬＬ回路１８
から出力される周波数制御信号を選択し、ロックしてい
ない場合は、基準電圧から出力される周波数制御信号を
選択する。したがって、なんらかの要因でＰＬＬ回路引
き込みが遅れた場合、データスライス回路１７″の制御
帯域が最適値から大きくずれることを防止できる。な
お、この発明は、上記実施例に限定されるものではな
く、発明の要旨を超えない範囲において、種々変形実施
可能なことは勿論である。例えば、図４に示すように、
図２に示すスイッチ１２及び図３に示すスイッチ１４を
併用することができる。以上の様に構成すると、カウン
ト用のクロック信号の選択の幅が広がるようになる。
／アンロックに応じて、ＰＬＬ回路から出力される周波
数制御信号及び基準電圧から出力される周波数制御信号
のいずれか一方を選択するとする。スイッチ１４は、Ｐ
ＬＬ回路１８がロックしている場合は、ＰＬＬ回路１８
から出力される周波数制御信号を選択し、ロックしてい
ない場合は、基準電圧から出力される周波数制御信号を
選択する。したがって、なんらかの要因でＰＬＬ回路引
き込みが遅れた場合、データスライス回路１７″の制御
帯域が最適値から大きくずれることを防止できる。な
お、この発明は、上記実施例に限定されるものではな
く、発明の要旨を超えない範囲において、種々変形実施
可能なことは勿論である。例えば、図４に示すように、
図２に示すスイッチ１２及び図３に示すスイッチ１４を
併用することができる。以上の様に構成すると、カウン
ト用のクロック信号の選択の幅が広がるようになる。
【００２４】
【発明の効果】本発明は、以上の構成により、データス
ライス回路で用いるクロック信号が周波数的にはＥＦＭ
信号の再生速度に連続的に追従し、位相がＥＦＭ信号と
非同期となる。したがって再生速度によって再生性能が
変化することを防止でき、かつデータスライス回路の帯
域設計を単独で容易に行うことができる。また、何らか
の要因でＰＬＬ回路引き込みが遅れた場合、データスラ
イス回路の制御帯域が最適値から大きくくずれることを
防止できる。
ライス回路で用いるクロック信号が周波数的にはＥＦＭ
信号の再生速度に連続的に追従し、位相がＥＦＭ信号と
非同期となる。したがって再生速度によって再生性能が
変化することを防止でき、かつデータスライス回路の帯
域設計を単独で容易に行うことができる。また、何らか
の要因でＰＬＬ回路引き込みが遅れた場合、データスラ
イス回路の制御帯域が最適値から大きくくずれることを
防止できる。
【図１】第１の実施例のディスク再生装置の回路ブロッ
ク図。
ク図。
【図２】第２の実施例のディスク再生装置の回路ブロッ
ク図。
ク図。
【図３】第３の実施例のディスク再生装置の回路ブロッ
ク図。
ク図。
【図４】本発明のディスク再生装置の回路ブロック図。
【図５】本発明のアップダウンカウンタのカウント結果
の発生確率のＥＦＭ信号の実際の時間幅依存性を示す特
性図。
の発生確率のＥＦＭ信号の実際の時間幅依存性を示す特
性図。
【図６】従来のディスク再生装置の回路ブロック図。
１・・・比較器、 ２・・・アップダウンカウンタ、
３・・・Ｄ／Ａ変換器、 ４、１３・・・分周器、５
・・・位相比較器、 ６・・・低域通過フィルタ、
７、８・・・電圧制御発振器、 ９・・・光学式ピッ
クアップ、１０・・・ヘッドアンプ、 １１・・・デ
ータ処理回路、１２、１４・・・スイッチ、 １５・
・・ディスク、１６・・・モータ、 １７、１７′、
１７″・・・データスライス回路、１８・・・ＰＬＬ回
路。
３・・・Ｄ／Ａ変換器、 ４、１３・・・分周器、５
・・・位相比較器、 ６・・・低域通過フィルタ、
７、８・・・電圧制御発振器、 ９・・・光学式ピッ
クアップ、１０・・・ヘッドアンプ、 １１・・・デ
ータ処理回路、１２、１４・・・スイッチ、 １５・
・・ディスク、１６・・・モータ、 １７、１７′、
１７″・・・データスライス回路、１８・・・ＰＬＬ回
路。
Claims (5)
- 【請求項１】 ディスクに記録されたデータを光学的に
読み出し、電気信号に変換する光電変換手段と、 前記光電変換手段から供給される電気信号を増幅する増
幅器と、 前記増幅器から供給される電気信号から２値化された信
号を生成するデータスライス回路と、 前記データスライス回路から供給される２値化された信
号に基づき、データの再生速度の変化に応じた第１のク
ロック信号及び周波数制御信号を生成するＰＬＬ回路
と、 前記データスライス回路から供給される前記２値化され
た信号を復調し、データを再生するデータ処理回路とを
備え、 前記データスライス回路は、前記周波数制御信号に基づ
いて前記２値化された信号とは非同期である第２のクロ
ック信号を生成するクロック信号生成回路を有し、前記
増幅器から供給される前記電気信号と基準電圧とを比較
し、前記電気信号と基準電圧とに応じてデータ“０”と
データ“１”のうちの１つのデータを出力する比較器
と、前記第２のクロック信号を分周し、カウント用のク
ロック信号を生成する分周器と、前記比較器から供給さ
れるデータ“０”の期間とデータ“１”の期間に応じ
て、前記分周器から供給されるカウント用のクロック信
号をカウントし、これらの差分データを出力するアップ
タウンカウンタと、前記アップダウンカウンタから出力
される前記差分データが供給され、この差分データをア
ナログ電圧に変換し、前記基準電圧として前記比較器に
供給するデジタル／アナログ変換器とを有することを特
徴とするディスク再生装置。 - 【請求項２】 ディスクに記録されたデータを光学的に
読み出し、電気信号に変換する光電変換手段と、 前記光電変換手段から供給される電気信号を増幅する増
幅器と、 前記増幅器から供給される電気信号から２値化された信
号を生成するデータスライス回路と、 前記データスライス回路から供給される２値化された信
号に基づき、データの再生速度の変化に応じた第１のク
ロック信号及び周波数制御信号を生成するＰＬＬ回路
と、 固定周波数発振回路から生成された基準クロックに基づ
いて基準クロック信号を生成する基準クロック生成回路
と、 前記データスライス回路から供給される前記２値化され
た信号を復調し、データを再生するデータ処理回路とを
備え、 前記データスライス回路は、前記周波数制御信号に基づ
いて前記２値化された信号とは非同期である第２のクロ
ック信号を生成するクロック信号生成回路を有し、前記
クロック信号生成回路から出力される前記第２のクロッ
ク信号を分周し、カウント用のクロック信号を生成する
第１の分周器と、前記基準クロック生成回路から出力さ
れる前記基準クロック信号を分周し、カウント用のクロ
ック信号を生成する第２の分周器と、前記第１及び第２
の分周器から出力されるカウント用のクロック信号のう
ち１つを選択するスイッチと、前記光電変換手段から供
給される前記電気信号と基準電圧とを比較し、前記電気
信号と基準電圧とに応じてデータ“０”とデータ“１”
のうちの１つのデータを出力する比較器と、前記比較器
から供給されるデータ“０”の期間とデータ“１”の期
間に応じて、前記スイッチから供給されるクロック信号
をカウントし、これらの差分データを出力するアップダ
ウンカウンタと、前記アップダウンカウンタから出力さ
れる前記差分データが供給され、この差分データをアナ
ログ電圧に変換し、前記基準電圧として前記比較器に供
給するデジタル／アナログ変換器とを有することを特徴
とするディスク再生装置。 - 【請求項３】 ディスクに記録されたデータを光学的に
読み出し、電気信号に変換する光電変換手段と、 前記光電変換手段から供給される電気信号を増幅する増
幅器と、 前記増幅器から供給される電気信号から２値化された信
号を生成するデータスライス回路と、 前記データスライス回路から供給される２値化された信
号に基づき、データの再生速度の変化に応じた第１のク
ロック信号及び周波数制御信号を生成するＰＬＬ回路
と、 基準電圧に基づいて基準周波数制御信号を生成する基準
電圧生成回路と、 前記ＰＬＬ回路から生成された周波数制御信号と前記基
準電圧生成回路から生成された基準周波数制御信号のう
ち１つを選択するスイッチと、 前記データスライス回路から供給される前記２値化され
た信号を復調し、データを再生するデータ処理回路とを
備え、 前記データスライス回路は、前記スイッチから供給され
る周波数制御信号に基づいて前記２値化された信号とは
非同期である第２のクロック信号を生成するクロック信
号生成回路を有し、前記増幅器から供給される前記電気
信号と基準電圧とを比較し、前記電気信号と基準電圧と
に応じてデータ“０”とデータ“１”のうちの１つのデ
ータを出力する比較器と、前記第２のクロック信号を分
周し、カウント用のクロック信号を生成する分周器と、
前記比較器から供給されるデータ“０”の期間とデータ
“１”の期間に応じて、前記分周器から供給されるカウ
ント用のクロック信号をカウントし、これらの差分デー
タを出力するアップタウンカウンタと、前記アップダウ
ンカウンタから出力される前記差分データが供給され、
この差分データをアナログ電圧に変換し、前記基準電圧
として前記比較器に供給するデジタル／アナログ変換器
とを有することを特徴とするディスク再生装置。 - 【請求項４】 光電変換手段から供給される電気信号を
増幅する増幅器から供給される電気信号と基準電圧とを
比較し、前記電気信号と基準電圧とに応じてデータ
“０”とデータ“１”のうちの１つのデータを出力する
比較器と、 前記比較器の出力の周波数との周波数比が一定になるよ
うに連続的に追従し、かつ位相が非同期のクロック信号
を生成するクロック信号生成回路と、 前記クロック信号生成回路の出力クロックを分周する分
周器と、 前記比較器から供給されるデータ“０”の期間とデータ
“１”の期間に応じて前記カウント用クロック信号をカ
ウントし、これらの差分データを出力するアップダウン
カウンタと、 前記アップダウンカウンタから出力される前記差分デー
タが供給され、この差分データをアナログ電圧に変換
し、前記基準電圧として前記比較器に供給するデジタル
／アナログ変換器とを備えたことを特徴とするデータス
ライス回路。 - 【請求項５】前記比較器の出力の周波数との周波数比が
一定になるように連続的に追従し、かつ位相が非同期の
クロックを生成するクロック信号生成回路と、 前記クロック信号生成回路の出力クロックを分周する第
１の分周器と、 基準クロック信号生成回路から生成される基準クロック
信号を分周し、カウント用のクロック信号を生成する第
２の分周器と、 前記第１及び第２の分周器から出力されるカウント用の
クロック信号のうち１つを選択するスイッチと、 前記光電変換手段から供給される前記電気信号と基準電
圧とを比較し、前記電気信号と基準電圧とに応じてデー
タ“０”とデータ“１”のうちの１つのデータを出力す
る比較器と、 前記比較器から供給されるデータ“０”の期間とデータ
“１”の期間に応じて、前記スイッチから供給されるク
ロック信号をカウントし、これらの差分データを出力す
るアップダウンカウンタと、 前記アップダウンカウンタから出力される前記差分デー
タが供給され、この差分データをアナログ電圧に変換
し、前記基準電圧として前記比較器に供給するデジタル
／アナログ変換器とを備えたことを特徴とするデータス
ライス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573297A JP3607048B2 (ja) | 1997-06-26 | 1997-06-26 | ディスク再生装置及びデータスライス回路 |
| TW087110256A TW393763B (en) | 1997-06-26 | 1998-06-25 | Disk reproduction device and data slicing circuit |
| US09/105,170 US6157603A (en) | 1997-06-26 | 1998-06-26 | Disk reproduction apparatus capable of continuously varying a reproduction speed |
| KR1019980024361A KR100276199B1 (ko) | 1997-06-26 | 1998-06-26 | 디스크 재생 장치 및 데이타 슬라이스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18573297A JP3607048B2 (ja) | 1997-06-26 | 1997-06-26 | ディスク再生装置及びデータスライス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116280A true JPH1116280A (ja) | 1999-01-22 |
| JP3607048B2 JP3607048B2 (ja) | 2005-01-05 |
Family
ID=16175899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18573297A Expired - Fee Related JP3607048B2 (ja) | 1997-06-26 | 1997-06-26 | ディスク再生装置及びデータスライス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6157603A (ja) |
| JP (1) | JP3607048B2 (ja) |
| KR (1) | KR100276199B1 (ja) |
| TW (1) | TW393763B (ja) |
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|---|---|---|---|---|
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| WO2001022412A1 (fr) * | 1999-09-20 | 2001-03-29 | Hitachi, Ltd. | Appareil d'enregistrement/reproduction d'information |
| US6954410B2 (en) * | 2000-01-20 | 2005-10-11 | Hitachi, Ltd. | Information recording and reproducing apparatus for updating the waveform of a laser based on position information |
| TW465194B (en) | 2000-10-17 | 2001-11-21 | Mediatek Inc | Data dividing circuit and method for diving data |
| DE10061530A1 (de) * | 2000-12-11 | 2002-04-04 | Infineon Technologies Ag | Vorrichtung zur Ermittlung der Frequenz eines periodischen Signals |
| JP3993818B2 (ja) * | 2002-12-16 | 2007-10-17 | 松下電器産業株式会社 | 再生信号処理装置 |
| KR100614344B1 (ko) * | 2004-08-18 | 2006-08-21 | 주식회사 히타치엘지 데이터 스토리지 코리아 | 기록매체 탐색시의 에러 개선 방법 및 장치 |
| TWI276065B (en) * | 2004-11-01 | 2007-03-11 | Lite On It Corp | CD reading method |
| JP2006279849A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 電圧保持回路及びクロック同期回路 |
| US8355302B1 (en) * | 2006-05-11 | 2013-01-15 | Marvell International Ltd. | Offset loop for wobble |
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|---|---|---|---|---|
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| DE69426636T2 (de) * | 1993-08-14 | 2001-06-21 | Toshiba Kawasaki Kk | Wiedergabegerät und Signalverarbeitungskreis für Daten, die auf einer Platte aufgezeichnet sind |
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| JP4319259B2 (ja) * | 1996-07-02 | 2009-08-26 | 株式会社東芝 | アクティブ・ワイドレンジｐｌｌ装置、位相ロックループ方法及びディスク再生装置 |
| TW341415U (en) * | 1997-04-08 | 1998-09-21 | United Microelectronics Corp | A digital data cutting circuit |
-
1997
- 1997-06-26 JP JP18573297A patent/JP3607048B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-25 TW TW087110256A patent/TW393763B/zh not_active IP Right Cessation
- 1998-06-26 US US09/105,170 patent/US6157603A/en not_active Expired - Lifetime
- 1998-06-26 KR KR1019980024361A patent/KR100276199B1/ko not_active IP Right Cessation
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| TW393763B (en) | 2000-06-11 |
| KR100276199B1 (ko) | 2000-12-15 |
| US6157603A (en) | 2000-12-05 |
| KR19990007375A (ko) | 1999-01-25 |
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