JP2007116500A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】 複数種類の異なった記録モードで記録するための記録信号が入力され、入力信号に含まれる雑音成分を取り除いた純度の高い信号を出力するＰＬＬ回路を実現する。
【解決手段】 入力信号を１／Ｌにして第１分周器４１から第１周波数信号を出力し、入力信号に対応するマスタクロック信号を発振器４６ａで発振し、マスタクロック信号の周波数を１／Ｍにして第２周波数信号を第２分周器５２から出力し、第１周波数信号と第２周波数信号との位相差信号を位相比較器４３から出力し、第１周波数信号と第２周波数信号とが一致しているか否かをロック検出器４４で検出し、一致しない場合には第１分周器のＬ及び第２分周器のＭを可変させ、一致した場合にはＬ及びＭを固定させる制御信号を制御回路４８から出力し、マスタクロック信号を1／Ｎにして真の信号成分を第３分周器から出力するようにしたＰＬＬ回路を構成した。
【選択図】 図２

Description

本発明は、特定の周波数をマスタークロックとし、所定の媒体に記録するための記録信号を出力する記録装置に接続され、その記録信号に含まれる雑音を取り除いた記録信号を生成するために用いるＰＬＬ回路に関する。

最近になり、ＣＤ−ＲＷ、ＤＶＤ−ＲＷなど記録可能な高密度記録媒体や、それらの記録媒体に記録する記録装置が開発され、市場導入されている。その記録装置は所定のマスタークロックで発振するマスター周波数を基にして、媒体規格に合致した周波数関係及び時間関係の信号として生成される記録信号を媒体に記録することにより、記録媒体は他の再生装置との間で互換性を有して再生できるようになされている。
一方、媒体に記録される信号は周波数変動、いわゆるジッター成分を有する記録信号を記録するよりはジッター成分のない記録信号を媒体に記録する方が、より高品質で記録されることになる。記録装置によっては通常の使用では問題とされない程度の周波数変動や雑音を含んだ信号を出力する装置がある。高品質な音声や映像信号を媒体に記録するためには、記録信号に含まれるジッターや雑音成分を可能な限り除去した記録信号を生成し、媒体に記録することが好ましい。

信号に含まれるジッターや雑音成分を除去した信号を生成する回路としてＰＬＬ（位相同期回路）がある。位相同期して発振する電圧制御発振器の周波数を安定させるようにループフィルタの特性を設定し、入力信号に位相同期したジッター成分の少ない出力信号を得る。記録装置から出力される信号をＦＩＦＯ回路に入力し、ＦＩＦＯ回路の動作クロックをＰＬＬから出力されるジッター成分のないクロック信号を用いて駆動することにより、記録信号に含まれるジッター成分を除去した記録信号を生成することができる。
一方、記録装置から出力される記録信号は、例えば記録媒体への記録速度が高い場合には周波数が高くなる。記録装置の動作モードにより異なった周波数の記録信号が出力される。動作モードとしては、例えばＣＤ−ＲＷの場合では１、２、４、８、１６倍速など多くの記録モードを有すると一方、ＤＶＤ−ＲＷに対しても１、２、４倍速など複数の記録モードを有している。ＰＬＬは、それらの複数の記録モードで出力される広い周波数範囲の入力信号に対してジッター成分を含まない出力信号を短時間で生成して出力する必要がある。

特許文献１には、短時間でクロック信号を同期させることができる位相同期回路の構成が開示されている。第１の分周器は基準クロックを分周して分周クロックを出力する。第２の分周器は電圧制御水晶発振器のクロック信号を分周して分周クロックを出力する。位相引き寄せ動作時、シフトレジスタは、分周クロックと周波数が等しく位相の異なる複数の分周クロックを発生する。クロックセレクタは、シフトレジスタの複数の分周クロックの中から、分周クロックの位相に最も近いクロックを選択して、電圧制御水晶発振器のクロック信号の位相を基準クロックの位相に引き寄せる。この処理を複数段繰り返すことによって、短時間でクロック信号の位相を引き寄せることができる位相同期回路が開示されている。
特開平９−２６１０４４号公報

しかしながら、特許文献１に開示されている位相同期回路では複数の周波数レンジで入力される信号のそれぞれに対して位相同期した信号を生成する動作は想定されてなく、例えばマスタークロック周波数がお互いに簡単な整数比の関係になく、且つそれぞれの記録モードの異なりにより、異なったレンジの周波数で出力される信号の全てに対してジッター成分を含まない周波数の信号を生成する位相同期回路として実現することはできていない。

そこで、本発明は、上記のような問題点を解消するためになされたもので、お互いに簡単な整数比関係にない複数周波数のマスタークロックが用いられて生成され、且つそれぞれが複数種類の異なった記録モードで媒体に記録するための複数の記録信号が入力され、それらの入力信号から、入力信号に含まれる雑音成分を取り除いた純度の高い位相同期された信号を発振させて出力可能なＰＬＬ回路を提供することを目的とする。

本願発明における第１の発明は、所定の周波数の入力信号から雑音信号を除去して、真の信号成分のみを位相同期して取り出すＰＬＬ回路において、前記入力信号の所定の周波数を１／Ｌ（Ｌ：正の数）にして第１周波数信号を出力する第１分周器と、前記入力信号に対応するマスタクロック信号を基準として所定の範囲内の周波数で発振する発振器と、前記発振器で発振した前記マスタクロック信号の周波数を１／Ｍ（Ｍ：正の数）にして第２周波数信号を出力する第２分周器と、前記第１周波数信号と前記第２周波数信号との位相を比較して、位相差信号を出力する位相比較器と、前記位相差信号から低域周波数成分を得て前記発振器に供給し、前記発振器の発振周波数を可変する信号を出力する低域通過フィルタと、前記位相差信号を基に前記第１周波数信号と前記第２周波数信号とが一致しているか否かを検出するロック検出器と、前記ロック検出器で前記第１周波数信号と前記第２周波数信号とが一致しないとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを可変させる制御信号を出力し、前記第１周波数信号と前記第２周波数信号とが一致したとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを固定させる制御信号を出力する制御回路と、前記一致したことを示す制御信号に基づいて、前記マスタクロック信号を1／Ｎ（Ｎ：正の数）にして前記真の信号成分を出力する第３分周器と、を備えたことを特徴とするＰＬＬ回路を提供する。
第２の発明は、前記発振器で発振する周波数は前記マスタクロック信号周波数に対して２００ｐｐｍの範囲で発振する周波数であることを特徴とする第１の発明に記載のＰＬＬ回路を提供する。
第３の発明は、前記発振器は、複数のマスタクロック信号で発振するための複数の振動子を有し、前記制御回路は複数の振動子により得られる複数のマスタクロック信号のうちの１つを選択して前記第２分周器に出力させることを特徴とする第１又は第２の発明に記載のＰＬＬ回路。

本発明によれば、入力信号の所定の周波数を１／Ｌ（Ｌ：正の数）にして第１周波数信号を出力する第１分周器と、前記入力信号に対応するマスタクロック信号を基準として所定の範囲内の周波数で発振する発振器と、前記発振器で発振した前記マスタクロック信号の周波数を１／Ｍ（Ｍ：正の数）にして第２周波数信号を出力する第２分周器と、前記第１周波数信号と前記第２周波数信号との位相を比較して、位相差信号を出力する位相比較器と、前記位相差信号から低域周波数成分を得て前記発振器に供給し、前記発振器の発振周波数を可変する信号を出力する低域通過フィルタと、前記位相差信号を基に前記第１周波数信号と前記第２周波数信号とが一致しているか否かを検出するロック検出器と、前記ロック検出器で前記第１周波数信号と前記第２周波数信号とが一致しないとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを可変させる制御信号を出力し、前記第１周波数信号と前記第２周波数信号とが一致したとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを固定させる制御信号を出力する制御回路と、前記一致したことを示す制御信号に基づいて、前記マスタクロック信号を1／Ｎ（Ｎ：正の数）にして前記真の信号成分を出力する第３分周器と、を備えた格別な構成があるので、お互いに簡単な整数比関係にない複数周波数のマスタークロックが用いられて生成され、且つそれぞれが複数種類の異なった記録モードで媒体に記録するための複数の記録信号が入力され、それらの入力信号から、入力信号に含まれる雑音成分を取り除いた純度の高い位相同期された信号を発振させて出力可能なＰＬＬ回路を実現できる。

以下に本発明の実施例に係るＰＬＬ回路について図１〜図３を用いて説明する。
図１は、本発明の実施に係るＰＬＬ回路を用いた記録システムの構成例を示した図である。
図２は、本発明の実施に係るＰＬＬ回路の構成例を示したブロック図である。
図３は、本発明の実施に係るＰＬＬ回路の要部の構成例を示したブロック図である。

そのＰＬＬ回路はお互いに簡単な整数比関係にない複数周波数のマスタークロックが用いられて生成され、且つそれぞれが複数種類の異なった記録モードで媒体に記録するための複数の記録信号が入力され、それらの入力信号から、入力信号に含まれる雑音成分を取り除いた純度の高い位相同期された信号を発振させて出力可能なＰＬＬ回路を実現するという目的を、入力信号の所定の周波数を１／Ｌ（Ｌ：正の数）にして第１周波数信号を出力する第１分周器と、前記入力信号に対応するマスタクロック信号を基準として所定の範囲内の周波数で発振する発振器と、前記発振器で発振した前記マスタクロック信号の周波数を１／Ｍ（Ｍ：正の数）にして第２周波数信号を出力する第２分周器と、前記第１周波数信号と前記第２周波数信号との位相を比較して、位相差信号を出力する位相比較器と、前記位相差信号から低域周波数成分を得て前記発振器に供給し、前記発振器の発振周波数を可変する信号を出力する低域通過フィルタと、前記位相差信号を基に前記第１周波数信号と前記第２周波数信号とが一致しているか否かを検出するロック検出器と、前記ロック検出器で前記第１周波数信号と前記第２周波数信号とが一致しないとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを可変させる制御信号を出力し、前記第１周波数信号と前記第２周波数信号とが一致したとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを固定させる制御信号を出力する制御回路と、前記一致したことを示す制御信号に基づいて、前記マスタクロック信号を1／Ｎ（Ｎ：正の数）にして前記真の信号成分を出力する第３分周器と、を備えるようにして実現した。

ＰＬＬ回路が用いられる記録システムの構成について述べる。
図１に示す記録システムは、ＣＤ−ＲＷないしはＤＶＤ−ＲＷに記録する記録用信号が入力され、ＣＤやＤＶＤに設定された記録速度により記録するための記録信号を発生する記録信号発生装置１と、記録信号が入力されその記録信号に含まれるジッターなどの雑音成分を取り除いた純度の高い駆動用出力信号を生成するＰＬＬ回路４、及び生成された駆動信号により駆動され記録信号から雑音成分を除去した記録信号を再生成するＦＩＦＯ３で構成される記録信号再生成装置２と、再生成された記録信号が入力されＣＤ−ＲＷやＤＶＤ−ＲＷなどの円盤形記録メディアに記録信号を記録するＤＶＤドライブ６とより構成される。

記録システムの動作について述べる。
記録信号発生装置１は、記録用信号をＣＤ−ＲＷ（以下、単にＣＤと呼ぶことがある。）やＤＶＤ−ＲＷ（以下、単にＤＶＤと呼ぶことがある。）に記録するための、それらの信号記録フォーマットの規格に従った記録信号を生成して出力する。記録信号は、媒体への記録速度がＣＤの場合では１倍速（等速）、２倍、４倍、・・・、及び１６倍の記録速度を選択でき、ＤＶＤへは１倍、２倍、及び４倍の記録速度が選択できる。
ＰＬＬ回路４は、記録信号発生装置１がＣＤやＤＶＤのいずれの記録媒体に対してどのような記録速度が設定されて出力された記録信号が入力されても、その記録信号周波数に位相同期されたジッター成分を含まない純度の高い駆動用信号を生成して出力する。ＦＩＦＯ３は、純度の高い駆動用信号により駆動され記録信号に含まれるジッター成分を除去した純度の高い記録信号が生成され、出力される。ＤＶＤドライブ６は入力される純度の高い記録信号に同期し、ＣＤやＤＶＤに純度が高い記録信号に基づき正確なピットを記録する。特に、高品質なディジタル音声信号を記録する場合では、記録媒体を再生して高品質の音声信号が再生される。

図２及び図３を用いてジッター成分が含まれる記録信号から、ジッター成分を含まない純度の高い駆動用信号を生成して出力するＰＬＬ回路４の構成とその動作について述べる。
図２に示すＰＬＬ回路４は、記録信号を１／Ｌ（Ｌは正の整数）の周波数に分周する分周器４１、分周器４１側の回路とそれ以降の回路との接地部を分離するアイソレータ４２、入力される２つの信号の位相差を検出する位相比較器４３、ＰＬＬ動作がロック状態にあるか否かを判定するロック検出器４４、ＰＬＬに応答特性を与えるループフィルタ４５、ＶＣＸＯ（Voltage Control Crystal Oscillator：電圧制御水晶発振器）４６ａ、４６ｂ、４６ｃ、分周器４７、制御器４８、セレクタ４９、１／Ｎ（Ｎは正の整数）分周器５１、１／Ｍ（Ｍは正の整数）分周器５２、及びアイソレータ５３で構成される。ＶＣＸＯ４６ａの発振周波数は、ＣＤのチャンネルクロック周波数の１６倍である６９．１４８８ＭＨｚに設定され、ＶＣＸＯ４６ｂの発振周波数はＤＶＤのチャンネルクロック周波数の４倍である１０４．６４ＭＨｚに設定されている。
図３に示すＰＬＬ回路４の要部である制御器４８は、ＰＬＬ回路４を構成する回路各部の動作を制御する制御回路４８０、８ビットカウンタ４８１、デコーダ４８２、４８４、４８６、４８８、分周比指定回路４８３、４８５、４８９、及びＶＣＸＯ指定回路４８７で構成される。

ＰＬＬ回路４の動作につき、ＰＬＬ回路４にＣＤのワ−ドクロック４４．１ｋＨｚが入力される場合の位相同期について述べる。
まず、制御器４８の中にある制御回路４８０は、位相比較器４３の（ａ）側に入力される信号の周波数の概略を計測する。本実施例に示した位相比較器４３は４００ｋＨｚ以下の入力信号周波数に対して精度の高い位相比較を行える。入力される信号の周波数は４４．１ｋＨｚであり、４００ｋＨｚより小さい。制御回路４８０は分周器４１の分周比を１に設定する。制御回路４８０はＶＣＸＯ４６ａの出力信号を選択する。次に、分周器１５２の分周比を例えば１００に設定し位相比較器４３の端子（ａ）（ｂ）に入力される信号がロック状態にあるか否かをロック検出器４４で検出する。約５ｍ秒経過してもＰＬＬがロック状態にないとして検出される場合には、制御回路４８０は分周器５２の分周比を１増加させ、ロック状態にあるか否かを検出する。以下の動作を繰返し分周器５２の分周比が１５６８になった場合にロック状態が検出される。即ち、ＶＣＸＯ４６ａの発振周波数である６９．１４８８ＭＨｚを１／１５６８に分周すると４４．１ｋＨｚが得られる。位相比較器４３の端子（ａ）（ｂ）には同一周波数の信号が入力されるためＰＬＬはロックする。１／１５６８の分周比は分周比指定回路４８５に記憶される。

ＶＣＸＯ４６ａは水晶振動子を用いる発振回路であり、発振引き込み周波数は１００ｐｐｍ程度である。従って、位相比較器４３の端子（ａ）（ｂ）に入力される周波数の差が１００ｐｐｍを超える場合にＰＬＬ回路４はロックしない。分周器５２の分周比が１５６８より１小さい１５６７の場合、６９．１４８８ＭＨｚを１／１５６７に分周して４４．１２７６ｋＨｚが得られる。その周波数は４４．１００ｋＨｚに比し１０００．６ｐｐｍ大きな値である。従って分周比が１５６７や１５６９の場合にはＰＬＬはロック状態とならず、Ｍ＝１５６８の場合にのみロック状態となる。
また、分周器１５２の分周比を１００から１づつ増加させながら計測したのは、位相比較器４３の端子（ａ）側に入力される周波数を約４００ｋＨｚ以下となるように分周器４１を設定することによる。分周器１５２の分周比を１００とした場合に位相比較器４３の端子（ｂ）側に入力される周波数は６９１．４４ｋＨｚであり、４００ｋＨｚよりも十分大きな周波数である。分周器１５２の分周比を１００からロック状態を検出することにより検出時間を短縮できる。

表１に、上記と同様にして求められたＣＤの１倍〜１６倍速、ＤＶＤの１倍〜４倍速のそれぞれに対する分周器４１（１／Ｌ）、分周器５２（１／Ｍ）及び分周器５１（１／Ｎ）の分周比を示す。

ＣＤに１倍速で記録する場合の周波数４．３２１８ＭＨｚをＬ＝１６で分周し、位相比較器に入力される周波数は４００ｋＨｚより小さな２７０．１１２５ｋＨｚを得ている。分周器５２のＭの値を２５６とするとき、ＶＣＸＯ４６ａの発振周波数である６９．１４８８ＭＨｚは１／２５６に分周されて２７０．１１２５ｋＨｚが得られる。位相比較器４３の端子（ａ）（ｂ）には同一周波数の信号が入力されＰＬＬはロックする。制御回路４８０は、ロック検出器４４によりロックが検出された場合には、分周器４７に係るＬの値を分周比指定回路４８３に、分周器５２に係るＭの値を分周比指定回路４８５に、分周器５１に係るＮの値を分周比指定回路４８９に格納する。セレクタ４９が選択していたＶＣＸＯ４６ａ、４６ｂに係る情報をＶＣＸＯ指定回路４８７に格納する。

同様にして、ＣＤの２倍〜１６倍速、ＤＶＤの１倍〜４倍速のそれぞれに対する分周器４１、分周器５２、及び分周器５１に係る分周比情報と、セレクタ４９に係るＶＣＸＯの選択情報は分周比指定回路４８３、４８５、４８９、及びＶＣＸＯ指定回路４８７に格納される。分周比指定回路４８３には順に１、１６、３２、６４、１２８、２５６、５１２の分周比が記憶される。分周比指定回路４８５には順に、１５６８、２５６、５１２の分周比が記憶される。ＶＣＸＯ指定回路４８７には順にＶＣＸＯ４６ａ、４６ｂを選択するための情報が記憶される。分周比指定回路４８５には分周比Ｌ及びＭにより定められる数Ｎが記憶される。入力される信号周波数と同一の周波数の信号を出力する場合のＮの値はＭの値をＬの値で除した値となる。入力信号に対する整数倍の周波数を得たい場合は、Ｍの値をＬの値で除した値を更に所定の整数値で除した値をＮの値とする。

上記の分周比に係る情報が格納された後に、例えば５２．３２ＭＨｚの入力信号がある場合に行われるＰＬＬ回路４のロックについて述べる。以下に述べる動作は制御回路４８０により制御されながら実行される。
最初に、８ビットカウンタ４８１の第０〜第７ビットのそれぞれは０に設定される。デコーダ４８２、４８４、４８６、４８８のそれぞれからは０が出力される。分周比指定回路４８３により設定される分周器４１の分周比は１であり、分周比指定回路４８５により設定される分周器５２の分周比は１５６８であり、ＶＣＸＯ指定回路４８７によりセレクタ４９によりＶＣＸＯ４６ａの発振周波数が取得される。この状態では位相比較器４３の端子（ａ）（ｂ）に入力される周波数は異なっているためＰＬＬ回路４はロック動作を行わない。ロック検出器４４によりロックは検出されない。

分周器４７はＶＣＸＯ４６ｂの発振出力（１０４．６４ＭＨｚ）を約５２万クロック計数する、即ち５ｍ秒経過後に８ビットカウンタ４８１にクロック信号を入力する。８ビットカウンタ４８１の計数値が１増加する。デコーダ４８２から１が出力されデコーダ４８４からは０、デコーダ４８６からは０、デコーダ４８８からは０が出力される。分周器４１の分周比は１６に設定される。この場合もＰＬＬ回路４はロック動作を行わなく、ロック検出器４４によりロックは検出されない。以下順に８ビットカウンタ４８１のカウント値を５ｍ秒ごとに１づつ増加させていく。

８ビットカウンタ４８１のカウント値が第７ビット目（上位ビット）から０１０１０１０１となった場合に、デコーダ４８６から１が出力されてセレクタ４９によりＶＣＸＯ４６ｂの発振出力が選択され、デコーダ４８４から２が出力されて分周器５２の分周比は５１２に設定され、デコーダ４８２から５が出力されて分周器４１の分周比Ｌは２５６に設定される。その場合に位相比較器４３の端子（ａ）（ｂ）に入力される周波数は同一となる。ロック検出器４４で検出して得られたロック状態信号が８ビットカウンタ４８１のエネーブル端子に入力され、８ビットカウンタ４８１はカウント動作を停止する。分周器４１のＬの値、及び分周器５２のＭの値は固定され、セレクタ４９の選択動作も固定される。デコーダ４８８から８５の値が出力され、１／Ｎ分周器５１の分周比は２に設定される。
以上により、１／Ｎ分周器５１からは周波数変動が少なく純度の高い水晶発振器４６ｂで発振された信号が分周して得られる純度の高い出力信号が出力される。

ＰＬＬ回路４は、入力されてロック動作がなされた場合には、その際に得られた分周比の値及び用いたＶＣＸＯの情報を分周比指定回路４８３、４８５、４８９及びＶＣＸＯ指定回路４８７に記憶する。新たな周波数の信号が入力された場合には、その信号にロックするための分周比の値Ｌ、Ｍ、及び使用するＶＣＸＯを特定し、それらの情報を分周比指定回路４８３、４８５、４８９及びＶＣＸＯ指定回路４８７に記憶する。次回からは短時間で入力信号にロックした純度の高い周波数の信号が出力される。
なお、ＰＬＬ回路４を分周比指定回路４８３、４８５、４８９及びＶＣＸＯ指定回路４８７を設けないで動作させることもできる。その場合は、電源の投入ごと、ないしは入力信号の周波数が変更されるたび毎に、位相比較器４３に入力される周波数が約４００ｋＨｚ以下となるように分周器４１のＬを選定し、分周器５２の分周比Ｍを所定の値以上から増加させ、ロック検出器４４でロックが検出されるＭの値を検出するように動作させる。

また、位相比較器４３に入力される周波数を４００ｋＨｚ以下とするＬに対してロックするＭが存在しなかった場合にはＬを２倍の値に設定して、Ｍの値を可変しつつロックするＭの値を検出する。その場合に制御回路４８０はＭの値を１、３、５、・・・・のように奇数で変化させてロックするＭの値があるかを調べる。ロックするＭの値が検出されない場合にはセレクタ４９が選択しているＶＣＸＯを他の発振周波数のものに選択しなおし、上記の動作を繰り返してもよい。
そして、表１で「−」により示した新たなディスクシステムとして、例えばＢＤの記録装置から出力される信号にロックさせる場合では、ＶＣＸＯ４６ｃにＢＤのマスター周波数に係るＶＣＸＯを備えることにより、上述と同様にロック動作を行わせることができる。

さらに、ＰＬＬ回路４は、アイソレータ４２、５３により分周器４１及び記録信号発生装置１と、アイソレータ４２、５３以降の回路との間のアース電位や電源を交流的に切り離して回路を構成しているため、記録信号発生装置１の側で発生した雑音成分を遮断して得られた信号を出力することができる。ＤＶＤドライブ６はＰＬＬ回路４により生成された純度の高い信号を用いて再生成された記録信号を用いることにより高品質なディジタル信号を記録媒体に記録することができる。

以上のように、本実施例で示したＰＬＬ回路４によれば、入力信号の所定の周波数を１／Ｌ（Ｌ：正の数）にして第１周波数信号を出力する第１分周器（４１）と、前記入力信号に対応するマスタクロック信号を基準として所定の範囲内の周波数で発振する発振器（４６ａ）と、前記発振器で発振した前記マスタクロック信号の周波数を１／Ｍ（Ｍ：正の数）にして第２周波数信号を出力する第２分周器（５２）と、前記第１周波数信号と前記第２周波数信号との位相を比較して、位相差信号を出力する位相比較器（４３）と、前記位相差信号から低域周波数成分を得て前記発振器に供給し、前記発振器の発振周波数を可変する信号を出力する低域通過フィルタ（４５）と、前記位相差信号を基に前記第１周波数信号と前記第２周波数信号とが一致しているか否かを検出するロック検出器（４４）と、前記ロック検出器で前記第１周波数信号と前記第２周波数信号とが一致しないとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを可変させる制御信号を出力し、前記第１周波数信号と前記第２周波数信号とが一致したとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを固定させる制御信号を出力する制御回路（４８）と、前記一致したことを示す制御信号に基づいて、前記マスタクロック信号を1／Ｎ（Ｎ：正の数）にして前記真の信号成分を出力する第３分周器（５１）と、を備えた格別な構成があるので、お互いに簡単な整数比関係にない複数周波数のマスタークロックが用いられて生成され、且つそれぞれが複数種類の異なった記録モードで媒体に記録するための複数の記録信号が入力され、それらの入力信号から、入力信号に含まれる雑音成分を取り除いた純度の高い位相同期された信号を発振させて出力するＰＬＬ回路を実現できる。

特定の周波数をマスタークロックとし、所定の媒体に記録するための記録信号を出力する記録装置に接続され、その記録信号に含まれる雑音を取り除いた記録信号を生成するために用いるＰＬＬ回路に適用できる。

本発明の実施に係るＰＬＬ回路を用いた記録システムの構成例を示した図である。 本発明の実施に係るＰＬＬ回路の構成例を示したブロック図である。 本発明の実施に係るＰＬＬ回路の要部の構成例を示したブロック図である。

符号の説明

１ 記録信号発生装置
２ 記録信号再生成装置
３ ＦＩＦＯ
４ ＰＬＬ回路
６ ＤＶＤドライブ
４１ 分周器
４２ アイソレータ
４３ 位相比較器
４４ ロック検出器
４５ ループフィルタ
４６ａ、４６ｂ、４６ｃ ＶＣＸＯ
４７ 分周器
４８ 制御器
４９ セレクタ
５１ １／Ｎ分周器
５２ 分周器
５３ アイソレータ
４８０ 制御回路
４８１ ８ビットカウンタ
４８２、４８４、４８６、４８８ デコーダ
４８３、４８５、４８９ 分周比指定回路
４８７ ＶＣＸＯ指定回路

Claims (3)

1. 所定の周波数の入力信号から雑音信号を除去して、真の信号成分のみを位相同期して取り出すＰＬＬ回路において、
   前記入力信号の所定の周波数を１／Ｌ（Ｌ：正の数）にして第１周波数信号を出力する第１分周器と、
   前記入力信号に対応するマスタクロック信号を基準として所定の範囲内の周波数で発振する発振器と、
   前記発振器で発振した前記マスタクロック信号の周波数を１／Ｍ（Ｍ：正の数）にして第２周波数信号を出力する第２分周器と、
   前記第１周波数信号と前記第２周波数信号との位相を比較して、位相差信号を出力する位相比較器と、
   前記位相差信号から低域周波数成分を得て前記発振器に供給し、前記発振器の発振周波数を可変する信号を出力する低域通過フィルタと、
   前記位相差信号を基に前記第１周波数信号と前記第２周波数信号とが一致しているか否かを検出するロック検出器と、
   前記ロック検出器で前記第１周波数信号と前記第２周波数信号とが一致しないとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを可変させる制御信号を出力し、前記第１周波数信号と前記第２周波数信号とが一致したとして検出された場合には、前記第１分周器のＬ及び前記第２分周器のＭを固定させる制御信号を出力する制御回路と、
   前記一致したことを示す制御信号に基づいて、前記マスタクロック信号を1／Ｎ（Ｎ：正の数）にして前記真の信号成分を出力する第３分周器と、
   を備えたことを特徴とするＰＬＬ回路。
2. 前記発振器で発振する周波数は前記マスタクロック信号周波数に対して２００ｐｐｍの範囲で発振する周波数であることを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記発振器は、複数のマスタクロック信号で発振するための複数の振動子を有し、前記制御回路は複数の振動子により得られる複数のマスタクロック信号のうちの１つを選択して前記第２分周器に出力させることを特徴とする請求項１又は２に記載のＰＬＬ回路。
   
   

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