JPH08235788A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JPH08235788A JPH08235788A JP7328578A JP32857895A JPH08235788A JP H08235788 A JPH08235788 A JP H08235788A JP 7328578 A JP7328578 A JP 7328578A JP 32857895 A JP32857895 A JP 32857895A JP H08235788 A JPH08235788 A JP H08235788A
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- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】ＶＣＯのフリーラン周波数の無調整化を図った
ビット同期回路を提供する。 【解決手段】入力信号を基準信号とするＰＬＬ回路に、
ＶＣＯのフリーラン周波数ｆｃと基準信号の周波数ｆB
との差に対応する電圧φ1をＶＣＯに加える第２のＰＬ
Ｌループを追加するとともに、第１のＰＬＬループの基
準入力がない場合も、基準入力がある場合も、電圧φ1
がＶＣＯに印加されるようにする。
ビット同期回路を提供する。 【解決手段】入力信号を基準信号とするＰＬＬ回路に、
ＶＣＯのフリーラン周波数ｆｃと基準信号の周波数ｆB
との差に対応する電圧φ1をＶＣＯに加える第２のＰＬ
Ｌループを追加するとともに、第１のＰＬＬループの基
準入力がない場合も、基準入力がある場合も、電圧φ1
がＶＣＯに印加されるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ディスク再生装置
にかかわり、特に、アナログＰＬＬのデータストローブ
回路におけるＰＬＬのフリーラン周波数の無調整化を図
ったビット同期回路に関する。
にかかわり、特に、アナログＰＬＬのデータストローブ
回路におけるＰＬＬのフリーラン周波数の無調整化を図
ったビット同期回路に関する。
【０００２】
【従来の技術】従来のディスク再生装置では、例えば特
開昭５９−１２４０１３号公報に記載のように、伝送レ
ートの周期Ｔに対して入力されるＥＦＭ信号が３Ｔ〜１
１Ｔのパルス周期であるために、ＥＦＭ信号の極性反転
信号と電圧制御発振器の信号との位相比較を行うＰＬＬ
を構成し、シリアルデータの取り込みを行っていた。
開昭５９−１２４０１３号公報に記載のように、伝送レ
ートの周期Ｔに対して入力されるＥＦＭ信号が３Ｔ〜１
１Ｔのパルス周期であるために、ＥＦＭ信号の極性反転
信号と電圧制御発振器の信号との位相比較を行うＰＬＬ
を構成し、シリアルデータの取り込みを行っていた。
【０００３】
【発明が解決しようとする課題】上記従来技術は、電圧
制御発振器（以下ＶＣＯと記す）のフリーラン周波数の
ばらつきについて配慮がされておらず、ディスクから再
生されたジッタ等を含んだＥＦＭ信号の周波数がＰＬＬ
回路のロックレンジ内に入るようにするため、また、定
常位相誤差を減少させるため、フリーラン周波数の調整
を必要とするという問題点があった。
制御発振器（以下ＶＣＯと記す）のフリーラン周波数の
ばらつきについて配慮がされておらず、ディスクから再
生されたジッタ等を含んだＥＦＭ信号の周波数がＰＬＬ
回路のロックレンジ内に入るようにするため、また、定
常位相誤差を減少させるため、フリーラン周波数の調整
を必要とするという問題点があった。
【０００４】本発明の目的は、フリーラン周波数の無調
整化を図ったビット同期回路を提供することにある。
整化を図ったビット同期回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、ＥＦＭ入力
端子からの入力信号を基準信号とするＰＬＬ回路に、Ｖ
ＣＯのフリーラン周波数ｆｃと基準信号の周波数ｆBと
の差に対応する電圧φ1をＶＣＯに加える第２のＰＬＬ
ループを追加するとともに、第１のＰＬＬループの基準
入力がない場合も、基準入力がある場合も、電圧φ1が
ＶＣＯに印加されるようにすることにより、達成され
る。
端子からの入力信号を基準信号とするＰＬＬ回路に、Ｖ
ＣＯのフリーラン周波数ｆｃと基準信号の周波数ｆBと
の差に対応する電圧φ1をＶＣＯに加える第２のＰＬＬ
ループを追加するとともに、第１のＰＬＬループの基準
入力がない場合も、基準入力がある場合も、電圧φ1が
ＶＣＯに印加されるようにすることにより、達成され
る。
【０００６】本発明では、この第２のＰＬＬループは、
基準発振回路と、該基準発振回路の出力を分周する分周
器と、第１のＰＬＬループに基準入力がない場合は、Ｖ
ＣＯの出力が入力される分周器を有し、この２つの分周
器の出力が位相比較器に入力され、低域通過フィルタを
通して電圧φ1がＶＣＯに入力される。一方、第１のＰ
ＬＬループに基準入力がある場合は、第２のループのＶ
ＯＣ出力が入力されていた分周器にはＶＣＯの出力の代
りに基準発振回路出力を入力し、位相比較器に入力され
る信号の位相関係を第１のＰＬＬループに基準入力がな
い場合と同じに保持する。これにより、第１のＰＬＬル
ープに基準入力がある場合にも、電圧φ 1がＶＣＯに印
加されるようする。
基準発振回路と、該基準発振回路の出力を分周する分周
器と、第１のＰＬＬループに基準入力がない場合は、Ｖ
ＣＯの出力が入力される分周器を有し、この２つの分周
器の出力が位相比較器に入力され、低域通過フィルタを
通して電圧φ1がＶＣＯに入力される。一方、第１のＰ
ＬＬループに基準入力がある場合は、第２のループのＶ
ＯＣ出力が入力されていた分周器にはＶＣＯの出力の代
りに基準発振回路出力を入力し、位相比較器に入力され
る信号の位相関係を第１のＰＬＬループに基準入力がな
い場合と同じに保持する。これにより、第１のＰＬＬル
ープに基準入力がある場合にも、電圧φ 1がＶＣＯに印
加されるようする。
【０００７】上記構成において、ディスクが再生状態で
ないとき、基準発振周波数ｆｎとＶＣＯのフリーラン周
波数ｆｃとの差に対応する電圧φ1がＶＣＯに印加され
た状態で、ＰＬＬループはロックされ、ＶＣＯは周波数
ｆｎで発振する。このとき、位相比較器へは、基準発振
回路の出力を分周した信号と、ＶＣＯの出力を分周した
信号とが入力されており、両者の位相関係は、ＶＣＯの
入力電圧と出力周波数の関係を示す図２ようになってい
る。
ないとき、基準発振周波数ｆｎとＶＣＯのフリーラン周
波数ｆｃとの差に対応する電圧φ1がＶＣＯに印加され
た状態で、ＰＬＬループはロックされ、ＶＣＯは周波数
ｆｎで発振する。このとき、位相比較器へは、基準発振
回路の出力を分周した信号と、ＶＣＯの出力を分周した
信号とが入力されており、両者の位相関係は、ＶＣＯの
入力電圧と出力周波数の関係を示す図２ようになってい
る。
【０００８】次に、ディスクが再生状態となり、ＥＦＭ
信号が入力されるときには、周波数ｆBのＶＣＯ出力が
入力されていた分周器には、ＶＣＯ出力の代りに周波数
ｆBの基準発振回路の出力を入力するように切り換えら
れる。これにより、位相比較器に入力される２つの分周
器出力の位相関係は保持され、ＶＣＯに対してＥＦＭ信
号の変動の影響を受けることなく電圧φ1を出力する。
従って、フリーラン周波数の、ＥＦＭ信号周波数からの
ずれに対応する電圧φ1が印加されることから、フリー
ラン周波数を調整せず、引き込み時間の短いＰＬＬ回路
を構成できる。
信号が入力されるときには、周波数ｆBのＶＣＯ出力が
入力されていた分周器には、ＶＣＯ出力の代りに周波数
ｆBの基準発振回路の出力を入力するように切り換えら
れる。これにより、位相比較器に入力される２つの分周
器出力の位相関係は保持され、ＶＣＯに対してＥＦＭ信
号の変動の影響を受けることなく電圧φ1を出力する。
従って、フリーラン周波数の、ＥＦＭ信号周波数からの
ずれに対応する電圧φ1が印加されることから、フリー
ラン周波数を調整せず、引き込み時間の短いＰＬＬ回路
を構成できる。
【０００９】
【発明の実施の形態】以下、本発明によるビット同期回
路の実施例を図面により説明する。
路の実施例を図面により説明する。
【００１０】図１は本発明の第１の実施例におけるディ
スク再生装置のデータストロープ用クロック生成のＰＬ
Ｌ回路のブロック図である。図１において、１は基準発
振回路、２は分周器、３は位相比較器、４は低域通過フ
ィルタ、５は加算器、６はＶＣＯ、７は分周器、８，９
はスイッチ回路、１０は位相比較器、１１は低域通過フ
ィルタ、１２はＥＦＭ入力端子である。ディスク（図示
せず）から再生されたＥＦＭ信号は、ディスク再生装置
が再生状態にあるときには、ＥＦＭ入力端子１２から入
力され、位相比較器１０に加えられる。また、再生装置
が非再生状態のときには、零電位がＥＦＭ入力端子１２
を経由して、位相比較器１０に加えられる。位相比較器
１０の他の入力端子には、ＶＣＯ６の発振出力が入力さ
れ、ＥＦＭ入力端子１２からの入力と比較される。この
位相比較器１０は、３Ｔ〜１１Ｔの周期をもつＮＲＺ符
号であるＥＦＭ信号の上がりエッジおよび下がりエッジ
と、クロック信号の位相とを比較するものであり、ＥＦ
Ｍ入力端子１２からの入力が零電位であるときはφ1が
出力される。位相比較器１０の出力は、低域通過フィル
タ１１を通して高域がカットされた後、加算器５で低域
通過フィルタ４の出力と加算され、その出力がＶＣＯ６
に入力される。上記のＥＦＭ入力端子１２、位相比較器
１０、低域通過フィルタ１１およびＶＣＯ６は、ディス
ク再生装置のデータストローブを行うためのクロック生
成を行う、従来型のＰＬＬを構成している。
スク再生装置のデータストロープ用クロック生成のＰＬ
Ｌ回路のブロック図である。図１において、１は基準発
振回路、２は分周器、３は位相比較器、４は低域通過フ
ィルタ、５は加算器、６はＶＣＯ、７は分周器、８，９
はスイッチ回路、１０は位相比較器、１１は低域通過フ
ィルタ、１２はＥＦＭ入力端子である。ディスク（図示
せず）から再生されたＥＦＭ信号は、ディスク再生装置
が再生状態にあるときには、ＥＦＭ入力端子１２から入
力され、位相比較器１０に加えられる。また、再生装置
が非再生状態のときには、零電位がＥＦＭ入力端子１２
を経由して、位相比較器１０に加えられる。位相比較器
１０の他の入力端子には、ＶＣＯ６の発振出力が入力さ
れ、ＥＦＭ入力端子１２からの入力と比較される。この
位相比較器１０は、３Ｔ〜１１Ｔの周期をもつＮＲＺ符
号であるＥＦＭ信号の上がりエッジおよび下がりエッジ
と、クロック信号の位相とを比較するものであり、ＥＦ
Ｍ入力端子１２からの入力が零電位であるときはφ1が
出力される。位相比較器１０の出力は、低域通過フィル
タ１１を通して高域がカットされた後、加算器５で低域
通過フィルタ４の出力と加算され、その出力がＶＣＯ６
に入力される。上記のＥＦＭ入力端子１２、位相比較器
１０、低域通過フィルタ１１およびＶＣＯ６は、ディス
ク再生装置のデータストローブを行うためのクロック生
成を行う、従来型のＰＬＬを構成している。
【００１１】ＶＣＯ６の入出力特性を図２に示す。図２
において、ＶＣＯのフリーラン周波数ｆｃで示してお
り、それに対し再生ＥＦＭ信号の周期Ｔは、基準周波数
１／Ｔ＝４.３２１８ＭHzを中心に変動している。基準
発振回路１は４.３２１８ＭHzで安定に発振している。
において、ＶＣＯのフリーラン周波数ｆｃで示してお
り、それに対し再生ＥＦＭ信号の周期Ｔは、基準周波数
１／Ｔ＝４.３２１８ＭHzを中心に変動している。基準
発振回路１は４.３２１８ＭHzで安定に発振している。
【００１２】スイッチ回路８と９は、ディスクが再生状
態のときは、スイッチ回路８がオン、スイッチ回路９が
オフであり、ディスクが非再生状態のときは、スイッチ
回路８がオフ、スイッチ回路９がオンとなる。従って、
ディスクが非再生状態のときには、分周器２に基準発振
回路１の出力が入力されて、Ｉ／Ｎに分周される。ま
た、分周器７にはＶＣＯ６の出力が入力されて、Ｉ／Ｎ
分周される。分周器２と分周器７の出力はそれぞれ位相
比較器３に入力され、位相比較器３の出力は低域通過フ
ィルタ４で高域をカットされた後、加算器５に入力さ
れ、低域通過フィルタ１１の出力φ0と加算された後、
ＶＣＯ６に加えられる。上記の基準発振回路１、分周器
２と７、位相比較器３、低域通過フィルタ４およびＶＣ
Ｏ６は、第２のループを形成する。従って、基準発振回
路１の発振周波数１／Ｔ＝４.３２１８ＭHzで、ＶＣＯ
６は発振する。このとき、加算器５の出力は、図２に示
される電圧φ0＋φ1であり、低域通過フィルタ４の出力
はφ1となっている。このようにして、第２のループ
が、ＶＣＯ６の入力電圧にオフセット電圧φ1を加える
ことにより、ＶＣＯ６のフリーラン周波数をｆｃから基
準周波数１／Ｔに自動調整することになる。
態のときは、スイッチ回路８がオン、スイッチ回路９が
オフであり、ディスクが非再生状態のときは、スイッチ
回路８がオフ、スイッチ回路９がオンとなる。従って、
ディスクが非再生状態のときには、分周器２に基準発振
回路１の出力が入力されて、Ｉ／Ｎに分周される。ま
た、分周器７にはＶＣＯ６の出力が入力されて、Ｉ／Ｎ
分周される。分周器２と分周器７の出力はそれぞれ位相
比較器３に入力され、位相比較器３の出力は低域通過フ
ィルタ４で高域をカットされた後、加算器５に入力さ
れ、低域通過フィルタ１１の出力φ0と加算された後、
ＶＣＯ６に加えられる。上記の基準発振回路１、分周器
２と７、位相比較器３、低域通過フィルタ４およびＶＣ
Ｏ６は、第２のループを形成する。従って、基準発振回
路１の発振周波数１／Ｔ＝４.３２１８ＭHzで、ＶＣＯ
６は発振する。このとき、加算器５の出力は、図２に示
される電圧φ0＋φ1であり、低域通過フィルタ４の出力
はφ1となっている。このようにして、第２のループ
が、ＶＣＯ６の入力電圧にオフセット電圧φ1を加える
ことにより、ＶＣＯ６のフリーラン周波数をｆｃから基
準周波数１／Ｔに自動調整することになる。
【００１３】ディスクの再生状態となると、スイッチ回
路８と９が切り換えられ、分周器７の入力は、ＶＣＯ６
から基準発振回路１の出力に切り換えられる。このと
き、再生状態に切り換わる前に、ＶＣＯ６は自動調整が
働いてｆBで発振しているため、分周器７に入力されて
いる信号の周波数は再生時の周波数となっており、入力
源が基準発振回路１に変わっても１／Ｔのまま変化しな
い。従って、位相比較器３の入力源となる分周器２と７
の出力の位相関係は、非再生時から再生時に変わっても
保持され続ける。上記の位相関係は、最大でＴだけの誤
差、すなわち１／Ｎ×１００％（Ｎは分周比）の誤差を
含む。従って、必要とする精度に応じて分周比Ｎを設定
する。このとき、低域通過フィルタ４の出力は、基準周
波数１／Ｔとフリーラン周波数ｆｃに対応するオフセッ
ト電圧φ1となり、再生時も自動調整機能は働きを続け
る。また、再生時は、位相比較器３に入力される信号は
いずれも基準発振回路１から供給されているため、ＥＦ
Ｍ入力端子１２からの入力信号の影響を受けない。その
ため、低域通過フィルタ４の出力は安定した出力とな
り、上記の従来形のＰＬＬに悪影響を及ぼすことがな
い。
路８と９が切り換えられ、分周器７の入力は、ＶＣＯ６
から基準発振回路１の出力に切り換えられる。このと
き、再生状態に切り換わる前に、ＶＣＯ６は自動調整が
働いてｆBで発振しているため、分周器７に入力されて
いる信号の周波数は再生時の周波数となっており、入力
源が基準発振回路１に変わっても１／Ｔのまま変化しな
い。従って、位相比較器３の入力源となる分周器２と７
の出力の位相関係は、非再生時から再生時に変わっても
保持され続ける。上記の位相関係は、最大でＴだけの誤
差、すなわち１／Ｎ×１００％（Ｎは分周比）の誤差を
含む。従って、必要とする精度に応じて分周比Ｎを設定
する。このとき、低域通過フィルタ４の出力は、基準周
波数１／Ｔとフリーラン周波数ｆｃに対応するオフセッ
ト電圧φ1となり、再生時も自動調整機能は働きを続け
る。また、再生時は、位相比較器３に入力される信号は
いずれも基準発振回路１から供給されているため、ＥＦ
Ｍ入力端子１２からの入力信号の影響を受けない。その
ため、低域通過フィルタ４の出力は安定した出力とな
り、上記の従来形のＰＬＬに悪影響を及ぼすことがな
い。
【００１４】以上のように、本実施例によれば、ディス
ク再生装置において、フリーラン調整を必要とすること
なく、定常位相誤差の少ないＰＬＬが構成できる。
ク再生装置において、フリーラン調整を必要とすること
なく、定常位相誤差の少ないＰＬＬが構成できる。
【００１５】次に、本発明の第２の実施例を図３により
説明する。図３は該実施例におけるディスク再生装置の
構成を示すブロック図である。図において、１３はＰＬ
Ｌ回路、１５はディスク、１６は光ピックアップ、１８
はプリアンプ、１９はデータストローブ回路、２０は信
号処理回路、２１はＤ／Ａ変換器、２２はサーボ回路、
２３はマイクロコンピュータ、２４はオーディオ出力端
子、２５はディジタル出力端子である。ディスク１５に
記録された信号は、光ピックアップ１６、プリアンプ１
８で再生される。この信号がＥＦＭ信号となっている。
このＥＦＭ信号は、データストローブ回路１９と、本発
明によるＰＬＬ回路１３とに送られる。また、本実施例
においては、ＰＬＬ回路１３の切り換えスイッチ（図１
のスイッチ回路８，９に相当するもの、図示せず）は、
マイクロコンピュータ２３からのＳＴＯＰ状態を示す信
号によって制御されるようになっている。従って、図１
により説明した第１の実施例と同様な自動調整機能がマ
イクロコンピュータの制御の下に得られる。なお、マイ
クロコンピュータ２３からのＳＴＯＰ状態を示す信号
は、ディスク再生装置ではＣＬＶ制御を行うために通常
必要とされているため、新たに制御信号を作成すること
なく、マイクロコンピュータ２３からの制御を行うこと
ができる。
説明する。図３は該実施例におけるディスク再生装置の
構成を示すブロック図である。図において、１３はＰＬ
Ｌ回路、１５はディスク、１６は光ピックアップ、１８
はプリアンプ、１９はデータストローブ回路、２０は信
号処理回路、２１はＤ／Ａ変換器、２２はサーボ回路、
２３はマイクロコンピュータ、２４はオーディオ出力端
子、２５はディジタル出力端子である。ディスク１５に
記録された信号は、光ピックアップ１６、プリアンプ１
８で再生される。この信号がＥＦＭ信号となっている。
このＥＦＭ信号は、データストローブ回路１９と、本発
明によるＰＬＬ回路１３とに送られる。また、本実施例
においては、ＰＬＬ回路１３の切り換えスイッチ（図１
のスイッチ回路８，９に相当するもの、図示せず）は、
マイクロコンピュータ２３からのＳＴＯＰ状態を示す信
号によって制御されるようになっている。従って、図１
により説明した第１の実施例と同様な自動調整機能がマ
イクロコンピュータの制御の下に得られる。なお、マイ
クロコンピュータ２３からのＳＴＯＰ状態を示す信号
は、ディスク再生装置ではＣＬＶ制御を行うために通常
必要とされているため、新たに制御信号を作成すること
なく、マイクロコンピュータ２３からの制御を行うこと
ができる。
【００１６】図３において、ＰＬＬ回路１３で生成され
たクロックは、データストローブ回路１９に送られ、こ
のクロックにより、ディスク１５から再生されたＥＦＭ
信号はストローブされる。データストローブ回路１９で
ストローブされたデータは、信号処理回路２０でディジ
タル信号処理がなされた後、ディジタル出力端子２５か
ら出力されるとともに、Ｄ／Ａ変換器２１でアナログ信
号に変換され、オーディオ出力端子２４から出力され
る。なお、サーボ回路２２は、光ピックアップ１６やデ
ィスクモータ等を制御するものである。
たクロックは、データストローブ回路１９に送られ、こ
のクロックにより、ディスク１５から再生されたＥＦＭ
信号はストローブされる。データストローブ回路１９で
ストローブされたデータは、信号処理回路２０でディジ
タル信号処理がなされた後、ディジタル出力端子２５か
ら出力されるとともに、Ｄ／Ａ変換器２１でアナログ信
号に変換され、オーディオ出力端子２４から出力され
る。なお、サーボ回路２２は、光ピックアップ１６やデ
ィスクモータ等を制御するものである。
【００１７】以上のように、本実施例によれば、ディス
ク再生装置において、調整を必要とすることなく、ビッ
トエラーレートの良好なデータストローブ回路が得られ
る。また、マイクロコンピュータ２３のＳＴＯＰ状態を
示す信号は、従来のディスク再生装置でも必要とされる
もので、新たに作成する必要がなく、回路規模を増加す
ることなく、本発明によるＰＬＬ回路を制御することが
可能である。
ク再生装置において、調整を必要とすることなく、ビッ
トエラーレートの良好なデータストローブ回路が得られ
る。また、マイクロコンピュータ２３のＳＴＯＰ状態を
示す信号は、従来のディスク再生装置でも必要とされる
もので、新たに作成する必要がなく、回路規模を増加す
ることなく、本発明によるＰＬＬ回路を制御することが
可能である。
【００１８】次に、本発明の第３の実施例を図４により
説明する。図４は該実施例におけるディスク再生装置の
データストローブ用クロック生成を行うＰＬＬ回路の構
成を示すブロック図である。図において、１は基準発振
回路、３は位相比較器、４は低域通過フィルタ、５は加
算器、６はＶＣＯ、１０位相比較器、１１は低域通過フ
ィルタ、１２はＥＦＭ入力端子、２６は切り換えスイッ
チ、２７は分周器である。ここで、ＥＦＭ入力端子１２
と、位相比較器１０と、低域通過フィルタ１１と、ＶＣ
Ｏ６とは、図１により説明した第１の実施例と同様、従
来形のＰＬＬ回路を構成している。
説明する。図４は該実施例におけるディスク再生装置の
データストローブ用クロック生成を行うＰＬＬ回路の構
成を示すブロック図である。図において、１は基準発振
回路、３は位相比較器、４は低域通過フィルタ、５は加
算器、６はＶＣＯ、１０位相比較器、１１は低域通過フ
ィルタ、１２はＥＦＭ入力端子、２６は切り換えスイッ
チ、２７は分周器である。ここで、ＥＦＭ入力端子１２
と、位相比較器１０と、低域通過フィルタ１１と、ＶＣ
Ｏ６とは、図１により説明した第１の実施例と同様、従
来形のＰＬＬ回路を構成している。
【００１９】基準発振回路１は、ＥＦＭ信号の周波数１
／Ｔ＝４.３２１８ＭHzとは異なる周波数で発振し、デ
ィスク再生装置の信号処理回路、、Ｄ／Ａ変換器（図示
せず）等に基準クロック、サンプリング周波数ｆS等の
クロックを送るとともに、位相比較器３にはサンプリン
グ周波数ｆSのクロックを送り、同時に、切り換えスイ
ッチ２６には１／Ｔ＝４.３２１８ＭHzとは異なる周波
数、例えば４.２３３６ＭHz、のクロックを供給する。
切り換えスイッチ２６は、ディスク非再生時は、ＶＣＯ
６の出力側に接続し、ディスク再生時は、上記のよう
に、基準発振回路１のクロック側に接続するように動作
する。そして、ディスク非再生時は、分周器２７は入力
を９８分周し、基準発振回路１からのｆS信号と同じ４
４.１ＫHzにして、位相比較器３に入力される。位相比
較器３の出力は、低域通過フィルタ４で高域をカットさ
れ、図２に示した電圧φ1が加算器５に送られる。一
方、低域通過フィルタ１１の出力電圧は、図１により説
明した第１の実施例の場合と同じくφ0である。従っ
て、ＶＣＯ６の出力は、基準周波数１／Ｔ＝４.３２１
８ＭHzで発振する。換言すれば、ＶＣＯのフリーラン周
波数は、１／Ｔ＝４.３２１８ＭHzに自動調整されたこ
とになる。また、ディスク再生時は、分周器２７は、基
準発振回路１からのクロックをサンプリング周波数ｆ0
まで分周する。一例として、送られたクロックが４.２
３３６ＭHzの場合は、９６分周し、４４.１ＫHzの信号
を出力する。この分周器２７の分周比の切り換えと、切
り換えスイッチ２６の切り換えとは、ディスク再生装置
のなかの制御用マイクロコンピュータ（図示せず）によ
って制御される。位相比較器３に入力される信号の位相
関係は、ディスク再生時の分周比の逆数、すなわち、上
記の例でいえば、１／９６×１００％の誤差の範囲内に
おいて、ディスク非再生状態のときと同一に保持され
る。従って、低域通過フィルタ４の出力は、ＥＦＭ入力
端子１２からの入力信号の影響を受けずに、電圧φ1を
出し続ける。換言すれば、ＶＣＯ６のフリーラン周波数
は、ディスク再生時にも、基準周波数１／Ｔに自動調整
される。
／Ｔ＝４.３２１８ＭHzとは異なる周波数で発振し、デ
ィスク再生装置の信号処理回路、、Ｄ／Ａ変換器（図示
せず）等に基準クロック、サンプリング周波数ｆS等の
クロックを送るとともに、位相比較器３にはサンプリン
グ周波数ｆSのクロックを送り、同時に、切り換えスイ
ッチ２６には１／Ｔ＝４.３２１８ＭHzとは異なる周波
数、例えば４.２３３６ＭHz、のクロックを供給する。
切り換えスイッチ２６は、ディスク非再生時は、ＶＣＯ
６の出力側に接続し、ディスク再生時は、上記のよう
に、基準発振回路１のクロック側に接続するように動作
する。そして、ディスク非再生時は、分周器２７は入力
を９８分周し、基準発振回路１からのｆS信号と同じ４
４.１ＫHzにして、位相比較器３に入力される。位相比
較器３の出力は、低域通過フィルタ４で高域をカットさ
れ、図２に示した電圧φ1が加算器５に送られる。一
方、低域通過フィルタ１１の出力電圧は、図１により説
明した第１の実施例の場合と同じくφ0である。従っ
て、ＶＣＯ６の出力は、基準周波数１／Ｔ＝４.３２１
８ＭHzで発振する。換言すれば、ＶＣＯのフリーラン周
波数は、１／Ｔ＝４.３２１８ＭHzに自動調整されたこ
とになる。また、ディスク再生時は、分周器２７は、基
準発振回路１からのクロックをサンプリング周波数ｆ0
まで分周する。一例として、送られたクロックが４.２
３３６ＭHzの場合は、９６分周し、４４.１ＫHzの信号
を出力する。この分周器２７の分周比の切り換えと、切
り換えスイッチ２６の切り換えとは、ディスク再生装置
のなかの制御用マイクロコンピュータ（図示せず）によ
って制御される。位相比較器３に入力される信号の位相
関係は、ディスク再生時の分周比の逆数、すなわち、上
記の例でいえば、１／９６×１００％の誤差の範囲内に
おいて、ディスク非再生状態のときと同一に保持され
る。従って、低域通過フィルタ４の出力は、ＥＦＭ入力
端子１２からの入力信号の影響を受けずに、電圧φ1を
出し続ける。換言すれば、ＶＣＯ６のフリーラン周波数
は、ディスク再生時にも、基準周波数１／Ｔに自動調整
される。
【００２０】以上のように、本実施例によれば、基準発
振回路１の発振周波数は、基準周波数１／Ｔと同じにす
る必要がなくなる。また、本実施例によれば、基準発振
回路１を、ディスク再生装置の信号処理回路等に用いる
他のクロックの基準クロック生成回路と共通化できる。
さらに、本実施例によれば、分周器２７の分周比を切り
換えることで、分周器の数、すなわち分周器の回路規模
を低減することができる。
振回路１の発振周波数は、基準周波数１／Ｔと同じにす
る必要がなくなる。また、本実施例によれば、基準発振
回路１を、ディスク再生装置の信号処理回路等に用いる
他のクロックの基準クロック生成回路と共通化できる。
さらに、本実施例によれば、分周器２７の分周比を切り
換えることで、分周器の数、すなわち分周器の回路規模
を低減することができる。
【００２１】次に、本発明の第４の実施例を図５により
説明する。図５は該実施例におけるディスク再生装置の
データストローブ用クロック生成を行うＰＬＬ回路の構
成を示すブロック図である。図５に示すブロック図は、
基準発振回路１から位相比較器３に送られる信号が周波
数ｆａの信号ではなく周波数ｆａの信号となっているこ
と、また分周器２７の分周比が、分周出力がｆａとなる
ように選択されている以外は、図４と構成は同じであ
る。ここで、周波数ｆａは、基準周波数１／Ｔと、基準
発振回路１から分周器２７に送られる信号の周波数との
公約数であればよい。一例を挙げると、基準周波数１／
Ｔ＝４.３２１８ＭHz、基準発振回路１から分周器２７
への信号の周波数が４.２３３６ＭHzであるときは、ｆ
ａ＝１１.０２５ＫHzと選ぶことができる。このとき、
分周器２７の分周比は、ディスク非再生時で２４５、デ
ィスク再生時で２４０となる。また、ディスク非再生時
からディスク再生時に移ったときの、位相比較器３の入
力の位相関係に生じる誤差は、０．４％である。その他
の動作については、図４により説明した第３の実施例と
同様である。
説明する。図５は該実施例におけるディスク再生装置の
データストローブ用クロック生成を行うＰＬＬ回路の構
成を示すブロック図である。図５に示すブロック図は、
基準発振回路１から位相比較器３に送られる信号が周波
数ｆａの信号ではなく周波数ｆａの信号となっているこ
と、また分周器２７の分周比が、分周出力がｆａとなる
ように選択されている以外は、図４と構成は同じであ
る。ここで、周波数ｆａは、基準周波数１／Ｔと、基準
発振回路１から分周器２７に送られる信号の周波数との
公約数であればよい。一例を挙げると、基準周波数１／
Ｔ＝４.３２１８ＭHz、基準発振回路１から分周器２７
への信号の周波数が４.２３３６ＭHzであるときは、ｆ
ａ＝１１.０２５ＫHzと選ぶことができる。このとき、
分周器２７の分周比は、ディスク非再生時で２４５、デ
ィスク再生時で２４０となる。また、ディスク非再生時
からディスク再生時に移ったときの、位相比較器３の入
力の位相関係に生じる誤差は、０．４％である。その他
の動作については、図４により説明した第３の実施例と
同様である。
【００２２】以上のように、本実施例によれば、基準発
振回路１の発振周波数を基準周波数１／Ｔと同じように
する必要がなくなる。また、基準発振回路を、ディスク
再生装置の信号処理回路等の他のクロックの基準クロッ
ク生成回路と共通化できる。さらに、分周器２７の分周
比を切り換えることで、分周器の回路規模を低減するこ
とができる。また、本実施例によれば、フリーラン周波
数の自動調整の精度を自由に選ぶことができる。
振回路１の発振周波数を基準周波数１／Ｔと同じように
する必要がなくなる。また、基準発振回路を、ディスク
再生装置の信号処理回路等の他のクロックの基準クロッ
ク生成回路と共通化できる。さらに、分周器２７の分周
比を切り換えることで、分周器の回路規模を低減するこ
とができる。また、本実施例によれば、フリーラン周波
数の自動調整の精度を自由に選ぶことができる。
【００２３】図６に、図１、図４および図５にある位相
比較器１０および低域通過フィルタ１１を具体的に実現
した一例の回路図を示す。図６において、６１，６２は
ＥｘＮＯＲ回路、６３〜６５はフリップフロップ回路、
６６，６７はインバータ回路、６８はＰチャンネルＭＯ
ＳＥＦＴ、６９はＮチャンネルＭＯＳＥＦＴである。こ
のように、位相比較器と低域通過フィルタは、小規模回
路で実現できる。
比較器１０および低域通過フィルタ１１を具体的に実現
した一例の回路図を示す。図６において、６１，６２は
ＥｘＮＯＲ回路、６３〜６５はフリップフロップ回路、
６６，６７はインバータ回路、６８はＰチャンネルＭＯ
ＳＥＦＴ、６９はＮチャンネルＭＯＳＥＦＴである。こ
のように、位相比較器と低域通過フィルタは、小規模回
路で実現できる。
【００２４】
【発明の効果】本発明によれば、ビット同期回路におい
て、ＰＬＬ回路のＶＣＯのフリーラン周波数を、入力信
号の伝送レートＴに対し１／Ｔの周波数に自動調整でき
るので、ビット同期回路の無調整化を図れるという効果
がある。
て、ＰＬＬ回路のＶＣＯのフリーラン周波数を、入力信
号の伝送レートＴに対し１／Ｔの周波数に自動調整でき
るので、ビット同期回路の無調整化を図れるという効果
がある。
【図１】本発明の第１の実施例におけるディスク再生装
置のデータストローブ用クロック生成のＰＬＬ回路のブ
ロック図。
置のデータストローブ用クロック生成のＰＬＬ回路のブ
ロック図。
【図２】図１の実施例を説明するための特性図。
【図３】本発明の第２の実施例におけるディスク再生装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図４】本発明の第３の実施例におけるディスク再生装
置のデータストローブ用クロック生成のＰＬＬ回路のブ
ロック図。
置のデータストローブ用クロック生成のＰＬＬ回路のブ
ロック図。
【図５】本発明の第４の実施例におけるＰＬＬ回路のブ
ロック図。
ロック図。
【図６】図１，図４，図５中の位相比較器および低域通
過フィルタの具体例を示す回路図である。
過フィルタの具体例を示す回路図である。
１…基準発振回路、 ２…分周器、 ３…位相比較器、 ４…低域通過フィルタ、 ５…加算器、 ６…ＶＣＯ、 ７…分周器、 ８，９…スイッチ回路、 １０…位相比較器、 １１…低域通過フィルタ、 ２６…切り換えスイッチ、 ２７…分周器。
Claims (1)
- 【請求項１】シリアルディジタル信号を入力とし、該入
力信号に同期した周波数信号を出力するビット同期回路
であって、電圧によって出力周波数が制御され、前記入
力信号に同期した周波数信号を出力する電圧制御発振手
段と、該電圧制御発振手段の出力とシリアルディジタル
信号との位相比較を行なう第１の位相比較手段と、基準
信号発振手段と、前記電圧制御発振手段の出力を入力と
し、前記シリアルディジタル信号の非入力時には前記電
圧制御発振手段の出力に対応した周波数信号を出力し、
前記シリアルディジタル信号の入力時には前記電圧制御
発振手段の出力の変化に対して影響を受けず前記周波数
信号と実質的に同じ周波数信号を出力する周波数信号保
持手段と、該周波数信号保持手段の出力と前記基準信号
発振手段からの基準周期信号との位相比較を行なう第２
の位相比較器と、を有し、前記電圧制御発振手段は、前
記第１の位相比較手段の出力の高域成分を遮断した第１
の信号と、前記第２の位相比較器の出力の高域成分を遮
断した第２の信号とが入力されることで、前記第２の信
号は、前記電圧制御発振手段のフリーラン周波数と前記
シリアルディジタル信号の周波数との差に対応するオフ
セット電圧となり、前記シリアルディジタル信号の入力
がない場合も前記オフセット電圧と実質同一の電圧を前
記電圧制御発振手段に入力することを特徴とするビット
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328578A JPH08235788A (ja) | 1995-12-18 | 1995-12-18 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328578A JPH08235788A (ja) | 1995-12-18 | 1995-12-18 | ビット同期回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1114914A Division JP2595091B2 (ja) | 1989-05-10 | 1989-05-10 | ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235788A true JPH08235788A (ja) | 1996-09-13 |
Family
ID=18211850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328578A Pending JPH08235788A (ja) | 1995-12-18 | 1995-12-18 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08235788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002157744A (ja) * | 2000-11-16 | 2002-05-31 | Teac Corp | 信号再生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294971A (ja) * | 1989-05-10 | 1990-12-05 | Hitachi Ltd | ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置 |
-
1995
- 1995-12-18 JP JP7328578A patent/JPH08235788A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294971A (ja) * | 1989-05-10 | 1990-12-05 | Hitachi Ltd | ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002157744A (ja) * | 2000-11-16 | 2002-05-31 | Teac Corp | 信号再生回路 |
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