JP4108382B2 - デコーダのクロック信号を発生する装置 - Google Patents

デコーダのクロック信号を発生する装置 Download PDF

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    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、データ信号をデコーディングするデコーダクロック信号を発生する装置に関する。このデータ信号は、クロック信号によって信号通知される所与のクロックで入手可能となる。このデータ信号は、データワード信号によって特徴付けられるデータワードに分割される。
【0002】
【従来の技術】
一方では、デコーダクロック信号は、データ信号のクロック信号の周波数にロックインすべきである、すなわち、クロック信号の周波数に従って方位付けすべきである。その他方では、デコーダクロック信号の周波数の値は、データワード信号の周波数に対して固定した所定の比を保つべきである。しかしながら、クロック信号とデータワード信号双方の周波数は変化し得るため、デコーダクロック信号は、これら2つの信号のあらゆる任意の周波数比で上記の2つの条件に適合すべきである。
【0003】
データ信号は、例えば、デコーディングに適したクロック信号をそれに対して入手可能とすべきディジタル音声信号であったりする。しかしながら、音声信号は、互いに異なったクロック信号中に存在し得る。さらに、データワード信号は、様々な値を持ち得るが、その場合、データワード信号は、音声信号の場合には、2つのチャネル間の変化を各データワード中で信号通知する。すると、データワード信号の周波数は、音声信号のサンプリング周波数に対応する。
【0004】
先行技術から周知である位相制御回路では、調整可能な分割比を有する1つ以上のディバイダを備えている。したがって、このような位相制御回路は、所与の入力周波数、所与の出力周波数又は所与の動作周波数に合わせて設計されるように実現することが可能である。
【0005】
【発明が解決しようとする課題】
本発明の目的は、クロック信号とデータワード信号の互いに異なった周波数に対して自身を自動的に調整することが、また、発生するあらゆる周波数比に対して、固定した所定の周波数比にあるデコーダクロック信号にデータワード信号の関連した発生周波数を供給することが可能な、デコーダクロック信号を発生する、最初にパラグラフで説明したタイプの装置を提供することにある。
【0006】
【課題を解決するための手段】
本発明によれば、この目的は、請求項1の特徴的機能によって達成される。
【0007】
双方の信号共互いに異なった周波数を持ち得るクロック信号及びデータワードを信号通知するデータワード信号と共に入手可能であるデータ信号をデコーディングするデコーダクロック信号を発生する装置において、前記装置が:クロック信号を受信して自身の出力部からデコーダクロック信号を供給する位相制御回路であり、位相制御回路の入力部に配置されるのが望ましく、また、調整可能な分割比を有する少なくとも1つの調整可能ディバイダを備える位相制御回路と;少なくともクロック信号の周波数とデータワード信号の周波数間の周波数比を決定し、また、周波数比に基づいて、デコーダクロック信号の周波数が、クロック信号とデータワード信号間で発生し得るあらゆる周波数比に対し、データワード信号の周波数に対して固定した所定の周波数比を有するように調整可能ディバイダ中で分割比を調整する検出器と;を備える装置。
【0008】
本発明による装置は、クロック信号を受信する位相制御回路を含む。この位相制御回路は、位相制御回路の入力部に配置されるのが望ましい少なくとも1つの調整可能ディバイダを含む。この調整可能ディバイダが動作する際の分割比は、調整可能である。
【0009】
位相制御回路は、クロック信号を入力信号として受信するので、クロック信号の周波数に対する所与の周波数比でディバイダの調整された分割比に基づいて動作する。位相制御回路の出力信号は、本装置の出力信号、したがってデコーダクロック信号を表すが、クロック信号とは異なった周波数を持ち得るが、このクロック信号に対して固定した周波数比を有する、すなわち、データ信号のクロック信号にロックインする。
【0010】
しかしながら、デコーダクロック信号の周波数は、データワード信号の周波数に対して固定した所定の周波数比を維持すべきである。しかしながら、位相検出器の入力部は、このデータワード信号ではなくクロック信号を受信するので、本発明による装置は検出器を有し、これが、クロック信号の周波数とデータワード信号の周波数との間の周波数の比を決定し、また、調整可能ディバイダ又は位相制御回路中に配置されたディバイダの分割比を調整し、これによって、位相制御回路の出力信号の周波数、したがってデコーダクロック信号の周波数が、クロック信号とデータワード信号間のあらゆる発生周波数比に対し、データワード信号の周波数に対する固定した所定の周波数比を有するようにする。
【0011】
このようにして、一方では、デコーダクロック信号が、その周波数と位相動作に関してクロック信号にロックインされるようになる。他方では、その周波数は、データワード信号の周波数に対して固定した所定の周波数比に保持される。
【0012】
これらは全て位相制御回路で達成され、これによって、互いに干渉しかねない複数の位相制御回路を装備することは不必要であるという特別な利点がある。
【0013】
さらに、本装置は、自動的にクロック信号の様々な周波数に対して自身を調整し、したがって、クロック信号の周波数とは無関係にデコーダクロック信号を自動的に供給するが、このデコーダクロック信号は、データワード信号に対して所定の周波数比を有し、クロック信号に対してはロックインする。
【0014】
発生する周波数次第で、また、位相制御回路の動作周波数次第で、本装置は、請求項2に記載の本発明の実施形態によるさらなるディバイダを備えると利点となる。全体として、3つのディバイダを装備するが、その内の少なくとも1つは、位相制御回路の入力部に配置するのが望ましく、調整可能である。位相制御回路の入力周波数、その出力周波数及びその動作周波数は、これらのさらなるディバイダによって広い範囲内で任意に調整することが可能であり、また、周波数比が異なっても少しは適応可能である。
【0015】
請求項3に記載の本発明によるさらなる実施形態によれば、検出器は、クロック信号の周波数とデータワード信号の周波数間で発生する様々な周波数比の分割比を再計算する必要はないが、その代わりにこれらの計算値を表から読み取ることが可能である。決定された周波数比に基づいて、この表は、調整可能な1つ以上のディバイダに対する調整されるべき分割比を提供するが、提供されると、この分割比は、検出器によってそれに従って調整される。
【0016】
請求項4に記載の本発明によるさらなる実施形態によれば、データ信号は音声信号である。特にこのような音声信号は、様々な周波数と様々なデータワード周波数を有する。本発明による装置は、様々な周波数に対して自動的に調整されるので、これらの様々な音声形式に特に適している。
【0017】
これまで記述した本発明による装置の第1の動作モードに加えて、請求項5に記載の装置の第2の動作モードでは、位相制御回路は、クオーツ発振器が発生した信号を受信する。位相制御回路の出力信号の周波数は、所与の値を有するように調整可能分割比によって調整されることになっている。この場合、デコーダ信号は、クロック信号の周波数に対して方位付けされるのではなく、クロック信号の周波数とは無関係に固定した周波数を有する。この第2の動作モードでは、本発明による装置は、例えば、変換目的、すなわちディジタル範囲内でアナログ音声信号をサンプリングする目的で用いられるマスター周波数信号を供給するために用いられる。これで、データ信号は、ディジタル音声信号として利用可能となり、そのサンプリング周波数は、デコーダ信号の周波数に対して方位付けされる。これによって、所望の周波数比が、再度自動的に確立される。この第2の動作モードでは、本発明による装置は、入力信号の周波数に対してロックインされるのではなく、むしろ逆に、本発明による装置の動作周波数に基づいて調整される。どちらの場合も、所望の周波数比を維持することが可能である。
【0018】
クロック信号の周波数とデータワード信号の周波数間の周波数比の決定値が、所定の正常値のどれにも対応しないということがあり得る。このような場合に対して、請求項6に記載の本発明によるさらなる実施形態によって第3の動作モードが提供されるが、このような場合にこの第3のモードが選択される。この動作モードでは、マイクロプロセッサが、発生する周波数比の値を決定して、調整可能な1つ以上のディバイダの分割比を調整し、これによって、デコーダクロック信号の周波数とデータワード信号の周波数間で所望の固定した周波数比が再度維持されるようにする。本発明による装置は、この第3の動作モードのおかげでさらによりいっそう普遍的に用いることが可能であるが、それは、標準的でない比でもこのようにして処理することが可能であるからである。
【0019】
本発明のこれら及び他の実施形態は、以下に記載する実施形態から明らかであり、また、これらの実施形態を参照すれば理解されよう。
【0020】
【発明の実施の形態】
図1は、デコーダクロック信号を発生するための本発明による装置のブロック図である。
【0021】
デコーダクロック信号clkの周波数は、データ信号(図示せず)の各々のデータワード変化を信号通知するデータワード信号WSの周波数に対して所与の比に維持されるべきである。
【0022】
データ信号は、例えば、所与のクロック内に存在するディジタル音声信号であり、クロック信号bclkによって信号通知される。データワード信号WSは、データワード信号変化を信号通知するだけではなく、2つの音声チャネル間のデータ変化も信号通知する。さらに、データワード信号WSの周波数は、音声信号のサンプリング周波数に対応している。
【0023】
音声信号は、様々な周波数を取り得る、すなわちクロック信号bclkの周波数は、様々な所定の値を取り得る。それと対応して、データワード信号WSの周波数もまた、音声信号のサンプリング周波数によって異なる。
【0024】
デコーダクロック信号clkの周波数は、データワード信号WSの周波数に対して所与の比に維持されるべきである。しかしながら、デコーダクロック信号は、クロック信号bclkにロックインされるべきである、すなわち、その周波数と位相に関する限り、デコーダクロック信号は、このクロック信号に対して方位決めされるべきである。しかしながら、これは、クロック信号bclkが、データワード信号WSの周波数とは無関係に様々な周波数を取り得るという問題を惹起する。
【0025】
この問題を解決するために、図1に示す本発明による装置中に位相制御回路1に加えて検出器2を備える。データ信号(これまた図示せず)のクロック信号bclkとそのデータワード信号WSは、検出器2の入力に印加される。検出器2は、これら2つの信号間の周波数比を計算し、それに基づいて、これらの分割比を決定し、次にこれらは、位相制御回路1中の1つ以上の調整可能ディバイダで調整される。
【0026】
既に上述した信号bclkとWSは、検出器2に印加される。さらに、モード信号m/sによって切り替え可能な第1のマルチプレクサ3が、備えられる。クロック信号bclkとクオーツ発振器(図示せず)から発信されるクロック信号xtalとは、第1のマルチプレクサ3に印加される。モード信号m/sに基づいて、これら2つのクロック信号が切り替えられ、それに対応する信号が位相制御回路1に印加される。
【0027】
3つの入力部を持ちその内の1つが検出器2からの出力信号を受信する第2のマルチプレクサ4もまた装備される。これ以外の2つの入力部は、入力信号TとTを受信するが、これらの信号は、分割比を表し、図1の位相制御回路内の調整可能ディバイダで調整される。検出器2の出力信号と信号T及びTは、切り替え信号selによって切り替えられる。
【0028】
このブロック図は、図1の装置が、3つのモードで動作することが可能であることを既に示している。最初に、この装置が正常動作する第1の動作モードを説明する。
【0029】
このモードにおいては、第1のマルチプレクサ3は、モード信号m/sによってその第2の入力に切り替えられ、これによって、位相制御回路1の入力が、データ信号のクロック信号bclkを受信するようになっている。したがって、位相制御回路は、この信号に対して方位決めされ、この信号にロックインする。
【0030】
しかしながら、デコーダクロック信号clkの周波数は、データワード信号WSの周波数に対して所与の比に維持すべきであるにもかかわらず、クロック信号bclkは、様々な周波数を持ち得るという問題がある。
【0031】
この理由によって、検出器2は、クロック信号bclkとデータワード信号WS間の周波数比を決定し、この比に基づいて、所与の分割比を決定し、この分割比は、これに従って調整された切り替え信号selによってマルチプレクサ4を介して位相制御回路1に供給される。位相制御回路1は、以下に説明するような仕方で1つ以上の調整可能ディバイダを備えるが、これらディバイダの分割比は、検出器2が供給したこの信号に従って調整される。これまた以下に説明するが、分割比を適切に選択することによって、デコーダクロック信号clkの周波数は、データワード信号WSの周波数に対して所与の比に維持されていながらも、その周波数と位相動作に関する限りクロック信号bclkに対して方位決めされるようにする、すなわち所与の周波数比でこのクロック信号にロックインされるようにすることが可能である。
【0032】
クロック信号bclkの周波数が様々に変化しても、すなわちこの信号とデータワード信号WS間の周波数比が様々に変化しても、検出器2は上記のように常に、デコーダクロック信号clkの周波数がデータワード信号WSの周波数に対して所与の比に維持されるような条件を維持することが可能である。
【0033】
本発明による装置は、このようにして自動的に調整される、すなわち、本発明による装置は、上記の条件が自動的に維持されるように、様々な周波数比に対して自動的に適応される。
【0034】
いずれの場合でも、これは、クロック信号bclkとデータワード信号WS間の周波数比が所与の基準適合値を満足する限り可能である。特殊な条件下では、これら2つの信号間の周波数比が基準を満足せず又は新しい未知の値を取るということがあり得る。このような場合、図1に示す本発明による装置は、第3の動作モードに切り替えることができるが、これは切り替え信号selを第2のマルチプレクサ4の第3の入力に印加し、これによって、調整可能分割比が、位相制御回路1内の対応する調整可能ディバイダに印加される信号Tによって決定されるようにすることによってなされる。この動作モードにおいては、したがって、検出器2は、もはや固定した所定の分割比を選択することはなく、これらの分割比は、外部のマイクロプロセッサ(図示せず)によって計算される。このマイクロプロセッサは、クロック信号clkの周波数とデータワード信号WSの周波数に基づいて調整される分割比を計算して、信号Tに従って位相制御回路1内の調整可能ディバイダを調整する。
【0035】
通常は、この第3の動作モードは、標準モードではなく、検出器が分割比を決定する第1の動作モードが、適合性がなかったり周波数比が新しく変わったりして適用不可能になった場合に選択されるだけのモードである。
【0036】
さらに、第2の動作モードがあるが、このモードでは、第1のマルチプレクサ3がモード信号m/sによってその入力に切り替えられ、第2のマルチプレクサ4が切り替え信号selによってその入力に切り替えられる。この動作モードにおいては、デコーダクロック信号clkは、もはやクロック信号bclkに対して方位決めされることはなく、クオーツ発振器(図示せず)が供給した固定周波数を有する信号xtalに対して方位決めされる。位相制御回路中の調整可能ディバイダは、信号Tが示す所与の分割比にさらに調整される。これらの分割比は、位相制御回路1の出力部に現れる信号xtalの周波数に基づいて、デコーダクロック信号clkは、所望の固定した周波数で発生する。
【0037】
この第2の動作モードは、デコーダクロック信号を、その周波数と位相に関する限りデータ信号のクロック信号xtalに対して方位決めすべきではなく、自身がそれとは無関係に、マスタークロック信号を疑似表示すべきである場合に選択できれば利点となる。この動作モードは、例えば、図示されていないが、音声信号が、アナログ音声信号をサンプリングすることによって、そして、そのサンプリング周波数がデコーダクロック信号clkの周波数に対して方位決めされている場合に発生する。この場合、クロック信号bclkとデータワード信号WSの周波数は、デコーダクロック信号CLKに対して所与の比に維持され、これによって上記の周波数比が再度維持されるようにする。しかしながら、この動作モードでは、本発明による装置は、周波数bclkとWSが方位決めされる対象であるマスター周波数を疑似供給するが、これはまさに第1の動作モードとは逆である。どちらの場合においても、上記の周波数比が維持されるという結果になる。
【0038】
図2は、図1に示す位相制御回路1のブロック図である。図2に示す位相制御回路1は、位相検出器11と、フィルタ2と、制御発振器3から成っている。その入力部、すなわち位相検出器の上流側では、調整可能ディバイダ14が配置されているが、これは、図1に示す装置の第2のマルチプレクサ4の出力信号である信号Tを受信する。
【0039】
調整可能ディバイダ14が動作する分割比は、この信号Tに基づいて調整可能である。
【0040】
図2に示す位相検出器は、2つのさらなるディバイダ15と16から成るが、これらは、調整可能となるように選択されず、固定した分割比を有している。
【0041】
第2のディバイダ15は、位相検出器の出力部、すなわち、その制御可能発振器13の下流側に配置されていて、位相制御回路の出力信号を供給する。
【0042】
第3のディバイダ16は、位相制御回路のフィードバックループ中、すなわち制御可能発振器13の出力と位相検出器11の第2の入力との間に配置されている。
【0043】
既に上述したように、調整可能ディバイダ14は、信号Tに基づいて動作するが、これは、図1の回路の第1の動作モードでは、その分割比が検出器2によって決定されることを意味する。
【0044】
同図に示す実施形態では、これらさらなる2つのディバイダ15と16が、固定した分割比で動作する。他の実施形態では、もちろん、これらのディバイダ15と16に調整可能分割比を付与することも可能であり、また、図1の装置の第1の動作モードでは、これらディバイダの分割比を検出器2によって事前決定することも可能である。図3に、図1と図2に示す装置の様々な周波数比と分割比を表す表を示す。
【0045】
この表の第1の列は、クロック信号bclkとデータワード信号WS間の周波数比を表している。この列は、この周波数比が極めて様々な値を取り得ることを示している。さらに、第2、第3及び第4の列は、m、n及びpでそれぞれ示され、これらは、図2の位相制御回路のディバイダ14、15及び16とさらに図1の位相制御回路1のディバイダそれぞれが動作する除数である。これらの除数によって、ディバイダ14、15及び16の分割比が決定される。
【0046】
これらの除数は、図1の回路装置の第1動作モードで検出器2によって供給される。他の2つの動作モードでは、これらの除数は、信号TとTによって決定される。
【0047】
図3の表を見ると、本実施形態では、除数nの可変値を有するだけで、すなわちそれを検出器2で事前決定するだけで十分であることが分かる。その一方では、図2に示す位相制御回路のディバイダ15と16の分割比を一定に維持することが可能である。
【0048】
これが可能である理由は、データワード信号WSの周波数が表に示すように32kHz、44.1kHz、48kHzと様々な値をとっても、図1に示す装置のデコーダクロック信号clkが、データワード信号WSの周波数に対して所与の周波数比に維持され、また、図1の位相制御回路1又は図2の位相制御回路の動作周波数を位相制御回路の正常な動作周波数範囲内に維持することが可能であるとする状態を維持することが可能である。
【0049】
図3の表の第5、6及び7番目の列に、データワード信号WSの周波数32kHzに対して、また、第1番目の列に示す様々な周波数比に対して、クロック信号bclkの周波数、図2に示す位相検出器11の入力部での周波数並びに図2の位相制御回路もしくは図1の位相制御回路1の出力部での周波数を示す。これに対応する周波数比を、データワード信号の周波数44.1kHzと48kHzに対応して第8〜13番目の列に示す。
【0050】
図3の表を見ると、位相制御乖離の出力信号の周波数が常に、クロック信号bclkとデータワード信号WS間の周波数比とは無関係に、すなわちクロック信号の周波数とは無関係に、データワード信号WSの周波数に対して所与の比に維持されていることが分かる。
【0051】
検出器2は、組み込まれた表から直接に、図3の表に示す分割比m、n及びpの値を誘導することが可能である、すなわち、これらの値は、発生する全ての分割比に対して再計算する必要が無く直接的に調整可能である。
【0052】
上記の第3の動作モードは、図3の表の第1の列中の分割比のどれもが存在せず、逸脱した又は新たな分割比が発生した場合に用いられるべきである。この場合、分割比m、n及びpの値は、実際に発生する分割比に従ってマイクロプロセッサで計算して調整すべきである。
【0053】
本発明による装置は、その周波数とは無関係に、その位相動作に関する限り、クロック信号bclkにロックインするデコーダクロック信号clkを出力する。本装置は、この信号の周波数がデータワード信号WSの周波数に対して所定の比に常に維持されるように自動的に構成される。これによって、デコーダクロック信号は、データ信号をデコーディングするのに理想的に適するものとなる。
【図面の簡単な説明】
【図1】可能な3つの動作モードを用いて、デコーダクロック信号を発生するための本発明による装置のブロック図である。
【図2】図1に示す装置の位相制御回路のブロック図である。
【図3】図1に示す装置の信号の発生する可能性のある周波数及び周波数比並びに図1と図2に示す位相制御回路のディバイダの可能な分割比の図である。
【符号の説明】
1 位相制御回路
2 検出器
14 調整可能ディバイダ

Claims (6)

  1. 双方の信号共互いに異なった周波数を持ち得るクロック信号及びデータワードを伝送するデータワード信号と共に利用可能であるデータ信号をデコーディングするためのデコーダクロック信号を発生する装置において、前記装置が:
    前記クロック信号またはクオーツ発振器で生成された第2のクロック信号を受信して自身の出力部から前記デコーダクロック信号を供給する位相制御回路と、
    前記位相制御回路の入力部に配置可能で、分周比を調整可能な少なくとも一つの可変分周比ディバイダと、
    前記クロック信号の周波数と前記データワード信号の周波数との周波数比を少なくとも決定し、この周波数比に応じて前記可変分周比ディバイダの分周比を調整し、これにより、前記クロック信号と前記データワード信号との周波数比にかかわらず、前記デコーダクロック信号の周波数が前記データワード信号の周波数に対して固定の予め定めた周波数比を持つようにする検出器と、
    を備える装置。
  2. 前記装置が、第1〜第3ディバイダを備え、
    前記第1ディバイダは、前記可変分周比ディバイダであり、
    前記第1および第2ディバイダは、前記位相制御回路の入力部と出力部にそれぞれ配置され、
    前記第3ディバイダは、制御発振器と位相比較器の間に配置される前記位相制御回路のフィードバックループ内に配置され、
    前記第1ディバイダを含む前記第1〜第3ディバイダの少なくとも一つは、前記位相制御回路の入力部に配置されて、調整可能な分周比を有することを特徴とする、請求項1に記載の装置。
  3. 前記クロック信号の周波数と前記データワード信号の周波数間で発生し得るあらゆる周波数比に対して、1つ以上の前記可変分周比ディバイダの分周比の適切な値が選択可能である表が設けられることを特徴とする請求項1又は2に記載の装置。
  4. 前記データ信号がディジタル音声信号であり、前記データワード信号が、前記ディジタル音声信号のサンプリング周波数に対応する周波数を有することを特徴とする、請求項1〜3のいずれか一項に記載の装置。
  5. 前記装置中の前記位相制御回路が前記クロック信号の代わりにクオーツ発振器の信号を受信し、また、前記デコーダクロック信号の周波数が所定の値になるように、また、アナログ音声信号が前記デコーダクロック信号の周波数に基づいてサンプリングされて前記装置にデータ信号として印加されるように、前記可変分周比ディバイダの分周比が、選択された所定の値に調整される第2の動作モードが設けられることを特徴とする請求項4に記載の装置。
  6. 前記クロック信号の周波数と前記データワード信号の周波数間で発生する周波数比が、複数の所定の公称値のどれでもない場合に選択され、また、マイクロプロセッサが、前記発生する周波数比の値から適切な分周比を計算して、それに従って前記可変分周比ディバイダを調整する第3のモードが設けられることを特徴とする、請求項1〜5のいずれか一項に記載の装置。
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