JPH088735A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH088735A JPH088735A JP6137300A JP13730094A JPH088735A JP H088735 A JPH088735 A JP H088735A JP 6137300 A JP6137300 A JP 6137300A JP 13730094 A JP13730094 A JP 13730094A JP H088735 A JPH088735 A JP H088735A
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- Japan
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- current
- circuit
- input
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 可変基準クロック発生器を不要とし、回路規
模が小さく低コストで広範囲な周波数を正確に引き込む
ことができるＰＬＬ回路を提供する。 【構成】 位相検出器８と低域通過フィルタ９と電圧制
御発振器１とを備え、電圧制御発振器１を構成する電圧
電流変換器２と電流制御発振器３との間に、デジタルア
ナログ変換器１０と基準電流回路１１からの電流により
伝達係数が可変する伝達係数可変回路４を設ける。デジ
タルアナログ変換回路１０は伝達係数可変回路４に入力
信号ａの周波数として期待される周波数に比例した電流
を供給する。
模が小さく低コストで広範囲な周波数を正確に引き込む
ことができるＰＬＬ回路を提供する。 【構成】 位相検出器８と低域通過フィルタ９と電圧制
御発振器１とを備え、電圧制御発振器１を構成する電圧
電流変換器２と電流制御発振器３との間に、デジタルア
ナログ変換器１０と基準電流回路１１からの電流により
伝達係数が可変する伝達係数可変回路４を設ける。デジ
タルアナログ変換回路１０は伝達係数可変回路４に入力
信号ａの周波数として期待される周波数に比例した電流
を供給する。
Description
【０００１】
【産業上の利用分野】この発明は、位相検出器，低域通
過フィルタおよび電圧制御発振器を備え、広範囲な周波
数を正確に引き込むことができるＰＬＬ（フェーズ・ロ
ックド・ループ）回路に関するものである。
過フィルタおよび電圧制御発振器を備え、広範囲な周波
数を正確に引き込むことができるＰＬＬ（フェーズ・ロ
ックド・ループ）回路に関するものである。
【０００２】
【従来の技術】近年、ディスク記録再生装置において高
記録密度化が急速に進んでいる。ディスク回転数一定の
装置においてこれを実現する一つの方法として、ディス
ク面を同心円状に複数のゾーンに区切り、ゾーンごとに
記録時のデータ転送レートを可変することによりディス
ク面全体の線記録密度をほぼ一定にするという技術があ
る。このディスクに記録されたデータを再生する場合、
データ転送レート可変に対応した広い周波数ダイナミッ
クレンジを持つＰＬＬ回路が必要となる。このようなＰ
ＬＬ回路では所望の周波数以外の例えば２倍あるいは３
倍等の周波数にロックする危険性があるため、可変基準
クロック発生器を使用し、あらかじめ所望の周波数近傍
でＰＬＬ回路をロックさせ、入力信号が入力されると同
時に可変基準クロック発生器からの信号と入力信号とを
切り換え、所望の周波数のみにロックするようにされて
いる。
記録密度化が急速に進んでいる。ディスク回転数一定の
装置においてこれを実現する一つの方法として、ディス
ク面を同心円状に複数のゾーンに区切り、ゾーンごとに
記録時のデータ転送レートを可変することによりディス
ク面全体の線記録密度をほぼ一定にするという技術があ
る。このディスクに記録されたデータを再生する場合、
データ転送レート可変に対応した広い周波数ダイナミッ
クレンジを持つＰＬＬ回路が必要となる。このようなＰ
ＬＬ回路では所望の周波数以外の例えば２倍あるいは３
倍等の周波数にロックする危険性があるため、可変基準
クロック発生器を使用し、あらかじめ所望の周波数近傍
でＰＬＬ回路をロックさせ、入力信号が入力されると同
時に可変基準クロック発生器からの信号と入力信号とを
切り換え、所望の周波数のみにロックするようにされて
いる。
【０００３】以下に従来のＰＬＬ回路について説明す
る。図４は従来のＰＬＬ回路のブロック図である。図４
において、５は入力電圧により発振周波数が変化する電
圧制御発振器であり、電圧電流変換器２および電流制御
発振器３によって構成されている。６は切り換え回路で
あり、入力信号ａと可変基準クロック発生器７の出力信
号を切り換える。８は位相比較と位相周波数比較の２モ
ードを持つ位相検出器であり、電圧制御発振器５の出力
信号と切り換え回路６の出力信号との位相差を検出し、
出力する。９は低域通過フィルタであり、ＰＬＬ回路の
応答性を制御する。
る。図４は従来のＰＬＬ回路のブロック図である。図４
において、５は入力電圧により発振周波数が変化する電
圧制御発振器であり、電圧電流変換器２および電流制御
発振器３によって構成されている。６は切り換え回路で
あり、入力信号ａと可変基準クロック発生器７の出力信
号を切り換える。８は位相比較と位相周波数比較の２モ
ードを持つ位相検出器であり、電圧制御発振器５の出力
信号と切り換え回路６の出力信号との位相差を検出し、
出力する。９は低域通過フィルタであり、ＰＬＬ回路の
応答性を制御する。
【０００４】以上のように構成されたＰＬＬ回路につい
て、以下その動作について説明する。入力信号ａが入力
される以前、切り換え回路６は可変基準クロック発生器
７の出力信号を位相検出器８に入力する。可変基準クロ
ック発生器７は入力信号ａの周波数として期待される周
波数とほぼ同一の周波数の基準クロック信号を出力す
る。入力信号ａの周波数として期待される周波数が変化
すれば可変基準クロック発生器７の出力クロック周波数
も変化させ、電圧制御発振器５の発振周波数が入力信号
ａの周波数とほぼ同一になるようにする。このとき位相
検出器８は位相周波数比較モードになっており、可変基
準クロック発生器７の出力クロック周波数と電圧制御発
振器５の発振周波数は一致している。この状態で入力信
号ａが入力されるまで待機しておく。入力信号ａが入力
されると切り換え回路６は入力信号ａを位相検出器８に
入力すると同時に、位相検出器８は位相比較モードに切
り換えられ、ＰＬＬ回路は短時間で入力信号ａの周波数
を引き込みロックする。すなわち可変基準クロック発生
器７は入力信号ａの周波数に非常に近い周波数の基準ク
ロックを発生し、入力信号待機時のＰＬＬ回路のロック
する周波数を決定する役割を果たす。
て、以下その動作について説明する。入力信号ａが入力
される以前、切り換え回路６は可変基準クロック発生器
７の出力信号を位相検出器８に入力する。可変基準クロ
ック発生器７は入力信号ａの周波数として期待される周
波数とほぼ同一の周波数の基準クロック信号を出力す
る。入力信号ａの周波数として期待される周波数が変化
すれば可変基準クロック発生器７の出力クロック周波数
も変化させ、電圧制御発振器５の発振周波数が入力信号
ａの周波数とほぼ同一になるようにする。このとき位相
検出器８は位相周波数比較モードになっており、可変基
準クロック発生器７の出力クロック周波数と電圧制御発
振器５の発振周波数は一致している。この状態で入力信
号ａが入力されるまで待機しておく。入力信号ａが入力
されると切り換え回路６は入力信号ａを位相検出器８に
入力すると同時に、位相検出器８は位相比較モードに切
り換えられ、ＰＬＬ回路は短時間で入力信号ａの周波数
を引き込みロックする。すなわち可変基準クロック発生
器７は入力信号ａの周波数に非常に近い周波数の基準ク
ロックを発生し、入力信号待機時のＰＬＬ回路のロック
する周波数を決定する役割を果たす。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、重要な役割を果たし必要不可欠の機能であ
る可変基準クロック発生器７は、一般にディスク記録再
生装置の再生回路においては、５〜８ビットのプログラ
マブル分周器２つを含むＰＬＬ回路で構成されており大
規模な回路になっているため、ＰＬＬ回路全体の回路規
模が大きくなりコスト的に不利になるという欠点を有し
ていた。
の構成では、重要な役割を果たし必要不可欠の機能であ
る可変基準クロック発生器７は、一般にディスク記録再
生装置の再生回路においては、５〜８ビットのプログラ
マブル分周器２つを含むＰＬＬ回路で構成されており大
規模な回路になっているため、ＰＬＬ回路全体の回路規
模が大きくなりコスト的に不利になるという欠点を有し
ていた。
【０００６】この発明は上記従来の課題を解決するもの
で、入力信号の周波数として期待される周波数が所望の
周波数以外の周波数に疑似ロックする可能性があるほど
大きく変化する場合に、これに対応するＰＬＬ回路の回
路規模の増大を押さえ、低コストで正確なＰＬＬ回路を
提供することを目的とする。
で、入力信号の周波数として期待される周波数が所望の
周波数以外の周波数に疑似ロックする可能性があるほど
大きく変化する場合に、これに対応するＰＬＬ回路の回
路規模の増大を押さえ、低コストで正確なＰＬＬ回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
にこの発明のＰＬＬ回路は、入力信号と帰還信号との位
相差を検出する位相検出器と、位相検出器の出力が入力
に接続された低域通過フィルタと、低域通過フィルタの
出力が入力に接続され入力電圧を電流に変換する電圧電
流変換回路と、電流の乗算および除算の機能を有し第１
および第２の入力に入力される電流により伝達係数を可
変でき電圧電流変換回路の出力が第３の入力に接続され
た伝達係数可変回路と、伝達係数可変回路の出力が入力
に接続され位相検出器へ帰還信号として出力が接続され
た電流制御発振器と、伝達係数可変回路の第１の入力に
入力信号の周波数として期待される周波数に比例した電
流を供給するデジタルアナログ変換回路と、伝達係数可
変回路の第２の入力に基準電流を供給する基準電流回路
とを備えている。
にこの発明のＰＬＬ回路は、入力信号と帰還信号との位
相差を検出する位相検出器と、位相検出器の出力が入力
に接続された低域通過フィルタと、低域通過フィルタの
出力が入力に接続され入力電圧を電流に変換する電圧電
流変換回路と、電流の乗算および除算の機能を有し第１
および第２の入力に入力される電流により伝達係数を可
変でき電圧電流変換回路の出力が第３の入力に接続され
た伝達係数可変回路と、伝達係数可変回路の出力が入力
に接続され位相検出器へ帰還信号として出力が接続され
た電流制御発振器と、伝達係数可変回路の第１の入力に
入力信号の周波数として期待される周波数に比例した電
流を供給するデジタルアナログ変換回路と、伝達係数可
変回路の第２の入力に基準電流を供給する基準電流回路
とを備えている。
【０００８】
【作用】この構成によって、電圧電流変換器と電流制御
発振器との間に、入力信号の周波数として期待される周
波数に比例した電流により伝達係数が可変する伝達係数
可変回路を設けることにより、入力信号の周波数が所望
の周波数以外の周波数に疑似ロックする可能性があるほ
ど広いレンジを持っている場合でも、予め期待される周
波数が判明してる場合には、正確に所望の周波数にロッ
クさせることができる。また従来構成では必要であった
可変基準クロック発生器が不要となる。なお、入力信号
の周波数として期待される周波数に比例した電流を生成
するために、例えば８ビット程度のデジタルアナログ変
換器を必要とするが、例えばバイポーラ型トランジスタ
で構成する場合、その回路規模は可変基準クロック発生
器と比較して約１／３以下にすることができる。これに
よりＰＬＬ回路全体の回路規模を従来に比べ小さくする
ことができ、低コスト化を実現することができる。
発振器との間に、入力信号の周波数として期待される周
波数に比例した電流により伝達係数が可変する伝達係数
可変回路を設けることにより、入力信号の周波数が所望
の周波数以外の周波数に疑似ロックする可能性があるほ
ど広いレンジを持っている場合でも、予め期待される周
波数が判明してる場合には、正確に所望の周波数にロッ
クさせることができる。また従来構成では必要であった
可変基準クロック発生器が不要となる。なお、入力信号
の周波数として期待される周波数に比例した電流を生成
するために、例えば８ビット程度のデジタルアナログ変
換器を必要とするが、例えばバイポーラ型トランジスタ
で構成する場合、その回路規模は可変基準クロック発生
器と比較して約１／３以下にすることができる。これに
よりＰＬＬ回路全体の回路規模を従来に比べ小さくする
ことができ、低コスト化を実現することができる。
【０００９】
【実施例】以下この発明の一実施例について、図面を参
照しながら説明する。図１はこの発明の一実施例におけ
るＰＬＬ回路のブロック図である。図１において、１は
電圧制御発振器、２は電圧電流変換器、３は電流制御発
振器、４は伝達係数可変回路、５は入力信号、８は位相
検出器、９は低域通過フィルタ、１０はデジタルアナロ
グ変換器、１１は基準電流回路である。
照しながら説明する。図１はこの発明の一実施例におけ
るＰＬＬ回路のブロック図である。図１において、１は
電圧制御発振器、２は電圧電流変換器、３は電流制御発
振器、４は伝達係数可変回路、５は入力信号、８は位相
検出器、９は低域通過フィルタ、１０はデジタルアナロ
グ変換器、１１は基準電流回路である。
【００１０】以上のように構成されたＰＬＬ回路につい
て、以下その動作を説明する。ＰＬＬ回路に入力される
入力信号ａは電圧制御発振器１の出力信号とともに位相
検出器８に入力され、２つの信号の位相差が検出され、
その出力は低域通過フィルタ９に入力される。低域通過
フィルタ９はＰＬＬ回路の応答性を制御するためのもの
であり、その出力は電圧制御発振器１に入力される。電
圧制御発振器１は入力電圧に応じた発振周波数を出力
し、位相検出器８にその出力信号（帰還信号ｂ）を帰還
する。ＰＬＬ回路は入力信号ａと電圧制御発振器１の出
力信号の位相が一致するように帰還がかかる。ここで使
用される電圧制御発振器１は、一般に使用される電圧制
御発振器を構成する電圧電流変換器２と電流制御発振器
３との間に伝達係数可変回路４を有している。
て、以下その動作を説明する。ＰＬＬ回路に入力される
入力信号ａは電圧制御発振器１の出力信号とともに位相
検出器８に入力され、２つの信号の位相差が検出され、
その出力は低域通過フィルタ９に入力される。低域通過
フィルタ９はＰＬＬ回路の応答性を制御するためのもの
であり、その出力は電圧制御発振器１に入力される。電
圧制御発振器１は入力電圧に応じた発振周波数を出力
し、位相検出器８にその出力信号（帰還信号ｂ）を帰還
する。ＰＬＬ回路は入力信号ａと電圧制御発振器１の出
力信号の位相が一致するように帰還がかかる。ここで使
用される電圧制御発振器１は、一般に使用される電圧制
御発振器を構成する電圧電流変換器２と電流制御発振器
３との間に伝達係数可変回路４を有している。
【００１１】図２は電圧制御発振器１の動作特性を示す
ものである。以下図１と合わせて説明する。電圧電流変
換器２は内部抵抗により入力電圧を電流に変換し出力す
る。電圧電流変換器２の出力ダイナミックレンジはキャ
プチャーレンジが広がり過ぎて所望の周波数以外の周波
数を引き込まないようにするために、あまり広くとらな
い。例えば±３０％以内になるように制限する。電圧電
流変換器２の入力電圧ＶVCOと出力電流Ｉ1 の関係は図
２の（ａ）のようになる。ＩA は出力ダイナミックレン
ジの中心電流であり、ＩB は例えば次の（数１）を満足
するように設定する。
ものである。以下図１と合わせて説明する。電圧電流変
換器２は内部抵抗により入力電圧を電流に変換し出力す
る。電圧電流変換器２の出力ダイナミックレンジはキャ
プチャーレンジが広がり過ぎて所望の周波数以外の周波
数を引き込まないようにするために、あまり広くとらな
い。例えば±３０％以内になるように制限する。電圧電
流変換器２の入力電圧ＶVCOと出力電流Ｉ1 の関係は図
２の（ａ）のようになる。ＩA は出力ダイナミックレン
ジの中心電流であり、ＩB は例えば次の（数１）を満足
するように設定する。
【００１２】
【数１】ＩB ＝０．３×ＩA 出力電流Ｉ1 は伝達係数可変回路４に入力される。伝達
係数可変回路４では次の（数２）の演算を行う。
係数可変回路４では次の（数２）の演算を行う。
【００１３】
【数２】Ｉ2 ＝Ｋ1 ×Ｉ1 ここでＩ2 は伝達係数可変回路４の出力電流、Ｋ1 は伝
達係数可変回路４の伝達係数である。Ｉ1 とＩ2 の関係
を図２の（ｂ）に示す。伝達係数Ｋ1 は、次の（数３）
の演算により設定される。
達係数可変回路４の伝達係数である。Ｉ1 とＩ2 の関係
を図２の（ｂ）に示す。伝達係数Ｋ1 は、次の（数３）
の演算により設定される。
【００１４】
【数３】Ｋ1 ＝Ｉ3 ／Ｉ4 ここでＩ3 はデジタルアナログ変換器１０の出力電流、
Ｉ4 は基準電流回路１１の出力電流（基準電流）であ
る。Ｉ3 はデジタルアナログ変換器１０の入力信号であ
るデジタル信号により可変することができる。Ｉ3 はＰ
ＬＬ回路の入力信号ａの周波数として期待される周波数
に比例した電流になるようにあらかじめ設定しておく。
Ｉ4 は基準電流回路１１で生成され伝達係数可変回路４
へ供給されるあらかじめ設定した一定の基準電流であ
る。
Ｉ4 は基準電流回路１１の出力電流（基準電流）であ
る。Ｉ3 はデジタルアナログ変換器１０の入力信号であ
るデジタル信号により可変することができる。Ｉ3 はＰ
ＬＬ回路の入力信号ａの周波数として期待される周波数
に比例した電流になるようにあらかじめ設定しておく。
Ｉ4 は基準電流回路１１で生成され伝達係数可変回路４
へ供給されるあらかじめ設定した一定の基準電流であ
る。
【００１５】ここでこの発明の重要構成要素である伝達
係数可変回路４の具体例を図３に示す。２１〜２９はｎ
ｐｎトランジスタ、３０〜３４はｐｎｐトランジスタ、
Ｉ1とＩ3 とＩ4 は入力電流、Ｉ2 は出力電流である。
図３の回路は一般に電流の乗算および除算に使用される
回路であり、次の（数４）の演算を行う。
係数可変回路４の具体例を図３に示す。２１〜２９はｎ
ｐｎトランジスタ、３０〜３４はｐｎｐトランジスタ、
Ｉ1とＩ3 とＩ4 は入力電流、Ｉ2 は出力電流である。
図３の回路は一般に電流の乗算および除算に使用される
回路であり、次の（数４）の演算を行う。
【００１６】
【数４】Ｉ2 ＝（Ｉ1 ×Ｉ3 ）／Ｉ4 （数４）は（数２）、（数３）の合成したものと一致す
る。なお、図３はこの発明を具体化するために示した構
成要素の一例であり、（数４）を満足させる他の回路を
用いても何ら問題はないことは言うまでもない。
る。なお、図３はこの発明を具体化するために示した構
成要素の一例であり、（数４）を満足させる他の回路を
用いても何ら問題はないことは言うまでもない。
【００１７】伝達係数可変回路４の出力電流Ｉ2 は電流
制御発振器３に入力され、発振周波数を制御する。電流
制御発振器３の入力電流Ｉ2 と発振周波数ｆVCO の関係
は一般には内部容量値と容量の充放電電圧により決定さ
れ、次の（数５）のようになっている。
制御発振器３に入力され、発振周波数を制御する。電流
制御発振器３の入力電流Ｉ2 と発振周波数ｆVCO の関係
は一般には内部容量値と容量の充放電電圧により決定さ
れ、次の（数５）のようになっている。
【００１８】
【数５】ｆVCO ＝Ｋ2 ×Ｉ2 ここでＫ2 は内部容量値と容量の充放電電圧により決定
される定数である。（数５）の関係を図２の（ｃ）に示
す。（数４）、（数５）より次の（数６）になる。
される定数である。（数５）の関係を図２の（ｃ）に示
す。（数４）、（数５）より次の（数６）になる。
【００１９】
【数６】ｆVCO ＝（Ｉ3 ／Ｉ4 ）×Ｋ2 ×Ｉ1 （数６）を図示すると図２の（ｄ）のようになる。この
図２の（ｄ）においてｆCTR は出力周波数ダイナミック
レンジの中心周波数であり、次の（数７）で示される。
図２の（ｄ）においてｆCTR は出力周波数ダイナミック
レンジの中心周波数であり、次の（数７）で示される。
【００２０】
【数７】ｆCTR ＝（Ｉ3 ／Ｉ4 ）×Ｋ2 ×ＩA （数７）においてＩ4 、Ｋ2 、ＩA は回路内部定数によ
って決定される固定の定数であるので、これらをまとめ
て次の（数８）のように定義する。
って決定される固定の定数であるので、これらをまとめ
て次の（数８）のように定義する。
【００２１】
【数８】ＫCTR ＝Ｋ2 ×ＩA ／Ｉ4 （数８）により（数７）は次の（数９）に置き換えられ
る。
る。
【００２２】
【数９】ｆCTR ＝ＫCTR ×Ｉ3 （数９）から明らかなように、電流制御発振器３の出力
周波数ダイナミックレンジの中心周波数はデジタルアナ
ログ変換器１０の出力電流Ｉ3 により自由に可変するこ
とができる。また電流制御発振器３の出力周波数ダイナ
ミックレンジは電圧電流変換器２の出力電流ダイナミッ
クレンジにより決定されており、図２（ｄ）におけるｆ
0 は（数１）、（数７）より次の（数１０）で示され
る。
周波数ダイナミックレンジの中心周波数はデジタルアナ
ログ変換器１０の出力電流Ｉ3 により自由に可変するこ
とができる。また電流制御発振器３の出力周波数ダイナ
ミックレンジは電圧電流変換器２の出力電流ダイナミッ
クレンジにより決定されており、図２（ｄ）におけるｆ
0 は（数１）、（数７）より次の（数１０）で示され
る。
【００２３】
【数１０】ｆ0 ＝０．３×ｆCTR （数１０）から明らかなように、電流制御発振器３の出
力周波数ダイナミックレンジは例えば±３０％に制限さ
れ、所望の周波数以外の周波数に疑似ロックすることを
防止することができる。
力周波数ダイナミックレンジは例えば±３０％に制限さ
れ、所望の周波数以外の周波数に疑似ロックすることを
防止することができる。
【００２４】以上のようにこの実施例によれば、電圧電
流変換器２と電流制御発振器３との間に、入力信号の周
波数として期待される周波数に比例した電流により伝達
係数が可変する伝達係数可変回路４を設けることによ
り、入力信号が広い周波数レンジを持っている場合で
も、予め期待される周波数が判明している場合には正確
に所望の周波数にロックさせることができ、従来構成で
は必要であった可変基準クロック発生器が不要となる。
なお、入力信号の周波数として期待される周波数に比例
した電流を生成するために、例えば８ビット程度のデジ
タルアナログ変換器１０を必要とするが、例えばバイポ
ーラ型トランジスタで構成する場合、その回路規模は可
変基準クロック発生器と比較して約１／３以下にするこ
とができる。これによりＰＬＬ回路全体の回路規模を従
来に比べ小さくすることができ、低コスト化を実現する
ことができる。
流変換器２と電流制御発振器３との間に、入力信号の周
波数として期待される周波数に比例した電流により伝達
係数が可変する伝達係数可変回路４を設けることによ
り、入力信号が広い周波数レンジを持っている場合で
も、予め期待される周波数が判明している場合には正確
に所望の周波数にロックさせることができ、従来構成で
は必要であった可変基準クロック発生器が不要となる。
なお、入力信号の周波数として期待される周波数に比例
した電流を生成するために、例えば８ビット程度のデジ
タルアナログ変換器１０を必要とするが、例えばバイポ
ーラ型トランジスタで構成する場合、その回路規模は可
変基準クロック発生器と比較して約１／３以下にするこ
とができる。これによりＰＬＬ回路全体の回路規模を従
来に比べ小さくすることができ、低コスト化を実現する
ことができる。
【００２５】
【発明の効果】以上のようにこの発明は、電圧電流変換
器と電流制御発振器との間に、入力信号の周波数として
期待される周波数に比例した電流により伝達係数が可変
する伝達係数可変回路を設けることにより、入力信号が
広い周波数レンジを持っている場合でも、予め期待され
る周波数が判明している場合には正確に所望の周波数に
ロックさせることができ、従来構成では必要であった可
変基準クロック発生器を不要となる。なお、入力信号の
周波数として期待される周波数に比例した電流を生成す
るために、例えば８ビット程度のデジタルアナログ変換
器を必要とするが、例えばバイポーラ型トランジスタで
構成する場合、その回路規模は可変基準クロック発生器
と比較して約１／３以下にすることができる。これによ
りＰＬＬ回路全体の回路規模を従来に比べ小さくするこ
とができ、低コスト化を実現することができる。
器と電流制御発振器との間に、入力信号の周波数として
期待される周波数に比例した電流により伝達係数が可変
する伝達係数可変回路を設けることにより、入力信号が
広い周波数レンジを持っている場合でも、予め期待され
る周波数が判明している場合には正確に所望の周波数に
ロックさせることができ、従来構成では必要であった可
変基準クロック発生器を不要となる。なお、入力信号の
周波数として期待される周波数に比例した電流を生成す
るために、例えば８ビット程度のデジタルアナログ変換
器を必要とするが、例えばバイポーラ型トランジスタで
構成する場合、その回路規模は可変基準クロック発生器
と比較して約１／３以下にすることができる。これによ
りＰＬＬ回路全体の回路規模を従来に比べ小さくするこ
とができ、低コスト化を実現することができる。
【図１】この発明の一実施例におけるＰＬＬ回路のブロ
ック図である。
ック図である。
【図２】この発明の一実施例におけるＰＬＬ回路を構成
する電圧制御発振器の動作特性を示す図である。
する電圧制御発振器の動作特性を示す図である。
【図３】この発明の一実施例におけるＰＬＬ回路を構成
する伝達係数可変回路の具体例を示す図である。
する伝達係数可変回路の具体例を示す図である。
【図４】従来のＰＬＬ回路のブロック図である。
１ 電圧制御発振器 ２ 電圧電流変換器 ３ 電流制御発振器 ４ 伝達係数可変回路 ８ 位相検出器 ９ 低域通過フィルタ １０ デジタルアナログ変換器 １１ 基準電流回路 ａ 入力信号 ｂ 帰還信号 ２１〜２９ ｎｐｎトランジスタ ３０〜３４ ｐｎｐトランジスタ
Claims (1)
- 【請求項１】 入力信号と帰還信号との位相差を検出す
る位相検出器と、前記位相検出器の出力が入力に接続さ
れた低域通過フィルタと、前記低域通過フィルタの出力
が入力に接続され入力電圧を電流に変換する電圧電流変
換回路と、電流の乗算および除算の機能を有し第１およ
び第２の入力に入力される電流により伝達係数を可変で
き前記電圧電流変換回路の出力が第３の入力に接続され
た伝達係数可変回路と、前記伝達係数可変回路の出力が
入力に接続され前記位相検出器へ帰還信号として出力が
接続された電流制御発振器と、前記伝達係数可変回路の
第１の入力に前記入力信号の周波数として期待される周
波数に比例した電流を供給するデジタルアナログ変換回
路と、前記伝達係数可変回路の第２の入力に基準電流を
供給する基準電流回路とを備えたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6137300A JPH088735A (ja) | 1994-06-20 | 1994-06-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6137300A JPH088735A (ja) | 1994-06-20 | 1994-06-20 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088735A true JPH088735A (ja) | 1996-01-12 |
Family
ID=15195468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6137300A Pending JPH088735A (ja) | 1994-06-20 | 1994-06-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5900784A (en) * | 1996-08-14 | 1999-05-04 | Nec Corporation | Very low-gain voltage controlled oscillator |
-
1994
- 1994-06-20 JP JP6137300A patent/JPH088735A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5900784A (en) * | 1996-08-14 | 1999-05-04 | Nec Corporation | Very low-gain voltage controlled oscillator |
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