JP4933635B2 - Pll回路 - Google Patents
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Description
従来のPLL回路について図9を参照しながら説明する。図9は、従来のPLL回路の構成図である。
従来のPLL回路は、図9に示すように、VCO(Voltage Controlled Oscillator:電圧制御発振器)1と、PLL IC(PLL Integrated Circuit:位相比較手段)2と、アナログフィルタ3と、基準発振器4と、DDS(Direct Digital Synthesizer)回路5と、制御回路6とから構成されている。
PLL IC2は、発振周波数Foutを入力し、制御回路6から供給される分周比の設定値で、DDS回路5からの出力周波数Fddsを基準信号(クロック)として分周を行い、分周周波数をアナログフィルタ3に出力する。
基準発振器4は、VCXO(Voltage Controlled Crystal Oscillator)、TCXO(Temperature Compensated Crystal Oscillator)、OCXO(Oven Controlled Crystal Oscillator)等で構成され、制御回路6からの基準周波数選択信号に従って基準周波数FrefをDDS回路5に出力する。
制御回路6は、基準発振器4に基準周波数選択信号を出力し、DDS回路5にFdds選択信号を出力し、PLL IC2に分周比の設定データを出力する。
従来のPLL回路において、制御回路6は、PLL IC2とDDS回路5に対して、PLL回路が発振器として使用されるシステムにおける規定のチャンネル(周波数)となるようなデータ(分周比の設定データ、Fdds選択信号)を出力し、設定を行う。
PLL IC2は、設定データに基づいて分周比、カウンタ値を決定し、DDS回路5は、PLL IC2の基準信号として使用される任意の出力周波数Fddsを決定する。これにより、VCO出力は規定周波数Foutとなるものである。
尚、関連する先行技術として、特開平07−131343号公報「周波数シンセサイザ」(出願人:アイコム株式会社)[特許文献1]、特開2007−208367号公報「同期信号生成装置、送信機及び制御方法」(出願人:株式会社ケンウッド)[特許文献2]、特開2002−141797号公報「周波数シンセサイザ」(出願人:三菱電機株式会社)[特許文献3]がある。
例えば、分周比を100とした場合、20log100=40dBの劣化を伴うことになる。
[実施の形態の概要]
本発明の実施の形態に係るPLL回路は、基準周波数Frefに対してDDS回路の出力周波数Fddsを設定すると、Fref±Fdds、Fref×2±Fdds、Fref×3±Fdds、・・・、といった折り返しの周波数成分が発生する。本PLL回路では、これら折り返しの周波数成分を利用して、FrefとFddsを可変にしてその組み合わせによって所望のFdds(desired)を得ることができるものである。
本発明の第1の実施の形態に係るPLL回路(第1のPLL回路)について図1を参照しながら説明する。図1は、第1のPLL回路の構成図である。
第1のPLL回路は、図1に示すように、VCO1と、PLL IC2と、アナログフィルタ3と、基準発振器4と、DDS回路5と、制御回路6と、第1のアンプ(AMP)7と、可変フィルタ(Filter)8と、第2のアンプ(AMP)9とを有している。
第1のPLL回路の各部を説明する。
VCO1は、アナログフィルタ3から出力される制御電圧によって所望の発振周波数Foutを出力する。
PLL IC2は、発振周波数Foutを入力し、制御回路6から供給される分周比の設定値で、DDS回路5から第2のアンプ9を介して出力される出力周波数Fdds(desired)を基準信号(クロック)として分周を行い、分周周波数をアナログフィルタ3に出力する位相比較器又は位相比較手段である。
基準発振器4は、VCXO、TCXO、OCXO等で構成され、制御回路6からの基準周波数選択信号に従って基準周波数FrefをDDS回路5に出力する。
ここで、DDS回路5では、Fddsだけでなく、基準周波数Frefとその逓倍周波数Fref×nに±Fddsの折り返し周波数が発生するが、それらの周波数信号もDDS回路5から第1のAMP7に出力されることになる。
制御回路6の内部構成、処理内容については後述する。
可変フィルタ8は、制御回路6からの可変周波数設定値により通過帯域を可変として、第1のAMP7からの信号(選択する信号)を通過させ、第2のAMP9に出力する。
第2のアンプ(AMP)9は、制御回路6からの増幅設定値2により可変フィルタ8からの出力信号を選択する信号に対応して増幅する。
次に、DDS回路5について図2を参照しながら説明する。図2は、DDS回路の構成例を示す図である。
DDS回路5は、図2に示すように、加算器51と、フリップフロップ52と、サインウェーブテーブル53と、デジタル/アナログコンバータ(DAC)54と、フィルタ55とから構成されている。
フリップフフロップ52とDAC54には、基準発振器4からの基準周波数Frefに基づいたサンプリングクロックが入力される。
フリップフロップ52は、加算器51からの値をサンプリングクロックでサンプリングしてサンプル値を加算器51とサインウェーブテーブル53に出力する。
フィルタ55は、DAC54からの出力をフィルタリングしてアナログ・サインウェーブとして第1のAMP7に出力する。
次に、可変フィルタ8について図3,4を参照しながら説明する。図3は、可変フィルタの例1を示す図であり、図4は、可変フィルタの例2を示す図である。
可変フィルタ1は、図3に示すように、入力端子と出力端子との間に、可変容量ダイオードD、コンデンサC、コイルLを直列に接続し、可変容量ダイオードDとコンデンサCとの間に抵抗R1を介して電源Vcが印加され、入力段には抵抗R2の一端が接続され、他端は接地されている。
次に、FrefとFddsの組み合わせによって得られるFdds(desired)の例について図5を用いて説明する。図5は、得られるFdds(desired)の例を示す図である。
図5では、Frefを40MHz固定とし、Fddsを10MHzから20MHzまで1MHzステップに変化させた時に発生する折り返し周波数の例を示している。
尚、Fdds(desired)の選択精度を上げるために可変フィルタ8が設けられ、PLL IC2の入力レベルを上げるために第1のAMP7、第2のAMP9が設けられている。
次に、制御回路6について図6を参照しながら説明する。図6は、制御回路の構成図である。
制御回路6は、図6に示すように、制御部61と、周波数テーブル62と、設定値等対応テーブル63とを基本的に有している。
制御部61は、外部からのFdds(desired)指示信号を入力し、当該指示信号に対応して周波数テーブル62と設定値等対応テーブル63を参照して以下の信号、値を出力する。
Fref選択信号は、基準発振器4において発振される基準周波数Frefを特定するための信号である。
Fdds指示信号は、DDS回路5におけるFddsを指定する信号である。
増幅設定値1は、Fdds(desired)に対応した第1のAMP7における増幅設定値を示し、増幅設定値2は、第2のAMP9における増幅設定値を示している。
可変周波数設定値は、Fdds(desired)に対応した可変フィルタ8における可変周波数設定値である。
分周比Nは、Fdds(desired)に対応したPLL IC2における分周比を示している。
設定値等対応テーブル63は、Fdds(desired)指示信号に対して予め増幅設定値1,2、可変周波数設定値、分周比Nを記憶している。
次に、制御部61における処理フローについて図7を参照しながら説明する。図7は、制御部のフローチャートである。
制御部61は、外部(操作者又は設定者)からFdds(desired)指示信号が入力されると(S1)、周波数テーブル62を参照し、Fref、Fref×n、Fddsを特定し(S2)、Fref選択信号を基準発振器4に出し(S3)、Fdds指示信号をDDS回路5に出力する(S4)。
更に、制御部6は、設定値等設定対応テーブル63を参照し、Fdds(desired)に対応する可変周波数設定値を可変フィルタ8に出力し(S6)、Fdds(desired)に対応する分周比NをPLL IC2に出力する(S7)。
次に、第2の実施の形態に係るPLL回路(第2のPLL回路)について図8を参照しながら説明する。図8は、第2の実施の形態に係るPLL回路の構成図である。
第2のPLL回路は、図8に示すように、図1に示す第1のPLL回路と相違する部分として、可変フィルタ8の代わりに複数のフィルタ8a,8b,8cと、それらのフィルタを選択するための第1のスイッチ(SW(1))10aと、第2のスイッチ(SW(2))10bが設けられている点である。
図8では、3つのフィルタ8a〜8cを示しているが、2つであってもよいし、4つ以上であってもよい。
第2のPLL回路において、第1のPLL回路と相違する各部について説明する。
第1のAMP7は、増幅出力をSW(1)10aに出力する。
SW(1)10aは、制御回路6からのフィルタ選択信号に従って選択したフィルタに第1のAMP7からの増幅信号を出力する。
第2のAMP9は、SW(2)10bからの出力を増幅してPLL IC2にFdds(desired)として出力する。
従って、制御部内の構成において、設定値等対応テーブル63には可変周波数設定値の代わりに2つのスイッチを選択するためのフィルタ選択指示信号が記憶され、制御部61は、Fdds(desired)指示信号に対して設定値等対応テーブル63を参照し、2つのSWにフィルタ選択指示信号を出力する。
本発明の実施の形態に係るPLL回路は、FrefとFddsの双方の値を細かく設定可能としたことにより、両者の組み合わせによって、微細かつ広範囲に渡るFdds(desired)を生成し、可変フィルタ8又は複数のフィルタ8a〜8cによって所望のFdds(desired)を選択し、PLL IC2に供給するようにしているので、ノイズ特性を劣化させることなく、DDS回路5の消費電力を抑えることで、PLL回路の消費電力も抑えて回路の信頼性を向上させることができる効果がある。
Claims (6)
- 電圧制御発振器と、前記電圧制御発振器の出力を分周して基準信号との位相を比較し、位相差に基づく信号を前記電圧制御発振器の制御電圧として出力する位相比較手段とを有するPLL回路であって、
基準周波数選択信号によって基準周波数を可変として出力する基準発振器と、
入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、前記基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力するDDS回路と、
前記DDS回路からの出力信号を外部から入力される第1の増幅設定値で増幅する第1の増幅器と、
前記第1の増幅器からの出力信号を外部から入力される可変周波数設定値に応じて周波数通過帯域を可変にして通過させる可変フィルタと、
前記可変フィルタからの出力信号を外部から入力される第2の増幅設定値で増幅し、前記位相比較手段に基準信号として出力する第2の増幅器と、
前記基準信号を希望する周波数にする指示信号が入力されると、前記基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、前記DDS回路に当該指示信号に対応した出力指示信号を出力し、前記第1の増幅器に当該指示信号に対応した第1の増幅設定値を出力し、前記可変フィルタに当該指示信号に対応した可変周波数設定値を出力し、前記第2の増幅器に当該指示信号に対応した第2の増幅設定値を出力し、前記位相比較手段に分周比を出力する制御回路とを有し、
前記制御回路は、入力される前記指示信号に対応して前記基準周波数選択信号と前記出力指示信号を記憶する周波数テーブルと、前記指示信号に対応して前記第1の増幅設定値、前記第2の増幅設定値、前記可変周波数設定値、前記分周比を記憶する設定値対応テーブルと、前記指示信号の入力に対して前記周波数テーブルを参照して対応する基準周波数選択信号と出力指示信号を出力し、前記設定値対応テーブルを参照して対応する第1の増幅設定値、第2の増幅設定値、可変周波数設定値、分周比を出力することを特徴とするPLL回路。 - 制御回路は、基準信号を希望する周波数にするために、基準発振器における基準周波数とDDS回路における出力信号の双方を可変とする基準周波数選択信号と出力指示信号を出力することを特徴とする請求項1記載のPLL回路。
- 制御回路は、基準信号を希望する周波数にするために、基準周波数及び当該周波数の逓倍の周波数に対して出力信号の折り返しの周波数をDDS回路で生成させ、可変フィルタで希望する周波数を選択するよう可変周波数設定値を出力することを特徴とする請求項1又は2記載のPLL回路。
- 電圧制御発振器と、前記電圧制御発振器の出力を分周して基準信号との位相を比較し、位相差に基づく信号を前記電圧制御発振器の制御電圧として出力する位相比較手段とを有するPLL回路であって、
基準周波数選択信号によって基準周波数を可変として出力する基準発振器と、
入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、前記基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力するDDS回路と、
前記DDS回路からの出力信号を外部から入力される第1の増幅設定値で増幅する第1の増幅器と、
各々異なる周波数通過帯域特性を備える複数のフィルタと、
外部から入力される選択信号により前記複数のフィルタを選択し、前記第1の増幅器からの出力信号を当該選択したフィルタに出力する第1のスイッチと、
外部から入力される選択信号により前記選択したフィルタを選択し、当該フィルタからの出力信号を出力する第2のスイッチと、
前記第2のスイッチからの出力信号を外部から入力される第2の増幅設定値で増幅し、前記位相比較手段に基準信号として出力する第2の増幅器と、
前記基準信号を希望する周波数にする指示信号が入力されると、前記基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、前記DDS回路に当該指示信号に対応した出力指示信号を出力し、前記第1の増幅器に当該指示信号に対応した第1の増幅設定値を出力し、前記第2の増幅器に当該指示信号に対応した第2の増幅設定値を出力し、前記第1のスイッチと前記第2のスイッチに当該指示信号に対応した選択信号を出力し、前記位相比較手段に分周比を出力する制御回路とを有し、
前記制御回路は、入力される指示信号に対応して前記基準周波数選択信号と前記出力指示信号を記憶する周波数テーブルと、前記指示信号に対応して前記第1の増幅設定値、前記第2の増幅設定値、前記選択信号、前記分周比を記憶する設定値対応テーブルと、前記指示信号の入力に対して前記周波数テーブルを参照して対応する基準周波数選択信号と出力指示信号を出力し、前記設定値対応テーブルを参照して対応する第1の増幅設定値、第2の増幅設定値、選択信号、分周比を出力することを特徴とするPLL回路。 - 制御回路は、基準信号を希望する周波数にするために、基準発振器における基準周波数とDDS回路における出力信号の双方を可変とする基準周波数選択信号と出力指示信号を出力することを特徴とする請求項4記載のPLL回路。
- 制御回路は、基準信号を希望する周波数にするために、基準周波数及び当該周波数の逓倍の周波数に対して出力信号の折り返しの周波数をDDS回路で生成させ、第1のスイッチ及び第2のスイッチで希望する周波数を選択するよう選択信号を出力することを特徴とする請求項4又は5記載のPLL回路。
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