JP2018061117A - 周波数シンセサイザ - Google Patents

Abstract

【課題】可変周波数ステップを大きくすることなく位相雑音を低減する。【解決手段】周波数シンセサイザ１は、第１ＰＬＬ回路３と第２ＰＬＬ回路４とを有する。第１ＰＬＬ回路３は、第１電圧制御発振器３７と、基準発振器２から出力された基準信号を第１分周比で分周して出力する第１分周器３１と、第１電圧制御発振器３７から出力された発振信号と、第２ＰＬＬ回路４から出力される、基準信号に同期した第２発振信号との差分を示す差分信号を出力する第１混合器３２と、第１混合器３２から出力された差分信号を分周して出力する第２分周器３３と、第１分周器３１から出力された信号と、第２分周器３３から出力された信号との位相差を示す信号を出力する第１位相比較器３４と、第１位相比較器３４から出力された信号から所定の周波数成分を除去し、第１制御電圧として第１電圧制御発振器３７に出力する第１ループフィルタ３６とを有する。【選択図】図１

Description

本発明は、周波数シンセサイザに関する。

従来、所望の周波数の発振信号を出力するための回路として、ＰＬＬ（Phase Locked Loop）回路を用いた周波数シンセサイザが知られている（例えば、特許文献１参照）。

特開２００９−４４２１５号公報

ＰＬＬ回路を用いた周波数シンセサイザを設計する場合、基準信号の周波数の近傍の位相雑音を低くすることが重要である。位相雑音を低下させる方法として、位相比較器において位相を比較する信号の周波数である位相比較周波数を、周波数シンセサイザから出力される信号の周波数にするための逓倍比を減らす方法が存在する。逓倍比を減らすためには、位相比較周波数を高くすることが考えられるものの、位相比較周波数を高くすると、周波数シンセサイザにおける可変周波数ステップが大きくなり、周波数シンセサイザを用いた無線装置のチャネル間隔に合わなくなってしまうという問題が生じる。

そこで、本発明はこれらの点に鑑みてなされたものであり、可変周波数ステップを大きくすることなく位相雑音を低減することができる周波数シンセサイザを提供することを目的とする。

本発明に係る周波数シンセサイザは、第１位相制御発振器及び第２位相制御発振器を有し、前記第１位相制御発振器は、制御電圧に基づいて発振信号を出力する電圧制御発振器と、基準発振器から出力された基準信号を第１分周比で分周して出力する第１分周器と、前記電圧制御発振器から出力された前記発振信号と、前記第２位相制御発振器から出力される、前記基準発振器から出力された基準信号に同期した第２発振信号との差分を示す差分信号を出力する混合器と、前記混合器から出力された前記差分信号を第１逓倍比で分周して出力する第２分周器と、前記第１分周器から出力された信号と、前記第２分周器から出力された信号との位相差を示す信号を出力する位相比較器と、前記位相比較器から出力された信号から所定の周波数成分を除去し、前記制御電圧として前記電圧制御発振器に出力するループフィルタとを有する。

前記周波数シンセサイザは、前記基準発振器から出力された基準信号を所定数で逓倍して出力する逓倍器を更に備え、前記第２位相制御発振器は、第２制御電圧に基づいて前記第２発振信号を出力する第２電圧制御発振器と、前記基準発振器から出力された基準信号を第２分周比で分周して出力する第３分周器と、前記第２電圧制御発振器から出力された前記第２発振信号と、前記逓倍器から出力された信号との差分を示す差分信号を出力する第２混合器と、前記第２混合器から出力された前記差分信号を第２逓倍比で分周して出力する第４分周器と、前記第３分周器から出力された信号と、前記第４分周器から出力された信号との位相差を示す信号を出力する第２位相比較器と、前記第２位相比較器から出力された信号から所定の周波数成分を除去し、前記第２制御電圧として前記電圧制御発振器に出力するループフィルタとを有していてもよい。

前記第１分周器は、前記第２分周比よりも大きい前記第１分周比で前記基準信号を分周してもよい。
前記周波数シンセサイザは、前記第２位相制御発振器を動作させて前記第２位相制御発振器から出力される前記第２発振信号の周波数が所定範囲内になったことを検出すると、前記第１位相制御発振器を動作させる制御部を更に備えてもよい。

本発明によれば、可変周波数ステップを大きくすることなく位相雑音を低減することができるという効果を奏する。

本実施形態に係る周波数シンセサイザの構成を示す図である。 本実施形態に係る周波数シンセサイザにおける各種設定情報と、位相雑音劣化量とを示す図である。 従来の周波数シンセサイザの構成を示す図である。 従来の周波数シンセサイザにおける各種設定情報と、位相雑音劣化量とを示す図である。 本実施形態に係る周波数シンセサイザと従来のミキシングＰＬＬ方式の周波数シンセサイザとの位相雑音特性を示す図である。

［周波数シンセサイザ１の構成］
図１は、本実施形態に係る周波数シンセサイザ１の構成を示す図である。周波数シンセサイザ１は、基準発振器２と、第１位相制御発振器としての第１ＰＬＬ回路３と、第２位相制御発振器としての第２ＰＬＬ回路４と、逓倍器５と、制御部６とを備える。

周波数シンセサイザ１において、第２ＰＬＬ回路４は、基準発振器２から出力された基準信号に同期した第２発振信号を第１ＰＬＬ回路３に出力する。第１ＰＬＬ回路３は、周波数シンセサイザ１が出力する発振信号ｆｏｕｔとしての第１発振信号と、第２発振信号とをミキシングすることにより差分信号を生成する。第１ＰＬＬ回路３は、差分信号を分周した信号と、基準発振器２から出力された基準信号を分周した信号とを位相比較器に入力することにより、位相差を示す信号を出力し、当該信号に基づく第１制御電圧に基づいて第１発振信号を生成する。

ここで、差分信号の周波数は、第１発振信号の周波数に比べて低くなるので、位相比較器に入力される信号の周波数が所定周波数である場合の分周比を、第１発振信号を分周して位相比較器に入力する場合の分周比に比べて小さくすることができる。これにより、周波数シンセサイザ１は、第１発振信号を分周して位相比較器に入力する場合に比べて、可変周波数ステップを大きくすることなく位相雑音を低減することができる。

続いて、周波数シンセサイザ１が備える各構成について説明する。
基準発振器２は、例えば、恒温槽内蔵水晶発振器（OCXO: Oven-Controlled Crystal Oscillator）等の水晶発振器であり、所定周波数の基準信号を生成する。基準発振器２は、生成した基準信号を、第１ＰＬＬ回路３、第２ＰＬＬ回路４及び逓倍器５に出力する。

第１ＰＬＬ回路３は、第１分周器３１と、第１混合器３２と、第２分周器３３と、第１位相比較器３４と、第１チャージポンプ３５と、第１ループフィルタ３６と、第１電圧制御発振器３７とを備える。

第１分周器３１は、基準発振器２から出力された基準信号を、第２ＰＬＬ回路４における後述する第２分周比よりも大きい第１分周比で分周して第１位相比較器３４に出力する。ここで、基準信号を第１分周比で分周して得られる信号の周波数の間隔が、周波数シンセサイザ１における可変周波数ステップとなる。
第１混合器３２は、第１電圧制御発振器３７から出力された第１発振信号と、第２ＰＬＬ回路４から出力される、基準発振器２から出力された基準信号に同期した第２発振信号との差分を示す差分信号を第２分周器３３に出力する。

第２分周器３３は、第１混合器３２から出力された差分信号を第１逓倍比で分周して第１位相比較器３４に出力する。第１逓倍比は、第１位相比較器３４における位相比較周波数に対する第１混合器３２が出力する差分信号の周波数の比である。
第１位相比較器３４は、第１分周器３１から出力された信号の位相と、第２分周器３３から出力された信号の位相とを比較し、位相差を示す位相差信号を出力する。

第１チャージポンプ３５は、第１位相比較器３４から出力された位相差信号を電圧パルス信号に変換し、第１ループフィルタ３６に出力する。なお、第１チャージポンプ３５は、位相差信号を電圧パルス信号に変換する代わりに電流パルス信号に変換してもよい。
第１ループフィルタ３６は、位相差信号から変換された電圧パルス信号に含まれる所定の周波数成分を除去し、第１制御電圧を生成する。第１ループフィルタ３６は、第１制御電圧を第１電圧制御発振器３７に出力する。

第１電圧制御発振器３７は、例えば水晶振動子及び可変容量ダイオードを備えており、第１ループフィルタ３６から出力された第１制御電圧に基づいて当該可変容量ダイオードの容量値を変化させることにより、周波数可変の第１発振信号を生成する。第１電圧制御発振器３７は、第１発振信号を第１混合器３２に出力するとともに、周波数シンセサイザ１の出力信号ｆｏｕｔとして外部に出力する。

第２ＰＬＬ回路４は、第３分周器４１と、第２混合器４２と、第４分周器４３と、第２位相比較器４４と、第２チャージポンプ４５と、第２ループフィルタ４６と、第２電圧制御発振器４７とを備える。ここで、第２ＰＬＬ回路４が有する第２ループフィルタ４６の時定数は、第１ＰＬＬ回路３が有する第１ループフィルタ３６の時定数よりも短いものとする。

第３分周器４１は、基準発振器２から出力された基準信号を第２分周比で分周して第２位相比較器４４に出力する。
第２混合器４２は、基準発振器２から出力された基準信号を所定数で逓倍する逓倍器５から出力された信号と、第２電圧制御発振器４７から出力された信号との差分を示す差分信号を第４分周器４３に出力する。
第４分周器４３は、第２混合器４２から出力された差分信号を第２逓倍比で分周して第２位相比較器４４に出力する。第２逓倍比は、第２位相比較器４４における位相比較周波数に対する第２混合器４２が出力する差分信号の周波数の比である。

第２位相比較器４４は、第３分周器４１から出力された信号の位相と、第４分周器４３から出力された信号の位相とを比較し、位相差を示す位相差信号を出力する。
第２チャージポンプ４５は、第２位相比較器４４から出力された位相差信号を電圧パルス信号に変換し、第２ループフィルタ４６に出力する。なお、第２チャージポンプ４５は、位相差信号を電圧パルス信号に変換する代わりに電流パルス信号に変換してもよい。

第２ループフィルタ４６は、位相差信号から変換された電圧パルス信号に含まれる所定の周波数成分を除去し、第２制御電圧を生成する。第２ループフィルタ４６は、第２制御電圧を第２電圧制御発振器４７に出力する。

第２電圧制御発振器４７は、第１電圧制御発振器３７と同様に水晶振動子及び可変容量ダイオードを備えており、第２ループフィルタ４６から出力された第２制御電圧に基づいて当該可変容量ダイオードの容量値を変化させることにより、周波数可変の第２発振信号を生成する。第２電圧制御発振器４７は、第２発振信号を第２混合器４２に出力するとともに、第１ＰＬＬ回路３の第１混合器３２に出力する。

制御部６は、例えばマイクロコントローラであり、周波数シンセサイザ１が発振信号ｆｏｕｔを出力する場合に、第１ＰＬＬ回路３と、第２ＰＬＬ回路４との動作を制御する。具体的には、制御部６は、第２ＰＬＬ回路４の各部に電力を供給することにより、第２ＰＬＬ回路４を動作させ、第２ＰＬＬ回路４から第２発振信号を出力させる。そして、制御部６は、第２発振信号の周波数が所定範囲内になり、ロックしたことを検出すると、第１ＰＬＬ回路３の各部に電力を供給することにより、第１ＰＬＬ回路３を動作させる。第２ＰＬＬ回路４が有する第２ループフィルタ４６の時定数を、第１ＰＬＬ回路３が有する第１ループフィルタ３６の時定数よりも小さくしておくことで、第２ＰＬＬ回路４がロックした後に第１ＰＬＬ回路３を動作させることが可能になり、第１ＰＬＬ回路３をロックさせることができる。

なお、周波数シンセサイザ１に設けられた記憶部（例えば、マイクロコントローラが備える記憶部）に、第２ＰＬＬ回路４がロックされるまでに掛かる時間を示すロックアップ時間情報を記憶しておいてもよい。そして、制御部６が、第２ＰＬＬ回路４を動作させた後、記憶部に記憶されているロックアップ時間情報に基づいて、第２ＰＬＬ回路４を動作させてからロックするまでの時間が経過したと判定すると、第１ＰＬＬ回路３を動作させるようにしてもよい。

［位相雑音劣化量の計算結果］
続いて、周波数シンセサイザ１の位相雑音劣化量の計算結果について説明する。図２は、本実施形態に係る周波数シンセサイザ１における各種設定情報と、位相雑音劣化量とを示す図である。図２における基準信号側雑音は、基準発振器２から出力された基準信号を分周した信号に含まれる雑音を示し、比較対象側雑音は、混合器から出力された差分信号を分周した信号に含まれる雑音を示す。

図２に示すように、周波数シンセサイザ１から出力される発振信号ｆｏｕｔの周波数を６７９７．５ＭＨｚとし、第１分周器３１における分周比を１０００として、位相比較周波数を１００ｋＨｚとしたときの、第１ＰＬＬ回路３の位相雑音の劣化量は７８．０ｄＢであった。また、周波数シンセサイザ１の位相雑音の劣化量は、第１ＰＬＬ回路３の位相雑音の劣化量と第２ＰＬＬ回路４の位相雑音の劣化量とを合成した値である９２．７ｄＢであった。

［比較結果］
続いて、従来の周波数シンセサイザの位相雑音劣化量の計算結果について説明する。図３は、従来の周波数シンセサイザの構成を示す図であり、図４は、従来の周波数シンセサイザにおける各種設定情報と、位相雑音劣化量とを示す図である。

図３（ａ）はインテジャーＰＬＬ方式、図３（ｂ）は、ＤＤＳ（Direct Digital Synthesizer）−ＰＬＬ方式、図３（ｃ）は、ミキシングＰＬＬ方式の周波数シンセサイザである。図４（ａ）は、位相比較器に入力される信号の周波数（位相比較周波数）が２．５ＭＨｚである場合の各種設定情報と位相雑音の劣化量とを示す図であり、図４（ｂ）は、位相比較周波数が０．１ＭＨｚである場合の各種設定情報と位相雑音の劣化量とを示す図である。

図４（ａ）に示すように、位相比較周波数が２．５ＭＨｚである場合には、特にミキシング方式において、位相雑音の劣化量が少ないため、低雑音である。また、図４（ｂ）に示すように、位相比較周波数が０．１ＭＨｚである場合には、基準信号側雑音を小さくすることができるものの、逓倍比が大きくなることから比較対象側雑音が大きくなり、結果として位相雑音の劣化量が大きくなっていることが確認できる。特に、ミキシング方式では、位相雑音の劣化量が１４ｄＢ上昇していることが確認できる。

なお、ＤＤＳ−ＰＬＬ方式は、ＤＤＳを用いて任意の周波数を設定することが可能であることから、位相比較周波数を高く設定でき、位相雑音の劣化量を１２０ｄＢ程度とすることができる。しかしながら、ＤＤＳ−ＰＬＬ方式は、ＤＤＳからの出力信号に含まれるスプリアスに起因するノイズが周波数シンセサイザ１から出力される発振信号の近傍とならないように設定する必要があり、設定操作が煩雑になるという問題がある。

これに対して、本実施形態に係る周波数シンセサイザ１は、図２に示すように、位相比較周波数が０．１ＭＨｚである場合の位相雑音の劣化量が９２．７ｄＢであり、従来の周波数シンセサイザと比べて低く抑えられていることが確認できる。

図５は、本実施形態に係る周波数シンセサイザ１と従来のミキシングＰＬＬ方式の周波数シンセサイザとの位相雑音特性を示す図である。図５に示すように横軸はオフセット周波数を示しており、縦軸は位相雑音を示している。図５に示すように、オフセット周波数が１ｋＨｚ〜１００ｋＨｚの間において、周波数シンセサイザ１は、従来のミキシングＰＬＬ方式の周波数シンセサイザと比べて、位相雑音が約１３ｄＢ改善していることが確認できる。

［本実施形態の効果］
以上のとおり、本実施形態に係る周波数シンセサイザ１では、第１ＰＬＬ回路３が、第１電圧制御発振器３７から出力された第１発振信号と、第２ＰＬＬ回路４から出力される、基準発振器２から出力された基準信号に同期した第２発振信号との差分を示す差分信号を出力する第１混合器３２と、第１混合器３２から出力された差分信号を第１逓倍比で分周して出力する第２分周器３３と、第１分周器３１から出力された信号と第２分周器３３から出力された信号との位相差を示す信号を出力する第１位相比較器３４とを備える。このようにすることで、第１位相比較器３４における位相比較周波数を低くしても、第１逓倍比を低く抑えることができるので、可変周波数ステップを大きくすることなく位相雑音を低減することができる。

また、第１分周器３１は、基準発振器２から出力された基準信号を、第２分周比よりも大きい第１分周比で分周して第１位相比較器３４に出力する。このようにすることで、第２ＰＬＬ回路４と、第１ＰＬＬ回路３とを用いて段階的に基準信号の分周比を大きくすることにより、第１ＰＬＬ回路３の第１位相比較器３４における可変周波数ステップを小さくするとともに、低い逓倍比として位相雑音を低下させることができる。したがって、周波数シンセサイザ１では、高い周波数分解能を実現することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１・・・周波数シンセサイザ、２・・・基準発振器、３・・・第１ＰＬＬ回路、３１・・・第１分周器、３２・・・第１混合器、３３・・・第２分周器、３４・・・第１位相比較器、３５・・・第１チャージポンプ、３６・・・第１ループフィルタ、３７・・・第１電圧制御発振器、４・・・第２ＰＬＬ回路、４１・・・第３分周器、４２・・・第２混合器、４３・・・第４分周器、４４・・・第２位相比較器、４５・・・第２チャージポンプ、４６・・・第２ループフィルタ、４７・・・第２電圧制御発振器、５・・・逓倍器、６・・・制御部

Claims (4)

1. 第１位相制御発振器及び第２位相制御発振器を有し、
   前記第１位相制御発振器は、
   制御電圧に基づいて発振信号を出力する電圧制御発振器と、
   基準発振器から出力された基準信号を第１分周比で分周して出力する第１分周器と、
   前記電圧制御発振器から出力された前記発振信号と、前記第２位相制御発振器から出力される、前記基準発振器から出力された基準信号に同期した第２発振信号との差分を示す差分信号を出力する混合器と、
   前記混合器から出力された前記差分信号を第１逓倍比で分周して出力する第２分周器と、
   前記第１分周器から出力された信号と、前記第２分周器から出力された信号との位相差を示す信号を出力する位相比較器と、
   前記位相比較器から出力された信号から所定の周波数成分を除去し、前記制御電圧として前記電圧制御発振器に出力するループフィルタとを有する、
   周波数シンセサイザ。
2. 前記基準発振器から出力された基準信号を所定数で逓倍して出力する逓倍器を更に備え、
   前記第２位相制御発振器は、
   第２制御電圧に基づいて前記第２発振信号を出力する第２電圧制御発振器と、
   前記基準発振器から出力された基準信号を第２分周比で分周して出力する第３分周器と、
   前記第２電圧制御発振器から出力された前記第２発振信号と、前記逓倍器から出力された信号との差分を示す差分信号を出力する第２混合器と、
   前記第２混合器から出力された前記差分信号を第２逓倍比で分周して出力する第４分周器と、
   前記第３分周器から出力された信号と、前記第４分周器から出力された信号との位相差を示す信号を出力する第２位相比較器と、
   前記第２位相比較器から出力された信号から所定の周波数成分を除去し、前記第２制御電圧として前記電圧制御発振器に出力するループフィルタとを有する、
   請求項１に記載の周波数シンセサイザ。
3. 前記第１分周器は、前記第２分周比よりも大きい前記第１分周比で前記基準信号を分周する、
   請求項２に記載の周波数シンセサイザ。
4. 前記第２位相制御発振器を動作させて前記第２位相制御発振器から出力される前記第２発振信号の周波数が所定範囲内になったことを検出すると、前記第１位相制御発振器を動作させる制御部を更に備える、
   請求項１から３のいずれか１項に記載の周波数シンセサイザ。

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