KR20170083816A - 디지털 위상 고정 루프 및 그의 구동방법 - Google Patents

디지털 위상 고정 루프 및 그의 구동방법 Download PDF

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한국전자통신연구원
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Abstract

본 발명은 스퍼(spurious) 잡음을 최소화할 수 있도록 한 디지털 위상 고정 루프에 관한 것이다.
본 발명의 실시예에 의한 디지털 위상 고정 루프는 디지털 코드에 대응하여 출력 발진 신호를 생성하기 위한 디지털 제어 발진기와, 위상 제어부로부터의 위상 제어코드에 대응하여 상기 출력 발진 신호를 위상 보간하기 위한 위상 변조부와, 기준 클럭신호와 상기 위상 변조부로부터 출력되는 변조 클럭신호의 시간차를 이용하여 에러 코드를 생성하기 위한 시간 디지털 변환부와, 상기 위상 제어코드 및 상기 에러 코드에 대응하여 상기 위상 보간시 발생되는 위상 천이에러를 보상하기 위한 딜레이 코드를 생성하는 에러 검출부와, 상기 기준 클럭신호 및 상기 변조 클럭신호 중 적어도 하나를 지연하여 상기 시간 디지털 변환부로 공급하기 위한 지연부와, 상기 딜레이 코드에 대응하여 상기 지연부를 제어하기 위한 제 1디코더를 구비한다.

Description

디지털 위상 고정 루프 및 그의 구동방법{DIGITAL PHASE LOCKED LOOP AND DRIVING METHOD THEREOF}

본 발명의 실시예는 디지털 위상 고정 루프 및 그의 구동방법에 관한 것으로, 특히 스퍼(spurious) 잡음을 최소화할 수 있도록 한 디지털 위상 고정 루프 및 그의 구동방법에 관한 것이다.

멀티밴드 이동통신용 RF 주파수 합성기를 구현하기 위하여 전하 펌프(Charge pump) 위상 고정 루프(Phase locked loop : 이하 "PLL"이라 함)가 주로 사용되고 있다. 이와 같은 전하 펌프 위상 고정 루프는 아날로그 회로로 구현된다.

전하 펌프 위상 고정 루프가 아날로그 회로로 구현되면, 아날로그 회로의 신호특성에 의하여 표준 디지털 CMOS 공정에서 제공하는 설계 라이브러리 외에 별도의 아날로그/RF 라이브러리가 요구된다. 따라서, 아날로그 회로로 구현된 전하 펌프 위상 고정 루프는 디지털 CMOS 공정을 사용하는 디지털 베이스 밴드 신호처리 블럭과 집적화되기 어렵다.

또한, 최근 공정기술의 발달로 나노 미터급 디지털 CMOS 공정이 개발되었고, 이에 따라 디지털 베이스 밴드 신호처리 블럭이 나노급 디지털 CMOS 공정을 이용하여 개발되고 있다.

한편, 디지털 회로는 거의 재설계를 하지 않고 공정기술에 쉽게 적응해서 구현될 수 있다. 하지만, 아날로그 회로는 공정기술이 바뀔 때마다 재설계를 해야한다. 또한, CMOS 공정기술이 나노급으로 발전함에 따라서 동작전압이 작아지기 때문에 아날로그 회로 적용에 어려움이 있다.

따라서, 아날로그 PLL을 디지털 PLL로 구현하려는 연구개발이 활발히 이루어지고 있다. 하지만, 디지털 PLL은 스퍼 잡음을 포함하고, 이 스퍼 잡음에 의하여 통화품질이 저하된다.

따라서, 본 발명은 보간된 위상의 에러를 보상함으로써 스퍼 잡음을 최소화할 수 있도록 한 디지털 위상 고정 루프 및 그의 구동방법을 제공하는 것이다.

또한, 본 발명은 일부 위상의 에러 정보를 이용하여 전체 위상의 위상 천이 에러를 보정할 수 있도록 한 디지털 위상 고정 루프 및 그의 구동방법을 제공하는 것이다.

본 발명의 실시예에 의한 디지털 위상 고정 루프는 디지털 코드에 대응하여 출력 발진 신호를 생성하기 위한 디지털 제어 발진기와, 위상 제어부로부터의 위상 제어코드에 대응하여 상기 출력 발진 신호를 위상 보간하기 위한 위상 변조부와, 기준 클럭신호와 상기 위상 변조부로부터 출력되는 변조 클럭신호의 시간차를 이용하여 에러 코드를 생성하기 위한 시간 디지털 변환부와, 상기 위상 제어코드 및 상기 에러 코드에 대응하여 상기 위상 보간시 발생되는 위상 천이 에러를 보상하기 위한 딜레이 코드를 생성하는 에러 검출부와, 상기 기준 클럭신호 및 상기 변조 클럭신호 중 적어도 하나를 지연하여 상기 시간 디지털 변환부로 공급하기 위한 지연부와, 상기 딜레이 코드에 대응하여 상기 지연부를 제어하기 위한 제 1디코더를 구비한다.

실시 예에 의한, 상기 위상 변조부는 상기 출력 발진 신호를 이용하여 0도의 위상을 가지는 제 1클럭신호(I), 90도의 위상을 가지는 제 2클럭신호(Q), 180도의 위상을 가지는 제 3클럭신호(IB) 및 270도의 위상을 가지는 제 4클럭신호(QB)를 생성하기 위한 제 1분주기와; 상기 제 1클럭신호(I) 내지 제 4클럭신호(QB)를 상기 위상 보간하여 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들을 생성하기 위한 위상 보간부를 구비한다.

실시 예에 의한, 상기 위상 보간부는 상기 위상 제어코드에 대응하여 상기 제 1클럭신호(I), 상기 제 2클럭신호(Q), 상기 제 3클럭신호(IB), 상기 제 4클럭신호(QB), 상기 제 1보간 클럭신호들 중 어느 하나, 상기 제 2보간 클럭신호들 중 어느 하나, 상기 제 3보간 클럭신호들 중 어느 하나 또는 상기 제 4보간 클럭신호들 중 어느 하나를 상기 변조 클럭으로써 출력한다.

실시 예에 의한, 상기 위상 변조부는 상기 위상 보간부와 상기 지연부 사이에 위치되는 제 2분주기를 더 구비한다.

실시 예에 의한, 상기 제 1분주기는 1/2 분주기이다.

실시 예에 의한, 상기 제 1보간 클럭신호들은 상기 제 1클럭신호(I)와 상기 제 2클럭신호(Q)를 위상 보간하여 생성되고, 상기 제 2보간 클럭신호들은 상기 제 2클럭신호(Q)와 상기 제 3클럭신호(IB)를 위상 보간하여 생성되고, 상기 제 3보간 클럭신호들은 상기 제 3클럭신호(IB)와 상기 제 4클럭신호(QB)를 위상 보간하여 생성되고, 상기 제 4보간 클럭신호들은 상기 제 4클럭신호(QB)와 상기 제 1클럭신호(I)를 위상 보간하여 생성된다.

실시 예에 의한, 상기 위상 보간부는 상기 위상 제어코드 중 제 1제어코드에 대응하여 상기 제 1클럭신호(I) 또는 제 3클럭신호(IB)를 출력하기 위한 제 2먹스와, 상기 위상 제어코드 중 제 2제어코드에 대응하여 상기 제 2클럭신호(Q) 또는 제 4클럭신호(QB)를 출력하기 위한 제 3먹스와, 상기 위상 제어코드 중 제 3제어코드에 의하여 선택되는 제 1인버터, 상기 위상 제어코드 중 제 4제어코드에 의하여 선택되는 제 2인버터를 각각 포함하는 복수의 위상 제어기들과, 상기 위상 제어기들의 출력단에 접속되는 증폭기를 구비한다.

실시 예에 의한, 상기 제 3제어코드 및 제 4제어코드에 대응하여 하나의 위상 제어기에 포함된 제 1인버터 및 제 2인버터 중 어느 하나가 상기 제 2먹스 또는 제 3먹스로부터 출력되는 신호를 공급받는다.

실시 예에 의한, 상기 에러 검출부는 상기 제 1보간 클럭신호들에 대응하는 0도 내지 90도의 위상에 대응하여 상기 딜레이 코드를 생성한다.

실시 예에 의한, 상기 에러 검출부는 상기 제 1보간 클럭신호들의 위상 천이 에러값들을 누적하기 위한 코드 생성기들과, 상기 제 1보간 클럭신호들의 위상에 대응하여 상기 위상 제어코드를 변경하기 위한 제 2디코더와, 상기 변경된 위상 제어코드에 대응하여 상기 코드 생성기들 중 특정 코드 생성기를 선택하기 위한 엔코더와, 상기 변경된 위상 제어코드에 대응하여 상기 특정 코드 생성기에 누적된 위상 천이 에러값에 대응하는 상기 딜레이 코드를 출력하기 위한 제 1먹스와, 상기 에러 코드에 상수값을 곱하기 위한 곱셈기와, 상기 특정 코드 생성기로부터의 상기 딜레이 코드에 상기 상수값을 가산하여 상기 특정 코드 생성기로 공급하기 위한 가산기를 구비한다.

실시 예에 의한, 상기 에러 코드는 양수(+1) 또는 음수(-1)로 설정된다.

실시 예에 의한, 상기 지연부는 상기 기준 클럭신호를 지연하기 위한 제 1지연부와, 상기 변조 클럭신호를 지연하기 위한 제 2지연부를 구비한다.

실시 예에 의한, 상기 제 1디코더는 상기 딜레이 코드에 대응하여 상기 기준 클럭신호의 상승 에지와 상기 변조 클럭신호의 상승 에지가 일치되도록 상기 지연부를 제어한다.

실시 예에 의한, 상기 시간 디지털 변환부는 상기 기준 클럭신호가 상기 변조 클럭신호보다 빠른 위상을 갖는 경우 음수의 에러 코드를 출력하고, 상기 변조 클럭신호가 상기 기준 클럭신호보다 빠른 위상을 갖는 경우 양수의 에러 코드를 출력한다.

실시 예에 의한, 상기 에러 코드를 누적하고, 상기 누적된 에러 코드에 대응하여 상기 디지털 코드를 생성하기 위한 루프 필터를 더 구비한다.

본 발명의 실시예에 의한 디지털 위상 고정 루프의 구동방법은 디지털 코드에 대응하여 출력 발진 신호를 생성하는 단계와; 상기 출력 발진 신호를 1/2분주하여 제 1클럭신호(I), 제 2클럭신호(Q), 제 3클럭신호(IB) 및 제 4클럭신호(QB)를 생성하는 단계와; 상기 제 1클럭신호(I), 상기 제 2클럭신호(Q), 상기 제 3클럭신호(IB) 및 상기 제 4클럭신호(QB) 사이의 위상을 보간하여 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들을 생성하는 단계와; 상기 제 1클럭신호(I), 상기 제 2클럭신호(Q), 상기 제 3클럭신호(IB), 상기 제 4클럭신호(QB), 상기 제 1보간 클럭신호들 중 어느 하나, 상기 제 2보간 클럭신호들 중 어느 하나, 상기 제 3보간 클럭신호들 중 어느 하나 및 상기 제 4보간 클럭신호들 중 어느 하나를 변조 클럭신호로 출력하는 단계와; 상기 제 1보간 클럭신호들의 위상에 대응하여 위상 천이 에러를 보상할 수 있는 딜레이 코드를 생성하는 단계와; 상기 딜레이 코드에 대응하여 기준 클럭신호 및 상기 변조 클럭신호 중 어느 하나를 지연하는 단계를 포함한다.

실시 예에 의한, 상기 제 1보간 클럭신호들은 상기 제 1클럭신호(I)와 상기 제 2클럭신호(Q)를 위상 보간하여 생성되고, 상기 제 2보간 클럭신호들은 상기 제 2클럭신호(Q)와 상기 제 3클럭신호(IB)를 위상 보간하여 생성되고, 상기 제 3보간 클럭신호들은 상기 제 3클럭신호(IB)와 상기 제 4클럭신호(QB)를 위상 보간하여 생성되고, 상기 제 4보간 클럭신호들은 상기 제 4클럭신호(QB)와 상기 제 1클럭신호(I)를 위상 보간하여 생성된다.

실시 예에 의한, 상기 디지털 코드에 대응하여 상기 제 1보간 클럭신호들, 상기 제 2보간 클럭신호들, 상기 제 3보간 클럭신호들 및 상기 제 4보간 클럭신호들의 위상 천이 에러가 보상된다.

본 발명의 실시예에 의한 디지털 위상 고정 루프 및 그의 구동방법에 의하면 에러 코드를 누적하면서 일부 위상에 대한 에러 정보를 누적하고, 누적된 에러 정보에 대응하여 기준 클럭신호 및/또는 변조 클럭신호의 지연을 제어한다. 이 경우, 보간된 위상이 원하는 위상으로 설정되고, 이에 따라 스퍼 잡음을 최소화할 수 있다.

또한, 본 발명에서는 일부 위상에 대한 에러 정보를 이용하여 전체 위상의 에러를 보정할 수 있다.

도 1은 본 발명의 실시예에 의한 디지털 위상 고정 루프의 위상 보간(phase interpolation) 원리를 나타내는 도면이다.
도 2a 및 도 2b는 위상 보간에 의한 스퍼 잡음을 나타내는 도면이다.
도 3은 본 발명의 실시예에 의한 디지털 위상 고정 루프를 나타내는 도면이다.
도 4는 도 3에 도시된 위상 변조부의 실시예를 나타내는 도면이다.
도 5는 도 4에 도시된 제 1분주기에서 생성되는 클럭신호들을 나타내는 도면이다.
도 6은 도 4에 도시된 위상 보간부를 나타내는 도면이다.
도 7은 본 발명의 실시예에 의한 에러 검출부를 나타내는 도면이다.
도 8a 및 도 8b는 에러코드의 생성원리를 나타내는 도면이다.
도 9a 내지 도 9c는 딜레이 코드에 대응하여 위상 천이 에러가 보상되는 과정을 나타내는 도면이다.
도 10은 도 3에 도시된 지연부의 실시예를 나타내는 도면이다.

이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.

즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.

도 1은 본 발명의 실시예에 의한 디지털 위상 고정 루프의 위상 보간(phase interpolation) 원리를 나타내는 도면이다.

도 1을 참조하면, 본 발명의 실시예에 의한 디지털 PLL은 0도의 위상을 가지는 제 1클럭신호(I), 90도의 위상을 가지는 제 2클럭신호(Q)를 이용하여 0도와 90도 사이의 위상을 가지는 복수의 클럭신호들을 생성할 수 있다.

일례로, 디지털 PLL은 0도와 90도 사이를 11.25도씩 구분하여 복수의 하부 위상으로 나눌 수 있다. 다시 말하여, 디지털 PLL은 위상 보간을 이용하여 0도와 90도 사이에서 서로 다른 위상을 갖는 7개의 클럭신호들을 생성할 수 있다.

하지만, 위상 보간을 이용하여 클럭신호들을 생성하는 경우, 위상 천이 에러가 발생된다. 일례로, 도 1에 도시된 바와 같이 이상적인 위상(원하는 위상)과 일부 위상차를 갖도록 클럭신호들이 생성된다.

도 2a 및 도 2b는 위상 보간에 의한 스퍼 잡음을 나타내는 도면이다.

도 2a는 보간된 클럭신호들이 에러를 보정하기 전 원하는 위상을 갖지 않는 경우를 나타내며, 도 2b는 보간된 클럭신호들이 에러를 보정하고 난 후 원하는 위상을 갖는 경우를 나타낸다.

먼저, 보간된 클럭신호들이 원하는 위상으로 설정되지 않는 경우, 도 2a와 같이 위상 천이 에러에 의하여 많은 스퍼 잡음이 나타난다. 이와 같은 스퍼 잡음은 디지털 PLL이 이동통신용으로 사용되는 경우 통화품질을 저하시킨다.

반면에, 보간된 클럭신호들이 원하는 위상으로 설정되는 경우, 도 2b와 같이 스퍼 잡음이 최소화된다. 따라서, 본 발명에서는 디지털 PLL을 이용하여 위상을 보간할 때 스퍼 잡음이 최소화되도록 보간된 클럭신호들이 원하는 위상을 갖도록 제어한다. 이와 관련하여, 구체적 설명은 후술하기로 한다.

도 3은 본 발명의 실시예에 의한 디지털 위상 고정 루프를 나타내는 도면이다.

도 3을 참조하면, 본 발명의 실시예에 의한 디지털 PLL은 지연부(100), 시간 디지털 변환부(Time to Digital Convertor, 이하 "TDC"라 하기로 함)(200), 루프 필터(250), 디지털 제어 발진기(Digital Controlled Oscillator, 이하 "DCO"라 하기로 함)(300), 위상 변조부(400), 위상 제어부(500), 에러 검출부(600) 및 디코더(700)를 구비한다.

DCO(300)는 루프 필터(250)로부터의 디지털 코드(DC)에 대응하여 출력 발진 신호(FDCO)의 주파수 및 위상을 가변한다. 여기서, 출력 발진 신호(FDCO)의 주파수 및 위상은 디지털 PLL이 설치된 시스템의 특성 및 규격에 대응하여 달라질 수 있다.

위상 변조부(400)는 위상 제어코드(PIS)에 대응하여 출력 발진 신호(FDCO)의 위상을 제어한다. 일례로, 위상 변조부(400)는 위상 보간을 이용하여 출력 발진 신호(FDCO)와 서로 다른 위상을 가지는 복수의 클럭신호들을 생성할 수 있다.

상세히 설명하면, 위상 변조부(400)는 출력 발진 신호(FDCO)를 이용하여 0도 위상을 가지는 제 1클럭신호(I), 90도 위상을 가지는 제 2클럭신호(Q), 180도 위상을 가지는 제 3클럭신호(IB) 및 270도 위상을 가지는 제 4클럭신호(QB)를 생성한다. 그리고, 위상 변조부(400)는 위상 보간을 이용하여 제 1클럭신호(I) 및 제 2클럭신호(Q) 사이에서 서로 다른 위상을 가지는 복수의 제 1보간 클럭신호들, 제 2클럭신호(Q) 및 제 3클럭신호(IB) 사이에서 서로 다른 위상을 가지는 복수의 제 2보간 클럭신호들, 제 3클럭신호(IB) 및 제 4클럭신호(QB) 사이에서 서로 다른 위상을 가지는 복수의 제 3보간 클럭신호들, 제 4클럭신호(QB) 및 제 1클럭신호(I) 사이에서 서로 다른 위상을 가지는 복수의 제 4보간 클럭신호들을 생성할 수 있다.

이후, 위상 변조부(400)는 위상 제어코드(PIS)에 대응하여 제 1클럭신호(I), 제 2클럭신호(Q), 제 3클럭신호(IB), 제 4클럭신호(QB), 제 1보간 클럭신호들 중 어느 하나, 제 2보간 클럭신호들 중 어느 하나, 제 3보간 클럭신호들 중 어느 하나 또는 제 4보간 클럭신호들 중 어느 하나의 클럭신호를 제 2분주기를 통과시킨 후 변조 클럭신호(DIVCLK)로서 지연부(100)로 공급한다.

지연부(100)는 외부로부터 기준 클럭신호(RCLK)를 공급받고, 위상 변조부(400)로부터 변조 클럭신호(DIVCLK)를 공급받는다. 이와 같은 지연부(100)는 디코더(700)의 제어에 대응하여 기준 클럭신호(RCLK) 및/또는 변조 클럭신호(DIVCLK)를 지연하여 TDC(200)로 공급한다.

TDC(200)는 기준 클럭신호(RCLK)와 변조 클럭신호(DIVCLK)의 시간차를 검출한다. 일례로, TDC(200)는 기준 클럭신호(RCLK)의 상승에지와 변조 클럭신호(DIVCLK)의 상승에지 간의 시간차를 검출하고, 검출된 시간차 정보를 에러 코드(EC)로 출력한다. 이를 위하여, TDC(200)는 현재 공지된 다양한 형태의 회로로 구현 가능하며, 일례로 Bang-Bang phase detector(이하 "BBPD"라 하기로 함)로 구현될 수 있다. 또한, TDC(200)를 사용하지 않는 디지털 위상 고정 루프 모델에서도 간단한 TDC 또는 D 플립플롭 (D Flip-flop)을 추가하여 에러코드(EC)를 에러 검출부(600)에 공급할 수 있다. 일례로 TDC(200) 대신 위상 주파수 검출기(Phase Frequency Detector)로 구현된 디지털 위상 고정 루프의 경우, 위상 주파수 검출기와 병렬적으로 TDC 또는 BBPD를 추가하여 에러 검출부(600)에 에러 코드 (EC)를 공급할 수 있다.

루프 필터(250)는 에러 코드(EC)를 누적하고, 누적된 에러 코드(EC)에 대응하여 디지털 코드(DC)를 제어한다. 또한, 루프 필터(250)에는 도시되지 않는 게인 제어부 등이 포함되며, 게인에 대응하여 디지털 코드(DC)를 미세하게 제어할 수 있다. 이와 같은 루프 필터(250)는 디지털 코드(DC)를 생성하기 위한 것으로, 현재 공지된 다양한 형태의 회로로 구현될 수 있다.

위상 제어부(500)는 위상 제어코드(PIS)를 위상 변조부(400) 및 에러 검출부(600)로 공급한다. 이와 같은 위상 제어부(500)는 특정 위상을 갖는 변조 클럭신호(DIVCLK)가 출력되도록 위상 제어코드(PIS)를 설정할 수 있다.

에러 검출부(600)는 위상 제어코드(PIS) 및 에러 코드(EC)를 이용하여 딜레이 코드(DEC)를 생성한다. 일례로, 에러 검출부(600)는 위상 천이 에러가 보상되도록 딜레이 코드(DEC)를 생성할 수 있다. 여기서, 에러 검출부(600)는 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들에 대응하여 에러 정보들을 축적하고 이를 이용하여 딜레이 코드(DEC)를 생성한다.

일례로, 에러 검출부(600)는 축적된 에러 코드(EC)에 대응하여 제 1보간 클럭신호들에 대응하는 딜레이 코드(DEC)를 생성할 수 있다. 그러면, 딜레이 코드(DEC)에 대응하여 기준 클럭신호(RCLK) 또는 변조 클럭신호(DIVCLK)가 지연되고, 이에 따라 제 1보간 클럭신호들의 위상 천이 에러가 보상될 수 있다.

추가적으로, 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들은 0도 및 90도의 축을 기준으로 대칭적 관계로 설정된다. 따라서, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들의 딜레이 코드(DEC)는 제 1보간 클럭신호의 딜레이 코드와 동일하게 설정된다. 따라서, 에러 검출부(600)에서 같은 4개의 에러 정보들을 하나의 레지스터에 저장할 수 있으므로 에러코드를 축적 및 저장할 레지스터 개수를 1/4로 줄일 수 있다.

디코더(700)(또는 제 1디코더)는 에러 검출부(600)로부터 딜레이 코드(DEC)를 공급받는다. 에러 코드를 축적한 에러 검출부(600)는 변조 클럭신호(DIVCLK)의 위상 천이 에러가 보상될 수 있도록 딜레이 코드(DEC)를 디코더(700)에 공급하여 지연부(100)를 제어한다. 다시 말하여, 디코더(700)는 딜레이 코드(DEC)를 이용하여 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들의 위상 천이 에러가 보상될 수 있도록 지연부(100)를 제어한다.

도 4는 도 3에 도시된 위상 변조부의 실시예를 나타내는 도면이다.

도 4를 참조하면, 본 발명의 실시예에 의한 위상 변조부는 제 1분주기(402), 위상 보간부(404) 및 제 2분주기(406)를 구비한다.

제 1분주기(402)(Divider)는 출력 발진 신호(FDCO)를 1/n(n은 자연수) 분주한다. 일례로, 제 1분주기(402)는 도 5에 도시된 바와 같이 출력 발진 신호(FDCO)를 1/2분주하여 0도 위상을 가지는 제 1클럭신호(I), 90도 위상을 가지는 제 2클럭신호(Q), 180도 위상을 가지는 제 3클럭신호(IB) 및 270도 위상을 가지는 제 4클럭신호(QB)를 생성할 수 있다.

위상 보간부(phase interpolator)(404)는 제 1클럭신호(I), 제 2클럭신호(Q), 제 3클럭신호(IB) 및 제 4클럭신호(QB)를 이용하여 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들을 생성한다. 일례로, 위상 보간부(404)는 제 1클럭신호(I)와 제 2클럭신호(Q)의 사이, 즉 90도를 32등분하여 제 1보간 클럭신호들을 생성할 수 있다. 마찬가지로, 위상 보간부(404)는 각각의 보간 클럭신호들(Q, IB, QB)의 사이를 32등분하여 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들을 생성할 수 있다.

추가적으로, 위상 보간부(404)는 위상 제어코드(PIS)에 대응하여 제 1클럭신호(I), 제 2클럭신호(Q), 제 3클럭신호(IB), 제 4클럭신호(QB), 제 1보간 클럭신호들 중 어느 하나, 제 2보간 클럭신호들 중 어느 하나, 제 3보간 클럭신호들 중 어느 하나 또는 제 4보간 클럭신호들 중 어느 하나의 클럭신호를 출력한다. 이를 위하여, 위상 제어코드(PIS)는 7비트로 설정될 수 있다.

제 2분주기(406)는 위상 보간부(404)로부터 출력되는 클럭신호를 소정 비율로 분주하고, 분주된 클럭신호를 변조 클럭신호(DIVCLK)로서 지연부(100)로 공급한다. 일례로, 제 2분주기(406)는 기준 클럭신호(RCLK)의 주기에 대응되도록 위상 보간부(404)로부터 출력되는 클럭신호의 주파수를 낮추고, 주파수가 낮아진 클럭신호를 변조클럭(DIVCLK)으로서 지연부(100)로 공급한다. 이와 같은 제 2분주기(406)의 분주비율은 외부로부터 공급되는 제어신호(미도시)에 의하여 제어될 수 있다.

도 6은 도 4에 도시된 위상 보간부를 나타내는 도면이다. 도 6에 도시된 제어코드들(CD1, CD2, CD3, CD4)은 위상 제어코드(PIS)에 포함된다.

도 6을 참조하면, 본 발명의 실시예에 의한 위상 보간부(404)는 제 2먹스(4042), 제 3먹스(4044), 위상 제어기(4046a 내지 4046i, i는 자연수), 증폭기(4048)를 구비한다.

제 2먹스(4042)는 제 1클럭신호(I) 및 제 3클럭신호(IB)를 공급받는다. 이와 같은 제 2먹스(4042)는 제 1제어코드(CD1)에 대응하여 제 1클럭신호(I) 또는 제 3클럭신호(IB)를 출력한다.

제 3먹스(4044)는 제 2클럭신호(Q) 및 제 4클럭신호(QB)를 공급받는다. 이와 같은 제 3먹스(4044)는 제 2제어코드(CD2)에 대응하여 제 2클럭신호(Q) 또는 제 4클럭신호(QB)를 출력한다.

여기서, 제 2먹스(4042) 및 제 3먹스(4044)에서 출력되는 클럭신호(I, IB, Q, QB 중 두개)는 서로 90도의 위상차가 나도록 설정된다. 일례로, 제 2먹스(4042)에서 제 1클럭신호(I)가 출력되고, 제 3먹스(4044)에서 제 2클럭신호(Q) 또는 제 4클럭신호(QB)가 출력될 수 있다. 이때, 제 1클럭신호(I)와 제 2클럭신호(Q)의 위상차는 90도, 제 1클럭신호(I)와 제 4클럭신호(QB)의 위상차는 90로 설정된다.

마찬가지로, 제 2먹스(4042)에서 제 3클럭신호(IB)가 출력되고, 제 3먹스(4044)에서 제 2클럭신호(Q) 또는 제 4클럭신호(QB)가 출력될 수 있다. 이때, 제 3클럭신호(IB)와 제 2클럭신호(Q)의 위상차는 90도, 제 3클럭신호(IB)와 제 4클럭신호(QB)의 위상차는 90로 설정된다.

위상 제어기들(4046a 내지 4046i)은 제 2먹스(4042)로부터의 클럭신호(I 또는 IB)와 제 3먹스(4044)로부터의 클럭신호(Q 또는 QB)를 위상 보간하여 출력한다. 일례로, 위상 제어기들(4046a 내지 4046i)은 90도 사이의 위상을 32등분 할 수 있고, 이에 대응하여 위상 보간부(404)는 32개의 위상 제어기들(4046a 내지 4046i)을 포함할 수 있다.

위상 제어기들(4046a 내지 4046i) 각각은 2개의 인버터(40461, 40462)를 구비한다. 위상 제어기들(4046a 내지 4046i) 각각에 포함된 제 1인버터(40461)는 제 3제어코드(CD3)에 대응하여 선택되고, 제 2인버터(40462)는 제 4제어코드(CD4)에 의하여 선택된다. 여기서, 위상 제어기들(4046a 내지 4046i) 각각에서 하나의 인버터(40461 또는 40462)만이 선택되도록 제 3제어코드(CD3) 및 제 4제어코드(CD4)는 서로 반전된 비트로 설정될 수 있다.

증폭기(4048)는 위상 제어기들(4046a 내지 4046i)로부터 출력되는 클럭신호를 증폭하여 제 2분주기(406)로 공급한다. 이를 위하여, 증폭기(4048)는 도시되지 않은 인버터 및 저항을 포함할 수 있다.

동작과정을 설명하면, 먼저 제 1제어코드(CD1) 및 제 2제어코드(CD2)에 대응하여 제 2먹스(4042)로부터 제 1클럭신호(I), 제 3먹스(4044)로부터 제 2클럭신호(Q)가 출력될 수 있다.

그리고, 제 3제어코드(CD3)에 의하여 위상 제어기들(4046a 내지 4046i) 각각에 포함된 제 1인버터(40461)가 선택될 수 있다. 이 경우, 위상 제어기들(4046a 내지 4046i)로부터는 제 1클럭신호(I)가 출력되고, 증폭기(4048)는 제 1클럭신호(I)를 증폭하여 제 2분주기(406)로 공급한다.

한편, 제 4제어코드(CD4)에 의하여 위상 제어기들(4046a 내지 4046i) 각각에 포함된 제 2인버터(40462)가 선택되는 경우 제 2클럭신호(Q)가 출력되고, 증폭기(4048)는 제 2클럭신호(Q)를 증폭하여 제 2분주기(406)로 공급한다.

한편, 제 3제어코드(CD3)에 의하여 위상 제어기들(4046a 내지 4046i)에 포함된 하나의 제 1인버터(40461)가 선택되고, 제 4제어코드(CD4)에 의하여 위상 제어기들(4046a 내지 4046i)에 포함된 31개의 제 2인버터(40462)가 선택될 수 있다. 이 경우, 제 2클럭신호(Q)로부터 약 2.8도의 위상차를 갖는 클럭신호가 생성되고, 생성된 클럭신호는 증폭기(4048)를 경유하여 제 2분주기(406)로 공급된다.

즉, 본원 발명의 위상 보간부(404)는 위상 제어기들(4046a 내지 4046i) 각각에 포함된 제 1인버터(40461) 및 제 2인버터(40462)를 선택하면서 다양한 위상을 갖는 클럭신호를 생성할 수 있다. 다시 말하여, 본원 발명의 위상 보간부(404)는 90도의 위상을 32등분하고, 제어코드들(CD1 내지 CD4)에 대응하여 특정 위상을 갖는 클럭신호를 출력한다.

추가적으로, 위상 보간부(404)에서 위상 보간되어 출력되는 클럭신호들은 도 6의 차동 비선형성(Differential Non Linearity : 이하 "DNL"이라 함) 및 적분 비선형성(Integral Non Linearity : 이하 "INL"이라 함)에 도시된 바와 같이 정확한 위상으로 설정되지 못한다.

도 6에서는 0도 내지 90도 사이에 포함된 제 1보간 클럭신호들의 DNL 및 INL을 나타내며, 제 2보간 클럭신호들 내지 제 4보간 클럭신호들은 0도와 90도의 축에 대응하여 대칭적으로 동일한 DNL 및 INL을 갖는다. 즉, 제 2보간 클럭신호들 내지 제 4보간 클럭신호들은 제 1보간 클럭신호들과 동일한 위상 천이 에러를 갖는다.

도 7은 본 발명의 실시예에 의한 에러 검출부를 나타내는 도면이다.

도 7을 참조하면, 본 발명의 실시예에 의한 에러 검출부(600)는 제 2디코더(602), 엔코더(604), 곱셈기(606), 가산기(608), 먹스(612) 및 코드 생성기들(610a 내지 610i)을 구비한다.

코드 생성기들(610a 내지 610i)은 제 1클럭신호(I) 및 제 2클럭신호(Q) 사이, 즉 제 1보간 클럭신호들의 위상에 대응하여 위상 천이 에러값들을 누적한다. 이를 위하여, 에러 검출부(600)는 32개의 코드 생성기들(610a 내지 610i)을 구비할 수 있다.

제 2디코더(602)는 7비트의 위상 제어코드(PIS)를 5비트로 변경하여 엔코더(604)로 공급한다. 다시 말하여, 제 2디코더(602)는 32개의 코드 생성기들(610a 내지 610i)에 대응하여 위상 제어코드(PIS)를 5비트로 변경하고, 변경된 위상 제어코드(PIS)를 엔코더(604)로 공급한다.

엔코더(604)는 5비트의 위상 제어코드(PIS)에 대응하여 코드 생성기들(610a 내지 610i) 중 어느 하나를 선택한다. 엔코더(604)에 의하여 선택된 코드 생성기(610a 내지 610i 중 어느 하나)는 가산기(608)와 접속된다.

먹스(612)(또는 제 1먹스)는 5비트의 위상 제어코드(PIS)에 대응하여 코드 생성기들(610a 내지 610i) 중 어느 하나의 코드 생성기(610a 내지 610i 중 어느 하나)로부터의 딜레이 코드(DEC)를 디코더(700)로 공급한다.

곱셈기(606)는 TDC(200)로부터의 에러 코드(EC)에 상수값(u)을 곱하여 가산기(608)로 공급한다. 에러 코드(EC)는 양수(+1) 또는 음수(-1)로 설정된다. 상수값(u)은 미리 설정되며, 에러 코드(EC)와 곱셈되어 양수 또는 음수로 가산기(608)로 공급된다. 일례로, 상수값(u)은 1/1000으로 설정될 수 있으며, 에러 코드(EC)에 대응하여 1/1000 또는 -1/1000의 값으로 가산기(608)로 공급될 수 있다.

한편, 상수값(u)이 큰 경우 딜레이 코드(DEC)가 원하는 값(스퍼 잡음이 최소화되는 값)으로 빠르게 수렴되지만 정확도가 낮고, 상수값(u)이 작은 경우 딜레이 코드(DEC)가 원하는 값으로 수렴되는 속도가 느리지만 정확도가 높다. 이와 같은, 상수값(u)은 필요에 의하여 다양하게 설정될 수 있다.

가산기(608)는 먹스(612)로부터 출력되는 딜레이 코드(DEC)에 양수 또는 음수의 상수값(u)을 합산한다.

동작과정을 설명하면, 먼저 제 2디코더(602)로부터의 5비트 위상 제어코드(PIS)가 먹스(612) 및 엔코더(604)로 공급된다.

5비트 위상 제어코드(PIS)를 공급받은 먹스(612)는 특정 코드 생성기(610a 내지 610i 중 어느 하나)로부터의 딜레이 코드(DEC)를 출력한다. 5비트 위상 제어코드(PIS)를 공급받은 엔코더(604)는 특정 코드 생성기(610a 내지 610i 중 어느 하나)를 가산기(608)와 전기적으로 접속시킨다. 이때, 곱셈기(606)는 에러 코드(EC)에 대응하여 양수 또는 음수의 상수값(u)을 가산기(608)로 공급한다.

한편, 에러 코드(EC)는 기준 클럭신호(RCLK)와 변조 클럭신호(DIVCLK)의 시간차에 대응하여 출력된다. 일례로, TDC(200)는 도 8a에 도시된 바와 같이 기준 클럭신호(RCLK)가 변조 클럭신호(DIVCLK)보다 빠른 위상을 갖는 경우 음수의 에러 코드(-EC)를 출력한다. 그리고, TDC(200)는 도 8b에 도시된 바와 같이 변조 클럭신호(DIVCLK)가 기준 클럭신호(RCLK)보다 빠른 위상을 갖는 경우 양수의 에러 코드(+EC)를 출력한다.

가산기(608)는 먹스(612)로부터 공급되는 딜레이 코드(DEC)에 양수 또는 음수의 상수값(u)을 가산하고, 가산된 결과를 특정 코드 생성기(610a 내지 610i 중 어느 하나)로 공급한다. 이와 같은 과정이 반복되면 특정 코드 생성기(610a 내지 610i 중 어느 하나)에 저장되는(또는 누적되는) 딜레이 코드(DEC)는 위상 천이 에러가 보상될 수 있도록 설정된다.

일례로, 도 9a에 도시된 바와 같이 위상 보간에 의하여 최초 원하는 위상에서 제 1위치(Δ1)만큼 위상 천이 에러가 발생될 수 있다. 이때, 딜레이 코드(DEC)가 누적되면서 도 9b 및 도 9c와 같이 위상 천이 에러가 보정(Δ1 → Δ2 → 0)된다. 그리고, 위상 천이 에러가 보정된 상태에서 에러 코드(EC)는 음수 및 양수를 반복하게 되고, 이에 따라 안정적으로 원하는 위상을 갖는 클럭신호를 생성할 수 있다.

도 10은 도 3에 도시된 지연부의 실시예를 나타내는 도면이다.

도 10을 참조하면, 본 발명의 실시예에 의한 지연부(100)는 제 1지연부(102) 및 제 2지연부(104)를 구비한다.

제 1지연부(102)는 디코더(700)의 제어에 대응하여 기준 클럭신호(RCLK)를 지연하여 TDC(200)로 공급한다.

제 2지연부(104)는 디코더(700)의 제어에 대응하여 변조 클럭신호(DIVCLK)를 지연하여 TDC(200)로 공급한다.

디코더(700)는 딜레이 코드(DEC)에 대응하여 제 1지연부(102) 및 제 2지연부(104)의 지연시간을 제어한다. 일례로, 디코더(700)는 음의 딜레이 코드(DEC)가 입력되는 경우 제 1지연부(102)를 제어하여 기준 클럭신호(RCLK)를 지연한다. 이때, 기준 클럭신호(RCLK)의 지연시간은 딜레이 코드(DEC)의 크기에 대응하여 결정된다.

그리고, 디코더(700)는 양의 딜레이 코드(DEC)가 입력되는 경우 제 2지연부(104)를 제어하여 변조 클럭신호(DIVCLK)를 지연한다. 이때, 변조 클럭신호(DIVCLK)의 지연시간은 딜레이 코드(DEC)의 크기에 대응하여 결정된다.

동작과정을 설명하면, 디코더(700)는 딜레이 코드(DEC)에 대응하여 제 1지연부(102) 또는 제 2지연부(104)를 제어한다. 일례로, 디코더(700)는 음의 딜레이 코드(DEC)에 대응하여 제 1지연부(102)를 제어하고, 이에 따라 기준 클럭신호(RCLK)가 지연되어 TDC(200)로 공급될 수 있다.

한편, 음의 딜레이 코드(DEC)는 시간에 대응하여 누적되면서 그 값이 증가되고, 이에 따라 제 1지연부(102)의 지연시간도 증가된다. 그러면, 최종적으로 기준 클럭신호(RCLK)의 상승 에지와 변조 클럭신호(DIVCLK)의 상승에지가 일치되고, 이에 따라 스퍼 잡음을 최소화할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.

전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.

100,102,104 : 지연부 200 : TDC
250 : 루프 필터 300 : DCO
400 : 위상 변조부 404 : 위상 보간부
402,406 : 분주기 500 : 위상 제어부
600 : 에러 검출부 602,700 : 디코더
604 : 엔코더 606 : 곱셈기
608 : 가산기 610a,610i : 코드 생성기
612,4042,4044 : 먹스 4046a,4046i : 위상 제어기
4048 : 증폭기

Claims (18)

  1. 디지털 코드에 대응하여 출력 발진 신호를 생성하기 위한 디지털 제어 발진기와,
    위상 제어부로부터의 위상 제어코드에 대응하여 상기 출력 발진 신호를 위상 보간하기 위한 위상 변조부와,
    기준 클럭신호와 상기 위상 변조부로부터 출력되는 변조 클럭신호의 시간차를 이용하여 에러 코드를 생성하기 위한 시간 디지털 변환부와,
    상기 위상 제어코드 및 상기 에러 코드에 대응하여 상기 위상 보간시 발생되는 위상 천이 에러를 보상하기 위한 딜레이 코드를 생성하는 에러 검출부와,
    상기 기준 클럭신호 및 상기 변조 클럭신호 중 적어도 하나를 지연하여 상기 시간 디지털 변환부로 공급하기 위한 지연부와,
    상기 딜레이 코드에 대응하여 상기 지연부를 제어하기 위한 제 1디코더를 구비하는 것을 특징으로 하는 디지털 위상 고정 루프.
  2. 제 1항에 있어서,
    상기 위상 변조부는
    상기 출력 발진 신호를 이용하여 0도의 위상을 가지는 제 1클럭신호(I), 90도의 위상을 가지는 제 2클럭신호(Q), 180도의 위상을 가지는 제 3클럭신호(IB) 및 270도의 위상을 가지는 제 4클럭신호(QB)를 생성하기 위한 제 1분주기와;
    상기 제 1클럭신호(I) 내지 제 4클럭신호(QB)를 상기 위상 보간하여 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들을 생성하기 위한 위상 보간부를 구비하는 것을 특징으로 하는 디지털 위상 고정 루프.
  3. 제 2항에 있어서,
    상기 위상 보간부는 상기 위상 제어코드에 대응하여 상기 제 1클럭신호(I), 상기 제 2클럭신호(Q), 상기 제 3클럭신호(IB), 상기 제 4클럭신호(QB), 상기 제 1보간 클럭신호들 중 어느 하나, 상기 제 2보간 클럭신호들 중 어느 하나, 상기 제 3보간 클럭신호들 중 어느 하나 또는 상기 제 4보간 클럭신호들 중 어느 하나를 상기 변조 클럭으로써 출력하는 것을 특징으로 하는 디지털 위상 고정 루프.
  4. 제 2항에 있어서,
    상기 위상 변조부는
    상기 위상 보간부와 상기 지연부 사이에 위치되는 제 2분주기를 더 구비하는 것을 특징으로 하는 디지털 위상 고정 루프.
  5. 제 2항에 있어서,
    상기 제 1분주기는 1/2 분주기인 것을 특징으로 하는 디지털 위상 고정 루프
  6. 제 2항에 있어서,
    상기 제 1보간 클럭신호들은 상기 제 1클럭신호(I)와 상기 제 2클럭신호(Q)를 위상 보간하여 생성되고,
    상기 제 2보간 클럭신호들은 상기 제 2클럭신호(Q)와 상기 제 3클럭신호(IB)를 위상 보간하여 생성되고,
    상기 제 3보간 클럭신호들은 상기 제 3클럭신호(IB)와 상기 제 4클럭신호(QB)를 위상 보간하여 생성되고,
    상기 제 4보간 클럭신호들은 상기 제 4클럭신호(QB)와 상기 제 1클럭신호(I)를 위상 보간하여 생성되는 것을 특징으로 하는 디지털 위상 고정 루프.
  7. 제 2항에 있어서,
    상기 위상 보간부는
    상기 위상 제어코드 중 제 1제어코드에 대응하여 상기 제 1클럭신호(I) 또는 제 3클럭신호(IB)를 출력하기 위한 제 2먹스와,
    상기 위상 제어코드 중 제 2제어코드에 대응하여 상기 제 2클럭신호(Q) 또는 제 4클럭신호(QB)를 출력하기 위한 제 3먹스와,
    상기 위상 제어코드 중 제 3제어코드에 의하여 선택되는 제 1인버터, 상기 위상 제어코드 중 제 4제어코드에 의하여 선택되는 제 2인버터를 각각 포함하는 복수의 위상 제어기들과,
    상기 위상 제어기들의 출력단에 접속되는 증폭기를 구비하는 것을 특징으로 하는 디지털 위상 고정 루프.
  8. 제 7항에 있어서,
    상기 제 3제어코드 및 제 4제어코드에 대응하여 하나의 위상 제어기에 포함된 제 1인버터 및 제 2인버터 중 어느 하나가 상기 제 2먹스 또는 제 3먹스로부터 출력되는 신호를 공급받는 것을 특징으로 하는 디지털 위상 고정 루프.
  9. 제 2항에 있어서,
    상기 에러 검출부는 상기 제 1보간 클럭신호들에 대응하는 0도 내지 90도의 위상에 대응하여 상기 딜레이 코드를 생성하는 것을 특징으로 하는 디지털 위상 고정 루프.
  10. 제 9항에 있어서,
    상기 에러 검출부는
    상기 제 1보간 클럭신호들의 위상 천이 에러값들을 누적하기 위한 코드 생성기들과,
    상기 제 1보간 클럭신호들의 위상에 대응하여 상기 위상 제어코드를 변경하기 위한 제 2디코더와,
    상기 변경된 위상 제어코드에 대응하여 상기 코드 생성기들 중 특정 코드 생성기를 선택하기 위한 엔코더와,
    상기 변경된 위상 제어코드에 대응하여 상기 특정 코드 생성기에 누적된 위상 천이 에러값에 대응하는 상기 딜레이 코드를 출력하기 위한 제 1먹스와,
    상기 에러 코드에 상수값을 곱하기 위한 곱셈기와,
    상기 특정 코드 생성기로부터의 상기 딜레이 코드에 상기 상수값을 가산하여 상기 특정 코드 생성기로 공급하기 위한 가산기를 구비하는 것을 특징으로 하는 디지털 위상 고정 루프.
  11. 제 10항에 있어서,
    상기 에러 코드는 양수(+1) 또는 음수(-1)로 설정되는 것을 특징으로 하는 디지털 위상 고정 루프.
  12. 제 1항에 있어서,
    상기 지연부는
    상기 기준 클럭신호를 지연하기 위한 제 1지연부와,
    상기 변조 클럭신호를 지연하기 위한 제 2지연부를 구비하는 것을 특징으로 하는 디지털 위상 고정 루프.
  13. 제 1항에 있어서,
    상기 제 1디코더는
    상기 딜레이 코드에 대응하여 상기 기준 클럭신호의 상승 에지와 상기 변조 클럭신호의 상승 에지가 일치되도록 상기 지연부를 제어하는 것을 특징으로 하는 디지털 위상 고정 루프.
  14. 제 1항에 있어서,
    상기 시간 디지털 변환부는
    상기 기준 클럭신호가 상기 변조 클럭신호보다 빠른 위상을 갖는 경우 음수의 에러 코드를 출력하고, 상기 변조 클럭신호가 상기 기준 클럭신호보다 빠른 위상을 갖는 경우 양수의 에러 코드를 출력하는 것을 특징으로 하는 디지털 위상 고정 루프.
  15. 제 1항에 있어서,
    상기 에러 코드를 누적하고, 상기 누적된 에러 코드에 대응하여 상기 디지털 코드를 생성하기 위한 루프 필터를 더 구비하는 것을 특징으로 하는 디지털 위상 고정 루프.
  16. 디지털 코드에 대응하여 출력 발진 신호를 생성하는 단계와;
    상기 출력 발진 신호를 1/2분주하여 제 1클럭신호(I), 제 2클럭신호(Q), 제 3클럭신호(IB) 및 제 4클럭신호(QB)를 생성하는 단계와;
    상기 제 1클럭신호(I), 상기 제 2클럭신호(Q), 상기 제 3클럭신호(IB) 및 상기 제 4클럭신호(QB) 사이의 위상을 보간하여 제 1보간 클럭신호들, 제 2보간 클럭신호들, 제 3보간 클럭신호들 및 제 4보간 클럭신호들을 생성하는 단계와;
    상기 제 1클럭신호(I), 상기 제 2클럭신호(Q), 상기 제 3클럭신호(IB), 상기 제 4클럭신호(QB), 상기 제 1보간 클럭신호들 중 어느 하나, 상기 제 2보간 클럭신호들 중 어느 하나, 상기 제 3보간 클럭신호들 중 어느 하나 및 상기 제 4보간 클럭신호들 중 어느 하나를 변조 클럭신호로 출력하는 단계와;
    상기 제 1보간 클럭신호들의 위상에 대응하여 위상 천이 에러를 보상할 수 있는 딜레이 코드를 생성하는 단계와;
    상기 딜레이 코드에 대응하여 기준 클럭신호 및 상기 변조 클럭신호 중 어느 하나를 지연하는 단계를 포함하는 것을 특징으로 하는 디지털 위상 고정 루프의 구동방법.
  17. 제 16항에 있어서,
    상기 제 1보간 클럭신호들은 상기 제 1클럭신호(I)와 상기 제 2클럭신호(Q)를 위상 보간하여 생성되고,
    상기 제 2보간 클럭신호들은 상기 제 2클럭신호(Q)와 상기 제 3클럭신호(IB)를 위상 보간하여 생성되고,
    상기 제 3보간 클럭신호들은 상기 제 3클럭신호(IB)와 상기 제 4클럭신호(QB)를 위상 보간하여 생성되고,
    상기 제 4보간 클럭신호들은 상기 제 4클럭신호(QB)와 상기 제 1클럭신호(I)를 위상 보간하여 생성되는 것을 특징으로 하는 디지털 위상 고정 루프의 구동방법.
  18. 제 16항에 있어서,
    상기 디지털 코드에 대응하여 상기 제 1보간 클럭신호들, 상기 제 2보간 클럭신호들, 상기 제 3보간 클럭신호들 및 상기 제 4보간 클럭신호들의 위상 천이 에러가 보상되는 것을 특징으로 하는 디지털 위상 고정 루프의 구동방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686451B2 (en) * 2016-12-30 2020-06-16 Apple Inc. DPLL with adjustable delay in integer operation mode
US10659064B1 (en) 2017-02-24 2020-05-19 Marvell Asia Pte, Ltd. Phase lock loop circuits and methods including multiplexed selection of feedback loop outputs of multiple phase interpolators
US10686476B1 (en) * 2019-05-20 2020-06-16 Qualcomm Incorporated Digital RF-DAC

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809598B1 (en) 2000-10-24 2004-10-26 Texas Instruments Incorporated Hybrid of predictive and closed-loop phase-domain digital PLL architecture
KR20030021016A (ko) 2001-09-05 2003-03-12 엘지전자 주식회사 워블 위상 동기 루프에서의 위상 에러 보정장치 및 방법
US8000428B2 (en) * 2001-11-27 2011-08-16 Texas Instruments Incorporated All-digital frequency synthesis with DCO gain calculation
DE60302543D1 (de) 2003-03-14 2006-01-05 St Microelectronics Srl Fraktional-Phasenregelschleife
US7183860B2 (en) * 2004-08-12 2007-02-27 Texas Instruments Incorporated Gain calibration of a digital controlled oscillator
US7432750B1 (en) 2005-12-07 2008-10-07 Netlogic Microsystems, Inc. Methods and apparatus for frequency synthesis with feedback interpolation
US20080205571A1 (en) * 2007-02-27 2008-08-28 Khurram Muhammad System and Method for Time Aligning Signals in Transmitters
JP4740905B2 (ja) * 2007-07-13 2011-08-03 パナソニック株式会社 Adpll周波数シンセサイザ
US8193866B2 (en) * 2007-10-16 2012-06-05 Mediatek Inc. All-digital phase-locked loop
US7859344B2 (en) * 2008-04-29 2010-12-28 Renesas Electronics Corporation PLL circuit with improved phase difference detection
JP5305935B2 (ja) * 2009-01-16 2013-10-02 ルネサスエレクトロニクス株式会社 デジタルフェーズロックドループ回路
KR101231743B1 (ko) 2009-04-24 2013-02-08 한국전자통신연구원 디지털 락 검출장치 및 이를 포함하는 주파수 합성기
US8433026B2 (en) 2009-06-04 2013-04-30 Qualcomm Incorporated Multi-rate digital phase locked loop
US8344772B2 (en) 2009-12-18 2013-01-01 Electronics And Telecommunications Research Institute Time-to-digital converter and all digital phase-locked loop including the same
KR101695311B1 (ko) 2010-12-23 2017-01-11 한국전자통신연구원 아날로그 위상에러 보상기를 장착한 프랙셔널 디지털 위상고정루프
KR101737808B1 (ko) 2010-12-23 2017-05-19 연세대학교 산학협력단 동작 환경에 둔감한 지터 특성을 가지는 디지털 위상고정루프
US8373472B2 (en) 2011-06-20 2013-02-12 Intel Mobile Communications GmbH Digital PLL with automatic clock alignment
US9160351B2 (en) * 2013-10-24 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-locked loop circuit
US8816735B1 (en) * 2013-10-24 2014-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-locked loop circuit

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