JP4699402B2 - 発振器及び周波数シンセサイザ - Google Patents

Description

本発明は、発振器及びそれを備えた周波数シンセサイザに係り、特に、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）の制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる発振器及び周波数シンセサイザに関する。

標準信号発生器の一つとしてＰＬＬ（Phase Locked Loop）を応用した周波数シンセサイザがある。
［従来の周波数シンセサイザ：図１５］
従来の周波数シンセサイザについて図１５を使って説明する。図１５は、従来の周波数シンセサイザの概略構成図である。
従来の周波数シンセサイザは、図１５に示すように、基準周波数信号ｆref を発振する発振器２１と、その周波数信号を１／Ｍに分周する分周器２２と、分周器２２からの基準信号と分周器２７からの出力信号との位相を比較し、位相差信号を出力する位相比較器（ＰＬＬ ＩＣ）２３と、位相差をパルス幅の電圧で出力するチャージポンプ（Charge pump）２４と、チャージポンプ２４からの出力電圧を平滑化するＬＰＦ（Low Pass Filter）２５と、ＬＰＦ２５からの制御電圧によって周波数を変更して希望する周波数を発振するＶＣＯ２６と、ＶＣＯ２６からの出力周波数を分岐して入力し、１／Ｎに分周して位相比較器２３に出力する分周器２７とから基本的に構成されている。

尚、位相比較器２３は、ＰＬＬ ＩＣ によって実現される。また、分周器２２，２７は、通常カウンタが使用される。分周器は、ＰＬＬ ＩＣ 内部に有することも多い。
また、一般に、ＬＰＦ２５には、ラグフィルタ、ラグリードフィルタが用いられる。
ラグフィルタは、抵抗ＲとコンデンサＣで構成したフィルタである。
ラグリードフィルタは、２つの抵抗Ｒと１つのコンデンサＣで構成したフィルタである。
高次のフィルタが用いられることも多く、その場合は、複数の抵抗ＲとコンデンサＣで構成される。

図１５の周波数シンセサイザは、ＶＣＯ２６の位相を基準信号の位相に対して一定となるように位相比較器２３で位相差を検出してフィードバック制御を行うＰＬＬ発振器である。
通常、上記の構成を複数個用意して機器を構成するようになっている。
このような周波数シンセサイザの先行技術としては、例えば、特開２００４−２７４６７３号公報がある（特許文献１）。

尚、特開平０５−９０９９３号公報には、ループフィルタを２個備え、出力高周波信号周波数の高速切り替えに際して、両者を交互に切り替えるＰＬＬ方式周波数シンセサイザ回路が記載されている（特許文献２）。

また、特開平１０−１７３５２１号公報には、通常のＶＣＯを使用し、外付け部品を削減すると共に、製造上のばらつきによりＶＣＯの発振周波数がずれても、引き込み動作を行えるようにすることを目的とし、位相比較器とループフィルタの間にマルチプレクサを挿入すると共に、基準クロックに基づきデューティの低いＰＷＭ−Ｌ信号とデューティの高いＰＷＭ−Ｈ信号を発生するＰＷＭ信号発生器と、基準クロックに基づいて分周信号周波数が所定周波数範囲内か否か判定し、判定結果に応じた切換信号をマルチプレクサに送出する周波数判定回路を設け、分周信号周波数が所定範囲内であれば位相比較器の出力を、所定範囲より高ければＰＷＭ−Ｌ信号を、低ければＰＷＭ−Ｈ信号をループフィルタに供給するＰＬＬ回路が記載されている（特許文献３）。

また、特開平１１−１８５３９５号公報には、温度によるＰＬＬロック外れを防止し、また基準電圧自体も位相誤差信号より細かな分解能で精度良く生成させることを目的とし、差動アンプの一方の入力には位相比較器における８ビットの位相誤差信号を入力し、他方の入力には１２ビットの分解能を持つ基準データをデータ変調回路で時間軸方向に変調して入力し、実質的に１２ビット分の分解能を持つ基準電圧に基づいて制御電圧を発生させるクロック再生用ＰＬＬ装置が記載されている（特許文献４）。

特開２００４−２７４６７３号公報 特開平０５−９０９９３号公報 特開平１０−１７３５２１号公報 特開平１１−１８５３９５号公報

しかしながら、上記従来の周波数シンセサイザでは、ＶＣＯ２６の制御端子に接続するチャージポンプ２４、ＬＰＦ２５等の駆動回路が高インピーダンスの場合、ＶＣＯ２６の位相雑音特性はオフセット周波数が数ｋＨｚ以下において劣化することがあるため、高インピーダンスでＶＣＯ２６を駆動した場合、ＰＬＬをかけても抑圧できないという問題点があった。

この場合、高インピーダンスとは数百Ωであるため、通常のラグリードフィルタで対処することはできないものとなっていた。

本発明は上記実情に鑑みて為されたもので、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる発振器及び周波数シンセサイザを提供することを目的とする。

上記従来例の問題点を解決するための本発明は、発振器において、所望の周波数を発振する電圧制御発振器と、クロックによって動作し、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、サンプリングクロックを入力し、粗調用周波数のデジタルデータを入力して、アナログ信号を出力する粗調用ＤＡＣと、サンプリングクロックを入力し、微調用周波数のデジタルデータを入力して、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去して電圧制御発振器の制御端子への入力とする第１のＬＰＦと、微調用ＤＡＣからの出力を電圧に変換して信号の平滑化を行う第２のＬＰＦと、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続する抵抗と、第１のＬＰＦの出力に第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有し、第１のＬＰＦが、第２のＬＰＦの周波数通過特性に対して低い周波数しか通過させない周波数通過特性を有し、第２のＬＰＦが、第１のＬＰＦの周波数通過特性に対して高い周波数まで通過させる周波数通過特性を有し、電圧制御発振器、第１のＬＰＦ、第２のＬＰＦ、抵抗、コンデンサを第１のシールドケースに収納したことを特徴とする。

本発明は、発振器において、所望の周波数を発振する電圧制御発振器と、クロックによって動作し、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、サンプリングクロックを入力し、粗調用周波数のデジタルデータを入力して、アナログ信号を出力する粗調用ＤＡＣと、サンプリングクロックを入力し、微調用周波数のデジタルデータを入力して、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去する第１のＬＰＦと、微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、第１のＬＰＦの入力段と分圧手段の入力段とを接続する抵抗と、第１のＬＰＦからの出力信号を平滑化して電圧制御発振器の制御端子への入力とする第３のＬＰＦと、第１のＬＰＦの出力に分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有し、第１のＬＰＦが、第３のＬＰＦの周波数通過特性に対して低い周波数しか通過させない周波数通過特性を有し、電圧制御発振器、第１のＬＰＦ、第３のＬＰＦ、抵抗、コンデンサを第１のシールドケースに収納したことを特徴とする。

本発明は、上記発振器において、粗調用ＤＡＣを第２のシールドケースに収納したことを特徴とする。

本発明は、上記発振器において、制御回路を第３のシールドケースに収納したことを特徴とする。

本発明は、上記発振器において、微調用ＤＡＣを第４のシールドケースに収納したことを特徴とする。

本発明は、上記発振器において、制御回路、粗調用ＤＡＣ及び微調用ＤＡＣを第５の、一つのシールドケースに収納したことを特徴とする。

本発明は、上記発振器において、制御回路及び微調用ＤＡＣを第６の、一つのシールドケースに収納したことを特徴とする。

本発明は、上記発振器において、第１のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第２のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続している抵抗の値は、第２のＬＰＦを構成する抵抗の値の総和より大きいことを特徴とする。

本発明は、上記発振器において、第１のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第３のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、分圧手段が、複数の抵抗で構成され、第１のＬＰＦの入力段と分圧手段の入力段とを接続している抵抗の値は、分圧手段を構成する抵抗の値の総和より大きいことを特徴とする。

本発明は、上記発振器において、基板上に各部を分離して配置し、当該各部をシールドケースで覆うようにしたことを特徴とする。

本発明は、上記発振器において、基板の両面に各部を分離して配置し、当該各部をシールドケースで覆うようにしたことを特徴とする。

本発明は、上記発振器において、基板上に複数の部屋を有する一体型のシールドケースを設け、当該複数の部屋に各部を配置し、当該シールドケースを蓋で覆う構成としたことを特徴とする。

本発明は、周波数シンセサイザにおいて、上記発振器と、基準周波数を発振する基準周波数発振回路と、発振された基準周波数を１／Ｍに分周する第１の分周器と、電圧制御発振器の出力をフィードバックし、１／Ｎに分周する第２の分周器とを備え、発振器における制御回路が、第１の分周器からの信号と第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力することを特徴とする。

本発明によれば、所望の周波数を発振する電圧制御発振器と、クロックによって動作し、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、サンプリングクロックを入力し、粗調用周波数のデジタルデータを入力して、アナログ信号を出力する粗調用ＤＡＣと、サンプリングクロックを入力し、微調用周波数のデジタルデータを入力して、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去して電圧制御発振器の制御端子への入力とする第１のＬＰＦと、微調用ＤＡＣからの出力の電圧の平滑化を行う第２のＬＰＦと、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続する抵抗と、第１のＬＰＦの出力に第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有し、第１のＬＰＦが、第２のＬＰＦの周波数通過特性に対して低い周波数しか通過させない周波数通過特性を有し、第２のＬＰＦが、第１のＬＰＦの周波数通過特性に対して高い周波数まで通過させる周波数通過特性を有し、電圧制御発振器、第１のＬＰＦ、第２のＬＰＦ、抵抗、コンデンサを第１のシールドケースに収納した発振器としているので、電圧制御発振器の制御端子（ＶＣＯ）からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる効果がある。
第２のＬＰＦの出力段の抵抗値（図２のＲ4 ）と容量結合されたコンデンサにより、ＶＣＯから見たインピーダンスを低くしていることが特徴である。

本発明によれば、所望の周波数を発振する電圧制御発振器と、クロックによって動作し、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、サンプリングクロックを入力し、粗調用周波数のデジタルデータを入力して、アナログ信号を出力する粗調用ＤＡＣと、サンプリングクロックを入力し、微調用周波数のデジタルデータを入力して、アナログ信号を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去する第１のＬＰＦと、微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、第１のＬＰＦの入力段と分圧手段の入力段とを接続する抵抗と、第１のＬＰＦからの出力信号を平滑化して電圧制御発振器の制御端子への入力とする第３のＬＰＦと、第１のＬＰＦの出力に分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有し、第１のＬＰＦが、第３のＬＰＦの周波数通過特性に対して低い周波数しか通過させない周波数通過特性を有し、電圧制御発振器、第１のＬＰＦ、第３のＬＰＦ、抵抗、コンデンサを第１のシールドケースに収納した発振器としているので、電圧制御発振器の制御端子（ＶＣＯ）からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる効果がある。

本発明によれば、粗調用ＤＡＣを第２のシールドケースに収納した上記発振器としているので、ノイズ発生源の粗調用ＤＡＣをシールドできる効果がある。

本発明によれば、制御回路を第３のシールドケースに収納した上記発振器としているので、ノイズ発生源の一つである制御回路をシールドできる効果がある。

本発明によれば、微調用ＤＡＣを第４のシールドケースに収納した上記発振器としているので、ノイズ発生源の一つである微調用ＤＡＣをシールドできる効果がある。
尚、ＤＡＣに入力されるサンプリングクロックが最も大きなノイズ源となる。

本発明によれば、制御回路、粗調用ＤＡＣ及び微調用ＤＡＣを第５の、一つのシールドケースに収納した上記発振器としているので、第１のシールドケースと第５のシールドケースによってコンパクトに効率的にシールドできる効果がある。

本発明によれば、制御回路及び微調用ＤＡＣを第６の、一つのシールドケースに収納した上記発振器としているので、第１のシールドケースと第２のシールドケースと第６のシールドケースによってコンパクトに効率的にシールドできる効果がある。

本発明によれば、第１のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第２のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続している抵抗の値は、第２のＬＰＦを構成する抵抗の値の総和より大きい上記発振器としているので、微調用ＤＡＣの電圧の直流成分が電圧制御発振器に影響を与えないようにできる効果がある。

本発明によれば、第１のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、第３のＬＰＦが、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、分圧手段が、複数の抵抗で構成され、第１のＬＰＦの入力段と前記分圧手段の入力段とを接続している抵抗の値は、前記分圧手段を構成する抵抗の値の総和より大きい上記発振器としているので、微調用ＤＡＣの電圧の直流成分が電圧制御発振器に影響を与えないようにできる効果がある。

本発明によれば、基板上に各部を分離して配置し、当該各部をシールドケースで覆うようにした上記発振器としているので、ＶＣＯの制御端子へのノイズの影響を減少させ、スプリアスの発生を防止できる効果がある。

本発明によれば、基板の両面に各部を分離して配置し、当該各部をシールドケースで覆うようにした上記発振器としているので、ＶＣＯの制御端子へのノイズの影響を更に減少させ、スプリアスの発生を防止できる効果がある。

本発明によれば、基板上に複数の部屋を有する一体型のシールドケースを設け、当該複数の部屋に各部を配置し、当該シールドケースを蓋で覆う構成とした上記発振器としているので、シールド構成を簡易にできると共に、ＶＣＯへのノイズの影響を減少させ、スプリアスの発生を防止できる効果がある。

本発明によれば、上記発振器と、基準周波数を発振する基準周波数発振回路と、発振された基準周波数を１／Ｍに分周する第１の分周器と、電圧制御発振器の出力をフィードバックし、１／Ｎに分周する第２の分周器とを備え、発振器における制御回路が、第１の分周器からの信号と第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する周波数シンセサイザとしているので、電圧制御発振器の制御端子（ＶＣＯ）からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる効果がある。

本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係る発振器は、所望の周波数を発振するＶＣＯと、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、粗調用周波数のデジタルデータを入力し、アナログ電圧を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ電圧を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去してＶＣＯの制御端子への入力とする、低い周波数しか通過させない周波数通過特性を有する応答速度の遅い第１のＬＰＦ（時定数の重いＬＰＦ）と、微調用ＤＡＣからの出力を電圧に変換して信号の平滑化を行う、高い周波数まで通過させる周波数通過特性を有する応答速度の速い第２のＬＰＦ（時定数の軽いＬＰＦ）と、第１のＬＰＦの入力段と第２のＬＰＦの入力段とを接続する抵抗と、第１のＬＰＦの出力に第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有し、電圧制御発振器、第１のＬＰＦ、第２のＬＰＦ、抵抗、コンデンサをシールドケースに収納したものであり、第２のＬＰＦの出力段の低抵抗と容量結合されたコンデンサの合成インピーダンスが、ＶＣＯの制御端子からみて低くなり、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できるものである。

また、本発明の実施の形態に係る発振器は、所望の周波数を発振するＶＣＯと、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、粗調用周波数のデジタルデータを入力し、アナログ電圧を出力する粗調用ＤＡＣと、微調用周波数のデジタルデータを入力し、アナログ電圧を出力する微調用ＤＡＣと、粗調用ＤＡＣからの出力のノイズを除去してＶＣＯの制御端子への入力とする、低い周波数しか通過させない周波数通過特性を有する応答速度の遅い第１のＬＰＦ（時定数の重いＬＰＦ）と、微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、第１のＬＰＦの入力段と分圧手段の入力段とを接続する抵抗と、第１のＬＰＦからの出力信号を平滑化してＶＣＯの制御端子への入力とする第３のＬＰＦと、第１のＬＰＦの出力に分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有し、ＶＣＯ、第１のＬＰＦ、第３のＬＰＦ、抵抗、コンデンサをシールドケースに収納したものであり、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できるものである。

また、本発明の実施の形態に係る発振器は、制御回路、粗調用ＤＡＣ、微調用ＤＡＣを一つのシールドケースに収納し、若しくは、これら各部を個々にシールドケースに収納して、ＶＣＯへのノイズとスプリアスの影響を抑えることができるものである。

また、本発明の実施の形態に係る周波数シンセサイザは、上記発振器と、基準周波数を発振する基準周波数発振回路と、発振された基準周波数を１／Ｍに分周する第１の分周器と、電圧制御発振器の出力をフィードバックし、１／Ｎに分周する第２の分周器とを備え、発振器における制御回路が、第１の分周器からの信号と第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する周波数シンセサイザとしているので、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できるものである。

［周波数シンセサイザの概略構成：図１］
本発明の実施の形態に係る周波数シンセサイザについて図１を参照しながら説明する。図１は、本発明の実施の形態に係る周波数シンセサイザの概略構成図である。
本発明の実施の形態に係る周波数シンセサイザ（本周波数シンセサイザ）は、図１に示すように、基準周波数ｆrefを発振する発振回路１と、その周波数を１／Ｍに分周する分周器（第１の分周器）２と、分周器２からの信号とＶＣＯ９からフィードバックされた信号を比較して、その差分に基づいて粗調用データと微調用データを出力する制御回路３と、粗調用データをデジタル信号からアナログ信号に変換する粗調用ＤＡコンバータ（ＤＡＣ）４と、粗調用ＤＡＣ４からの信号について低周波を通過させ平滑化するＬＰＦ（第１のＬＰＦ）５と、微調用データをデジタル信号からアナログ信号に変換する微調用ＤＡコンバータ（ＤＡＣ）６と、微調用ＤＡＣ６からの信号について低周波を通過させ平滑化するＬＰＦ（第２のＬＰＦ）７と、両ＬＰＦ５，７からの信号を合成する合成器８と、合成器８からの信号の電圧に基づいて発振する電圧制御発振器（ＶＣＯ）９と、ＶＣＯ９からの出力を分岐して入力し、１／Ｎに分周して制御回路３に出力する分周器（第２の分周器）１０とを有する。

制御回路３は、ＦＰＧＡ（Field Programmable Gate Array）、ＤＳＰ（Digital Signal Processor）又はＡＳＩＣ（Application Specific Integrated Circuit）等で構成され、周波数の粗調整を行うための電圧データを粗調用ＤＡＣ４に出力し、周波数の微調整を行うための電圧データを微調用ＤＡＣ６に出力する動作を行う。
つまり、粗調用の周波数データは粗く設定され、微調用の周波数データは細かく設定されるようになっており、粗調用の周波数に微調用の周波数を合成することでＶＣＯ９の制御電圧を高精度な電圧値で同時に調整している。

ここで、制御回路３，粗調用ＤＡＣ４、ＬＰＦ５、微調用ＤＡＣ６、ＬＰＦ７、合成器８によってＶＣＯ駆動回路を構成しており、更に、そのＶＣＯ駆動回路とＶＣＯ９で発振器を構成している。
また、粗調用ＤＡＣ４が粗くＶＣＯ出力周波数（粗調用周波数）を設定し、微調用ＤＡＣ６が微調用周波数を設定して、合成器８において粗調用周波数に微調用周波数を合成することで、高精度に周波数を設定し、その平滑化された電圧がＶＣＯ９の制御端子に入力される。
つまり、微調用ＤＡＣ６、ＬＰＦ７、合成器８で全体のＰＬＬ制御回路を構成している。

［第１の発振器：図２］
次に、上記周波数シンセサイザにおける発振器の具体的構成について図２を参照しながら説明する。図２は、本発明の実施の形態に係る第１の発振器の構成図である。
本発明の実施の形態に係る第１の発振器（第１の発振器）は、図２に示すように、電圧制御発振器（ＶＣＯ）９と、制御回路３と、制御回路３から粗調用周波数のデジタルデータを入力してアナログ電圧データに変換する粗調用ＤＡＣ４と、粗調用ＤＡＣ４からの出力を数倍に増幅するオペアンプ１１と、制御回路３からの微調用周波数のデジタルデータを入力してパルス幅変調（ＰＷＭ：Pulse Width Modulation）するパルス幅変調回路１２と、パルス幅変調回路１２からのデジタルデータをアナログ電流データに変換する微調用ＤＡＣ６と、オペアンプ１１からの出力を平滑化するＬＰＦ５と、微調用ＤＡＣ６からの出力を平滑化するＬＰＦ７とを備え、粗調用周波数電圧と微調用周波数電圧を結合してＶＣＯ９に出力する合成手段（合成器）が、抵抗Ｒ、コンデンサＣによって構成されている。

合成手段を具体的に説明すると、オペアンプ１１からの出力を粗調系ライン、微調用ＤＡＣ６からの出力を微調系ラインとすると、粗調系ラインには、抵抗Ｒ5 、ＬＰＦ５が直列に接続され、ＶＣＯ９の制御端子に入力している。

また、微調系ラインには、ＬＰＦ７、抵抗Ｒ4 が直列に接続され、抵抗Ｒ4 は低抵抗で接地されている。

そして、粗調系ラインと微調系ラインは、抵抗Ｒ5 とＬＰＦ５との間の点と、微調用ＤＡＣ６とＬＰＦ７との間の点が抵抗Ｒ6 を介して接続され、更にＬＰＦ５とＶＣＯ９との間の点と、ＬＰＦ７と抵抗Ｒ4 との間の点がコンデンサＣ8 を介して容量結合している。

ここで、ＬＰＦ５は、低い周波数しか通過させない周波数通過特性（応答速度の遅い）を有する重い第１のＬＰＦである。また、ＬＰＦ７は、高い周波数まで通過させる周波数通過特性（応答速度の速い）を有する軽い第２のＬＰＦである。

第１の発振器は、微調用ＤＡＣ６からの出力が電流出力型の構成である。つまり、粗調系ラインは電圧駆動であるが、微調系ラインにおいては、微調用ＤＡＣ６からの出力電流によって微調用周波数が調整される構成である。
粗調用ＤＡＣ４からの出力は、大まかなＶＣＯ出力周波数を決定するための電圧をＶＣＯ９の制御端子に与えるものである。
ＰＬＬ制御回路として、ＶＣＯ９を制御する微細電圧は、微調用ＤＡＣ６からの制御電流であり、この電流が、ＬＰＦ７で平滑化され、オペアンプ１１で増幅された粗調用ＤＡＣ４からの出力にコンデンサＣ8 で結合して加算され、ＶＣＯ９の制御端子に印加される。

尚、ＬＰＦとしては、抵抗ＲとコンデンサＣの組み合わせであるＲＣフィルタ、コイルＬとコンデンサＣの組み合わせである抵抗ゼロのＬＣフィルタ、抵抗Ｒ、コイルＬとコンデンサＣを組み合わせたフィルタであってもよい。

微調用ＤＡＣ６の出力の直流成分により、微調用ＤＡＣ６の出力段における電圧Ｖ1 ＝（ＬＰＦ７の抵抗値＋Ｒ4 ）Ｉ（電流）であり、抵抗Ｒ4 の入力段における電圧Ｖ2 ＝Ｒ4 Ｉとなる。
微調用ＤＡＣ６の直流成分がＶＣＯ９の入力段の直流成分に影響を与えないようにするために、微調用ＤＡＣ６からの出力は、高抵抗の抵抗Ｒ6 を介して粗調用ＤＡＣ４からの出力に接続する。このとき、各抵抗の条件として、（ＬＰＦ７の抵抗値＋Ｒ4 ）≪Ｒ6 とする。ＬＰＦ７の抵抗値＋抵抗Ｒ4 に比べて非常に大きくすることで、微調用ＤＡＣ６の直流成分は粗調用ＤＡＣ４の直流成分に影響を与えない無視できる値とになる。

また、抵抗Ｒ6 を接続したことにより、ＶＣＯ制御端子に印加される粗調電圧は、オペアンプ１１からの出力電圧から抵抗Ｒ5 、Ｒ6 、ＬＰＦ７の抵抗値で分圧されるが、抵抗Ｒ6 の値が大きいため、ほぼ、｛Ｒ6 ／（Ｒ5 ＋Ｒ6 ）｝Ｖ（電圧）になる。
また、ＬＰＦ７の抵抗値は、微調用ＤＡＣ６の出力を電圧に変換するための抵抗であると共に、ＬＰＦ７のコンデンサＣを追加することで、微調用ＤＡＣの出力信号を平滑化するＬＰＦとしても動作する。

ＶＣＯ制御端子に印加される電圧のノイズは、ＶＣＯ９の出力へのスプリアス（不要波）の原因になるため、ＬＰＦ５は、粗調用ＤＡＣ４の出力のノイズを除去するための重い時定数のＬＰＦ（粗調用ＬＰＦ）である。これに対して、ＬＰＦ７及び抵抗Ｒ4は軽い時定数のＬＰＦ（微調用ＬＰＦ）ということになる。

広帯域なＶＣＯ９の制御電圧の範囲は、０〜２０Ｖか、それ以上の電圧が必要になることも多く、ＤＡＣの電源電圧以上が要求される場合があるため、オペアンプ１１で増幅することがある。
オペアンプ１１は、電圧を増幅する目的のため、ＶＣＯ９の制御電圧範囲が低いときは使用しなくてもよい。

第１の発振器及びそれを備えた本周波数シンセサイザでは、ＶＣＯ９の制御端子からみたインピーダンスは、コンデンサＣ8 と抵抗Ｒ4 で決まるため、抵抗Ｒ4 を小さくし、コンデンサＣ8 を大きくすることでインピーダンスを低くできる。ここで、抵抗Ｒ4 を数十とすることとコンデンサＣ8 を数μＦとすることで任意の周波数に対して、低インピーダンスとすることができ、ＶＣＯの位相雑音特性の劣化を防ぐことができる。

そして、第１の発振器において、制御回路３とパルス幅変調回路１２とを信号処理部１５としてシールドブロック（請求項における第３のシールドケースに相当する）に納め、粗調用ＤＡＣ４を第１のＤＡＣ部１６としてシールドブロック（請求項における第２のシールドケースに相当する）に納め、微調用ＤＡＣ６を第２のＤＡＣ部１７としてシールドブロック（請求項における第４のシールドケースに相当する）に納め、オペアンプ１１を増幅部１８としてシールドブロック（シールドケースに相当する）に納め、接続手段及びＶＣＯ９をＶＣＯフィルタ部１９としてシールドブロック（請求項における第１のシールドケースに相当する）に納めている。

信号処理部１５は、制御回路３が外部からクロックを供給されて動作するものであり、ノイズの発生源であって、処理スピードや内部クロックなどによりＶＣＯ９にノイズを印加する可能性がある。そのため、シールドブロックに収納してノイズをＶＣＯ９に印加しないようにしている。

第１のＤＡＣ部１６及び第２のＤＡＣ部１７は、信号処理部１５に直接接続すれており、サンプリングクロックに使用するクロック（通常は数十ＭＨｚ〜数百ＭＨｚ）が供給されるラインからのリークがＶＣＯ９にノイズとして印加される可能性がある。そのため、第１のＤＡＣ部１６、第２のＤＡＣ部１７を各々シールドブロックに収納してノイズの影響を少なくしている。

増幅部１８は、第１のＤＡＣ部１６からの信号を増幅するため、当該増幅部１８に他の部位から信号が飛び込むと、そのまま信号が増幅されて伝送されることになるため、増幅部１８もシールドブロックに収納してノイズをＶＣＯ９に印加しないようにしている。

また、ＶＣＯフィルタ部１９は、外部から電源が供給されるＶＣＯ９を含み、外部からのノイズの影響を受けると、スプリアスが発生するから、外部からのノイズの影響を受けないようにするため、ＶＣＯフィルタ部１９をシールドブロックに収納している。

［第２の発振器：図３］
また、第１の発振器において、ＶＣＯ９の制御電圧が低いときはオペアンプ１１を使用しなくてもよいため、オペアンプ１１を必要としない構成を図３に示す。図３は、オペアンプを必要としない第２の発振器の構成図である。

［第１のＤＡＣ部によるノイズの影響：図４，図５］
次に、第１のＤＡＣ部１６によるノイズの影響について図４及び図５を参照しながら説明する。図４は、第１のＤＡＣ部によるノイズに対するスプリアスレベルを示す図であり、図５は、第１のＤＡＣ部によるスプリアス発生を示す図である。
第1のＤＡＣ部１６を経由してＶＣＯ９の制御端子にノイズが印加された場合、図５に示すスプリアスが発生する。図５では、ノイズ周波数が２０ｋＨｚの時の例を示している。
図５において、左側の山がキャリア信号であり、右側（２０ｋＨｚ離調）に現れているのがスプリアスであり、キャリアとスプリアスとの差が、キャリアに対してのスプリアスレベル比（ｄＢｃ）である。

また、図４に示すように、ノイズは、μＶｒｍｓ（マイクロボルトＲＭＳ値：電圧の実効値であり、単位は１０^-6のオーダー）であり、極めて低いレベルのノイズでも影響するものである。
また、ＶＣＯの電圧感度（ＭＨｚ／Ｖ）により、この影響の度合いは変化する。
第２のＤＡＣ部１７と比べてスプリアスに対する出力信号のレスポンス（電圧感度）が良いため、最もシールドを必要とする。

［第２のＤＡＣ部によるノイズの影響：図６，図７］
次に、第２のＤＡＣ部１７によるノイズの影響について図６及び図７を参照しながら説明する。図６は、第２のＤＡＣ部によるノイズに対するスプリアスレベルを示す図であり、図７は、第２のＤＡＣ部によるスプリアス発生を示す図である。
第２のＤＡＣ部１７を経由してＶＣＯ９の制御端子にノイズが印加された場合、図７に示すスプリアスが発生する。図７では、ノイズ周波数が２０ｋＨｚの時の例を示している。
図７において、左側の山がキャリア信号であり、右側（２０ｋＨｚ離調）に現れているのがスプリアスであり、キャリアとスプリアスとの差が、キャリアに対してのスプリアスレベル比（ｄＢｃ）である。

また、図６に示すように、ノイズは、μＶｒｍｓ（マイクロボルトＲＭＳ値：電圧の実効値であり、単位は１０^-6のオーダー）であり、極めて低いレベルのノイズでも影響するものの、第１のＤＡＣ部１６と比べるとスプリアスの発生する感度が低い。そのため、第１のＤＡＣ部１６程、シールドの必要性は低いと考えられる。

次に、本周波数シンセサイザにおける種々のシールド構成について説明する。
図２及び図３では、信号処理部１５，第１のＤＡＣ部１６，第２のＤＡＣ部１７，増幅部１８，ＶＣＯフィルタ部１９を各々シールドブロックに収納したが、以下の第１〜３の例のような構成としてもよい。

第１の例として、ＶＣＯフィルタ部１９のみをシールドする構成である（請求項における第１のシールドケースに相当する）。ＶＣＯフィルタ部１９内のＶＣＯ９にノイズが印加すると、スプリアスが発生するため、それを防止するための最低限の構成である。

第２の例として、信号処理部１５，第１のＤＡＣ部１６，第２のＤＡＣ部１７，増幅部１８を一体にシールドすると共に、ＶＣＯフィルタ部１９をシールドする構成である。ノイズ発生源である信号処理部１５，第１のＤＡＣ部１６，第２のＤＡＣ部１７，増幅部１８を一つのシールドケース（請求項における第５のシールドケースに相当する）等に収め、更にＶＣＯフィルタ部１９をシールドすることで、ＶＣＯ９へのノイズの影響を小さくできるものである。

第３の例として、信号処理部１５，第２のＤＡＣ部１７，増幅部１８を一体にシールドすると共に、第１のＤＡＣ部１６をシールドし、更にＶＣＯフィルタ部１９をシールドする構成である。ノイズ発生源である信号処理部１５，第２のＤＡＣ部１７，増幅部１８を一つのシールドケース（請求項における第６のシールドケースに相当する）等に収め、特にＶＣＯ９にノイズの影響を与える可能性の高い第１のＤＡＣ部１６を個別にシールドし、更にＶＣＯフィルタ部１９をシールドすることで、ＶＣＯ９へのノイズの影響を更に小さくできるものである。

［具体的シールド構成：図８〜図１２］
次に、具体的なシールドの構成について図８〜図１２を参照しながら説明する。図８は、基板上に各部を配置してシールドケースで覆った構成の概略図であり、図９は、図８の断面概略図であり、図１０は、基板両面に各部を配置してシールドケースで覆った構成の断面説明図であり、図１１は、基板上に一体型のシールドケースを形成した構成の概略図であり、図１２は、図１１のシールドケースにシールド用の蓋をした構成の概略図である。

図８に示すように、基板３１上に信号処理部１５，第１のＤＡＣ部１６，第２のＤＡＣ部１７，増幅部１８，ＶＣＯフィルタ部１９の各部を分離して配置し、各部を覆うようにシールドケース３２ａ〜３２ｄで覆うようにシールド構成を実現する。
ＶＣＯフィルタ部１９は一つのシールドケースに収納し、他の部分を各々、若しくは、いくつかの部分をまとめて一つのシールドケースに収納するものである。
各部への配線接続は、基板３１を多層とし、基板３１内に信号ライン３３を形成し、各部から信号ライン３３にスルーホール（ビアホール）３４を介して信号線で接続するようにしている。

また、図１０に示すように、基板３１の両面に各部を配置し、上面の各部をシールドケース３２で覆い、下面の各部をシールドケース３２′で覆い、基板３１内に信号ライン３３を形成して、スルーホール３４で各部と信号ライン３３を接続するようにしている。
尚、基板３１両面の表面にはグランドライン３５を形成し、両面のグランドライン３５をスルーホール３６で接続している。基板３１両面のグランドライン３５によってクロック等のノイズをグランドに吸収でき、基板３１内の信号ライン３３及び各部へのノイズの影響を少なくしている。つまり、基板内部でもシールドされている。

図１０における基板両面に各部を配置する構成では、一方の面に信号処理部１５とＶＣＯフィルタ部１９を分離して配置し、他方の面に第１のＤＡＣ部１６と第２のＤＡＣ部１７を分離して配置して、各部を各々シールケースで覆うようにすると、ＶＣＯ９へのノイズの影響を更に少なくできるものである。

また、図１１に示すように、基板３１上に一体型のシールドケース３７を形成し、図１２に示すようにシールド用の蓋３９を被せるようにしてシールドを実現してもよい。
尚、信号線は、シールドケース３７の内側の側壁に形成されたスリット３８が各部屋を貫通しており、当該スリット３８に信号線を配線して各部を接続するようになっている。
また、一体型のシールドケース３７を基板３１の両面に設け、スルーホールにより信号線で各部を接続し、各シールドケース３７に蓋３９をする構成としてもよい。

上記シールド構成では、各部の回路毎に機械的なシールドを施し、不要なノイズがＶＣＯフィルタ部１９に結合しないようにしている。
また、基板３１の表面にグランドライン３５を設け、基板３１内の信号ライン３３で各部を接続すれば、ノイズをグランドライン３５で吸収できるため、ノイズの影響を更に小さくできる効果がある。

［第３，４の発振器：図１３，図１４］
次に、第３の発振器と第４の発振器について図１３、図１４を参照しながら説明する。図１３は、本発明の実施の形態に係る第３の発振器の構成図であり、図１４は、本発明の実施の形態に係る第４の発振器の構成図である。
第３の発振器は、第１の発振器のＶＣＯフィルタ部１９を図１３のＶＣＯフィルタ部１９′とし、第４の発振器は、第２の発振器のＶＣＯフィルタ部１９を図１４のＶＣＯフィルタ部１９′としたものである。

第３，４の発振器におけるＶＣＯフィルタ部１９′は、粗調系ラインに、抵抗Ｒ5 、ＬＰＦ５、ＬＰＦ１３が直列に接続され、ＶＣＯ９の制御端子に入力している。

そして、ＬＰＦ５とＬＰＦ１３の間にはコンデンサＣ8 の一端が接続され、他端は抵抗Ｒ4 を介して接地されている。
尚、ＬＰＦとしては、抵抗ＲとコンデンサＣの組み合わせであるＲＣフィルタ、コイルＬとコンデンサＣの組み合わせである抵抗ゼロのＬＣフィルタ、抵抗Ｒ、コイルＬとコンデンサＣを組み合わせたフィルタであってもよい。

また、微調系ラインに、抵抗Ｒ1 、Ｒ4 が直列に接続され、抵抗Ｒ4 の終端は接地されている。
粗調系ラインの抵抗Ｒ5 とＬＰＦ５の間の点と微調系ラインの微調用ＤＡＣ６と抵抗Ｒ1 との間の点は、抵抗Ｒ6 を介して接続している。
また、粗調系ラインのＬＰＦ５とＬＰＦ１３の間の点と微調系ラインの抵抗Ｒ1 と抵抗Ｒ4 との間の点は、コンデンサＣ8 を介して結合している。

第３，４の発振器は、微調用ＤＡＣ６の出力が電圧出力型の場合の構成である。つまり、粗調系ラインは電圧駆動であり、微調系ラインも電圧駆動で動作するものである。基本的動作原理は、第１の発振器における電流出力型と同様である。

第３，４の発振器は、粗調用ＤＡＣ４の出力が大まかなＶＣＯ出力周波数を決定し、微調用ＤＡＣ６の出力のＰＷＭ信号がＰＬＬを制御している。
微調用ＤＡＣ６の出力のＰＷＭ信号は、コンデンサＣ8 にて粗調用ＤＡＣ４の出力に加算される。

微調系ラインの微調用ＤＡＣ６の直流成分が、粗調系ラインに影響しないように、抵抗Ｒ6 を接続している。特に、抵抗Ｒ1 ＋Ｒ4 の値に比べて、抵抗Ｒ6 の値を十分大きくすることで影響は少なくなるものである。

また、ＬＰＦ１３は、ＰＷＭ信号を平滑化するためのＬＰＦ（第３のＬＰＦ）である。
また、抵抗Ｒ5 及びＬＰＦ５は、粗調用ＤＡＣ４の出力のノイズを除去するための重いＬＰＦである。

第３，４の発振器及びそれを備えた周波数シンセサイザは、第１の発振器及びそれを備えた周波数シンセサイザと同様なシールド構成とすることで、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる効果がある。

本発明は、ＶＣＯの制御端子からみたインピーダンスを低くして、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる発振器及び周波数シンセサイザに好適である。

本発明の実施の形態に係る周波数シンセサイザの概略構成図である。 本発明の実施の形態に係る第１の発振器の構成図である。 オペアンプを必要としない第２の発振器の構成図である。 第１のＤＡＣ部によるノイズに対するスプリアスレベルを示す図である。 第１のＤＡＣ部によるスプリアス発生を示す図である。 第２のＤＡＣ部によるノイズに対するスプリアスレベルを示す図である。 第２のＤＡＣ部によるスプリアス発生を示す図である。 基板上に各部を配置してシールドケースで覆った構成の概略図である。 図８の断面概略図である。 基板両面に各部を配置してシールドケースで覆った構成の断面説明図である。 基板上に一体型のシールドケースを形成した構成の概略図である。 図１１のシールドケースにシールド用の蓋をした構成の概略図である。 本発明の実施の形態に係る第３の発振器の構成図である。 本発明の実施の形態に係る第４の発振器の構成図である。 従来の周波数シンセサイザの概略構成図である。

符号の説明

１…発振回路、 ２…分周器、 ３…制御回路、 ４…粗調用ＤＡＣ、 ５…ＬＰＦ、 ６…微調用ＤＡＣ、 ７…ＬＰＦ、 ８…合成器、 ９…電圧制御発振器（ＶＣＯ）、 １０…分周器、 １１…オペアンプ、 １２…パルス幅変調回路（ＰＷＭ）、 １３…ＬＰＦ、 １５…信号処理部、 １６…第１のＤＡＣ部、 １７…第２のＤＡＣ部、 １８…増幅部、 １９…ＶＣＯフィルタ部、 ２１…発振器、 ２２…分周器、 ２３…位相比較器（ＰＬＬ ＩＣ）、 ２４…チャージポンプ、 ２５…ＬＰＦ、 ２６…ＶＣＯ、 ２７…分周器、 ３１…基板、 ３２…シールドケース、 ３３…信号ライン、 ３４…スルーホール、 ３５…グランドライン、 ３６…スルーホール、 ３７…一体型シールドケース、 ３８…スリット、 ３９…シールド用蓋

Claims (13)

1. 所望の周波数を発振する電圧制御発振器と、
   クロックによって動作し、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、
   サンプリングクロックを入力し、粗調用周波数のデジタルデータを入力して、アナログ信号を出力する粗調用ＤＡＣと、
   サンプリングクロックを入力し、微調用周波数のデジタルデータを入力して、アナログ信号を出力する微調用ＤＡＣと、
   前記粗調用ＤＡＣからの出力のノイズを除去して前記電圧制御発振器の制御端子への入力とする第１のＬＰＦと、
   前記微調用ＤＡＣからの出力を電圧に変換して信号の平滑化を行う第２のＬＰＦと、
   前記第１のＬＰＦの入力段と前記第２のＬＰＦの入力段とを接続する抵抗と、
   前記第１のＬＰＦの出力に前記第２のＬＰＦの出力が加算されるよう容量結合するコンデンサとを有し、
   前記第１のＬＰＦは、前記第２のＬＰＦの周波数通過特性に対して低い周波数しか通過させない周波数通過特性を有し、
   前記第２のＬＰＦは、前記第１のＬＰＦの周波数通過特性に対して高い周波数まで通過させる周波数通過特性を有し、
   前記電圧制御発振器、前記第１のＬＰＦ、前記第２のＬＰＦ、前記抵抗、前記コンデンサを第１のシールドケースに収納したことを特徴とする発振器。
2. 所望の周波数を発振する電圧制御発振器と、
   クロックによって動作し、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路と、
   サンプリングクロックを入力し、粗調用周波数のデジタルデータを入力して、アナログ信号を出力する粗調用ＤＡＣと、
   サンプリングクロックを入力し、微調用周波数のデジタルデータを入力して、アナログ信号を出力する微調用ＤＡＣと、
   前記粗調用ＤＡＣからの出力のノイズを除去する、低い周波数しか通過させない周波数通過特性を有する第１のＬＰＦと、
   前記微調用ＤＡＣからの出力の電圧を分圧する分圧手段と、
   前記第１のＬＰＦの入力段と前記分圧手段の入力段とを接続する抵抗と、
   前記第１のＬＰＦからの出力信号を平滑化して前記電圧制御発振器の制御端子への入力とする第３のＬＰＦと、
   前記第１のＬＰＦの出力に前記分圧手段で分圧された電圧が印加されるよう容量結合するコンデンサとを有し、
   前記第１のＬＰＦは、前記第３のＬＰＦの周波数通過特性に対して低い周波数しか通過させない周波数通過特性を有し、
   前記電圧制御発振器、前記第１のＬＰＦ、前記第３のＬＰＦ、前記抵抗、前記コンデンサを第１のシールドケースに収納したことを特徴とする発振器。
3. 粗調用ＤＡＣを第２のシールドケースに収納したことを特徴とする請求項１又は２記載の発振器。
4. 制御回路を第３のシールドケースに収納したことを特徴とする請求項３記載の発振器。
5. 微調用ＤＡＣを第４のシールドケースに収納したことを特徴とする請求項４記載の発振器。
6. 制御回路、粗調用ＤＡＣ及び微調用ＤＡＣを第５の、一つのシールドケースに収納したことを特徴とする請求項１又は２記載の発振器。
7. 制御回路及び微調用ＤＡＣを第６の、一つのシールドケースに収納したことを特徴とする請求項３記載の発振器。
8. 第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
   第２のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
   前記第１のＬＰＦの入力段と前記第２のＬＰＦの入力段とを接続している抵抗の値は、前記第２のＬＰＦを構成する抵抗の値の総和より大きいことを特徴とする請求項１記載の発振器。
9. 第１のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
   第３のＬＰＦは、抵抗とコンデンサ、コイルとコンデンサ又は抵抗、コイルとコンデンサで構成され、
   分圧手段は、複数の抵抗で構成され、
   前記第１のＬＰＦの入力段と前記分圧手段の入力段とを接続している抵抗の値は、前記分圧手段を構成する抵抗の値の総和より大きいことを特徴とする請求項２記載の発振器。
10. 基板上に各部を分離して配置し、当該各部をシールドケースで覆うようにしたことを特徴とする請求項１乃至９のいずれか記載の発振器。
11. 基板の両面に各部を分離して配置し、当該各部をシールドケースで覆うようにしたことを特徴とする請求項１乃至９のいずれか記載の発振器。
12. 基板上に複数の部屋を有する一体型のシールドケースを設け、当該複数の部屋に各部を配置し、当該シールドケースを蓋で覆う構成としたことを特徴とする請求項１乃至９のいずれか記載の発振器。
13. 請求項１乃至１２のいずれか記載の発振器と、
    基準周波数を発振する基準周波数発振回路と、
    前記発振された基準周波数を１／Ｍに分周する第１の分周器と、
    前記電圧制御発振器の出力をフィードバックし、１／Ｎに分周する第２の分周器とを備え、
    前記発振器における制御回路は、前記第１の分周器からの信号と前記第２の分周器からの信号を入力して比較し、両信号の差分に基づいて粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力することを特徴とする周波数シンセサイザ。

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