TWI455486B - Ｐｌｌ電路 - Google Patents

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TWI455486B
TWI455486B TW100102116A TW100102116A TWI455486B TW I455486 B TWI455486 B TW I455486B TW 100102116 A TW100102116 A TW 100102116A TW 100102116 A TW100102116 A TW 100102116A TW I455486 B TWI455486 B TW I455486B
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Hiroki Kimura
Naoki Onishi
Shoichi Tsuchiya
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Nihon Dempa Kogyo Co
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Description

PLL電路
本發明是有關PLL(Phase Locked Loop)電路，特別是有關可不使雜訊特性劣化來壓制耗費電力而提升可靠度的PLL電路。
[以往的PLL電路：圖9]
一邊參照圖9一邊說明有關以往的PLL電路。圖9是以往的PLL電路的構成圖。
如圖9所示，以往的PLL電路是由VCO(Voltage Controlled Oscillator：電壓控制振盪器)1、PLL IC(PLL Integrated Circuit：相位比較手段)2、類比濾波器3、基準振盪器4、DDS(Direct Digital Synthesizer)電路5、及控制電路6所構成。
VCO1是藉由從類比濾波器3輸出的控制電壓來輸出所望的振盪頻率Fout。
PLL IC2是輸入振盪頻率Fout，在由控制電路6供給的分頻比的設定值，以來自DDS電路5的輸出頻率Fdds作為基準訊號(時脈)進行分頻，且將分頻頻率輸出至類比濾波器3。
類比濾波器3是使來自PLL IC2的分頻頻率平滑化而作為VCO1的控制電壓輸出。
基準振盪器4是以VCXO(Voltage Controlled Crystal Oscillator)、TCXO(Temperature Compensated Crystal Oscillator)、OCXO(Oven Controlled Crystal Oscillator)等所構成，按照來自控制電路6的基準頻率選擇訊號，將基準頻率Fref輸出至DDS電路5。
DDS電路5是按照來自控制電路6的Fdds選擇訊號，將根據來自基準振盪器4的基準頻率Fref所生成的輸出頻率Fdds輸出至PLL IC2。
控制電路6是對基準振盪器4輸出基準頻率選擇訊號，對DDS電路5輸出Fdds選擇訊號，對PLL IC2輸出分頻比的設定資料。
[以往的PLL電路的動作]
在以往的PLL電路中，控制電路6是對PLL IC2及DDS電路5輸出一形成以PLL電路作為振盪器使用的系統之規定的頻道(頻率)那樣的資料(分頻比的設定資料、Fdds選擇訊號)，進行設定。
PLL IC2是根據設定資料來決定分頻比、計數值，DDS電路5是決定作為PLL IC2的基準訊號使用之任意的輸出頻率Fdds。藉此，VCO輸出是形成規定頻率Fout者。
[關聯技術]
關聯的先前技術有特開平07-131343號公報「頻率合成器」(申請人：ICOM INCORPORATED)[專利文獻1]、特開2007-208367號公報「同步訊號生成裝置、發訊器送信及控制方法」(申請人：KENWOOD CORPORATION)[專利文獻2]、特開2002-141797號公報「頻率合成器」(申請人：Mitsubishi Electric Corporation)[專利文獻3]。
在專利文獻1是揭示：在頻率合成器中，按各輸出頻率，基準頻率切換訊號與DDS輸出頻率切換訊號的組合會被記憶於記憶體，在PLL電路閉鎖時不要波成分會被趕到通過區域外。
在專利文獻2是揭示：在同步訊號生成裝置中，發送波成指示頻率，DDS的輸入頻率與輸出頻率的組合是以使DDS的輸出之寄生頻率(spurious)能夠形成所定水準以下的方式，調整分頻器(1/N)的分頻比N、DDS的輸出頻率/輸入頻率、分頻器(1/Ma)的分頻比Ma、倍頻器(×Mb)的倍增數Mb。
在專利文獻3是揭示：在頻率合成器中，將DDS的輸出予以輸入至相位同步迴路之前，使通過窄頻寬的頻率可變型濾波器，使該濾波器的中心頻率變化而來除去寄生頻率。
在以往的PLL電路中，作為合成器使用時，在改變DDS電路輸出頻率Fdds、PLL IC的設定下，雖可成複數的頻道輸出，但可作為DDS輸出的頻率Fdds是有上限，為了提高振盪頻率Fout，必須提高在PLL IC內的分頻比。
然而，藉由提高在PLL IC內的分頻比，會有使在Fdds所取得的雜訊特性劣化的問題點。
例如，將分頻比設為100時，形成伴隨20log100=40dB的劣化。
並且，提高DDS電路輸出頻率本身，也會使電路的耗費電力增大，會有PLL電路的可靠度降低的問題點。
另外，在專利文獻1，2，3是未形成利用基準頻率及相對於其倍頻之Fdds的折疊頻率來生成Fdds(desired)而選擇所望的頻率之構成。
本發明是有鑑於上述實際情況而研發者，以提供一種可不使雜訊特性劣化來壓制耗費電力而提升可靠度的PLL電路為目的。
用以解決上述以往例的問題點之本發明的PLL電路，係具有：電壓控制振盪器；及相位比較手段，其係將前述電壓控制振盪器的輸出予以分頻，而比較與基準訊號的相位，以根據相位差的訊號作為前述電壓控制振盪器的控制電壓輸出，其特徵係具有：基準振盪器，其係依據基準頻率選擇訊號來使基準頻率成為可變而輸出；DDS電路，其係根據被輸入的基準頻率，按照來自外部的輸出指示訊號，將輸出訊號輸出的同時，前述基準頻率及相對於該頻率的倍增的頻率之輸出訊號的折疊訊號也輸出；第1放大器，其係以從外部輸入的第1放大設定值來放大來自前述DDS電路的輸出訊號；可變濾波器，其係按照從外部輸入的可變頻率設定值來將頻率通過區域形成可變而使來自前述第1放大器的輸出訊號通過；第2放大器，其係以從外部輸入的第2放大設定值來放大來自前述可變濾波器的輸出訊號，作為基準訊號輸出至前述相位比較手段；及控制電路，其係一旦使前述基準訊號形成希望的頻率之指示訊號被輸入，則輸出對應於該指示訊號的基準頻率選擇訊號至前述基準振盪器，輸出對應於該指示訊號的輸出指示訊號至前述DDS電路，輸出對應於該指示訊號的第1放大設定值至前述第1放大器，輸出對應於該指示訊號的可變頻率設定值至前述可變濾波器，輸出對應於該指示訊號的第2放大設定值至前述第2放大器，輸出分頻比至前述相位比較手段。
因此，可在微細且廣範圍生成希望的基準訊號而選擇，具有可不使雜訊特性劣化來壓制耗費電力而使電路的可靠度提升的效果。
本發明在上述PLL電路中，控制電路為了使基準訊號形成希望的頻率，而輸出使基準振盪器的基準頻率及DDS電路的輸出訊號雙方成為可變的基準頻率選擇訊號及輸出指示訊號。
本發明在上述PLL電路中，控制電路為了使基準訊號形成希望的頻率，而對於基準頻率及該頻率的倍增的頻率，使輸出訊號的折疊頻率生成於DDS電路，以能夠在可變濾波器選擇希望的頻率之方式輸出可變頻率設定值。
本發明在上述PLL電路中，控制電路係具有：頻率表，其係對應於所被輸入的指示訊號來記憶基準頻率選擇訊號及輸出指示訊號；設定值對應表，其係對應於前述指示訊號來記憶第1放大設定值、第2放大設定值、可變頻率設定值、分頻比；及控制部，其係對於前述指示訊號的輸入，參照前述頻率表來輸出所對應的基準頻率選擇訊號及輸出指示訊號，參照前述設定值對應表來輸出所對應的第1放大設定值、第2放大設定值、可變頻率設定值、分頻比。
本發明的PLL電路，係具有：電壓控制振盪器；及相位比較手段，其係將前述電壓控制振盪器的輸出予以分頻，而比較與基準訊號的相位，以根據相位差的訊號作為前述電壓控制振盪器的控制電壓輸出，其特徵係具有：基準振盪器，其係依據基準頻率選擇訊號來使基準頻率成為可變而輸出；DDS電路，其係根據被輸入的基準頻率，按照來自外部的輸出指示訊號，將輸出訊號輸出的同時，前述基準頻率及相對於該頻率的倍增的頻率之輸出訊號的折疊訊號也輸出；第1放大器，其係以從外部輸入的第1放大設定值來放大來自前述DDS電路的輸出訊號；複數的濾波器，其係具備各相異的頻率通過區域特性；第1開關，其係依據從外部輸入的選擇訊號來選擇前述複數的濾波器，將來自前述第1放大器的輸出訊號輸出至該選擇的濾波器；第2開關，其係依據從外部輸入的選擇訊號來選擇前述選擇的濾波器，輸出來自該濾波器的輸出訊號；第2放大器，其係以從外部輸入的第2放大設定值來放大來自前述第2開關的輸出訊號，作為基準訊號輸出至前述相位比較手段；控制電路，其係一旦使前述基準訊號形成希望的頻率之指示訊號被輸入，則輸出對應於該指示訊號的基準頻率選擇訊號至前述基準振盪器，輸出對應於該指示訊號的輸出指示訊號至前述DDS電路，輸出對應於該指示訊號的第1放大設定值至前述第1放大器，輸出對應於該指示訊號的第2放大設定值至前述第2放大器，輸出對應於該指示訊號的選擇訊號至前述第1開關及前述第2開關，輸出分頻比至前述相位比較手段。
因此，可在微細且廣範圍生成希望的基準訊號而選擇，具有可不使雜訊特性劣化來壓制耗費電力而使電路的可靠度提升的效果。
本發明在上述PLL電路中，控制電路為了使基準訊號形成希望的頻率，而輸出使基準振盪器的基準頻率及DDS電路的輸出訊號雙方成為可變的基準頻率選擇訊號及輸出指示訊號。
本發明在上述PLL電路中，控制電路為了使基準訊號形成希望的頻率，而對於基準頻率及該頻率的倍增的頻率，使輸出訊號的折疊頻率生成於DDS電路，以能夠在第1開關及第2開關選擇希望的頻率之方式輸出選擇訊號。
本發明在上述PLL電路中，控制電路係具有：頻率表，其係對應於所被輸入的指示訊號來記憶基準頻率選擇訊號及輸出指示訊號；設定值對應表，其係對應於前述指示訊號來記憶第1放大設定值、第2放大設定值、選擇訊號、分頻比；及控制部，其係對於前述指示訊號的輸入，參照前述頻率表來輸出所對應的基準頻率選擇訊號及輸出指示訊號，參照前述設定值對應表來輸出所對應的第1放大設定值、第2放大設定值、選擇訊號、分頻比。
一邊參照圖面一邊說明有關本發明的實施形態。
[實施形態的概要]
本發明的實施形態的PLL電路是若對基準頻率Fref設定DDS電路的輸出頻率Fdds，則產生Fref±Fdds、Fref×2±Fdds、Fref×3±Fdds、‧‧‧等的折疊頻率成分。在本PLL電路是利用該等折疊頻率成分來使Fref及Fdds形成可變，而可藉由其組合來取得所望的Fdds(desired)。
[第1PLL電路：圖1]
一邊參照圖1一邊說明有關本發明的第1實施形態的PLL電路(第1PLL電路)。圖1是第1PLL電路的構成圖。
如圖1所示，第1PLL電路具有：VCO1、PLL IC2、類比濾波器3、基準振盪器4、DDS電路5、控制電路6、第1放大器(AMP)7、可變濾波器(Filter)8、及第2放大器(AMP)9。
[各部]
說明第1PLL電路的各部。
VCO1是依據從類比濾波器3輸出的控制電壓來輸出所望的振盪頻率Fout。
PLL IC2為：輸入振盪頻率Fout，在由控制電路6所供給的分頻比的設定值，以從DDS電路5經由第2放大器9來輸出的輸出頻率Fdds(desired)作為基準訊號(時脈)進行分頻，且將分頻頻率輸出至類比濾波器3之相位比較器或相位比較手段。
類比濾波器3是使來自PLL IC2的分頻頻率平滑化而作為VCO1的控制電壓輸出。
基準振盪器4是以VCXO、TCXO、OCXO等所構成，按照來自控制電路6的基準頻率選擇訊號，將基準頻率Fref輸出至DDS電路5。
DDS電路5是按照來自控制電路6的Fdds選擇訊號，根據來自基準振盪器4的基準頻率Fref生成Fdds而輸出至第1AMP7。
在此，DDS電路5是不僅Fdds，還產生基準頻率Fref及其倍頻Fref×n±Fdds的折疊頻率，該等的頻率訊號也從DDS電路5輸出至第1AMP7。
控制電路6是對基準振盪器4輸出基準頻率Fref選擇訊號，對DDS電路5輸出Fdds選擇訊號，對第1AMP7及第2AMP9輸出放大設定值1，2，對可變濾波器8輸出可變頻率設定值，對PLL IC2輸出分頻比的設定資料。
有關控制電路6的內部構成、處理內容後述。
第1放大器(AMP)7是依據來自控制電路6的放大設定值1，對應於選擇來自DDS電路5的輸出訊號之訊號而放大。
可變濾波器8是依據來自控制電路6的可變頻率設定值，將通過區域設為可變，使來自第1AMP7的訊號(選擇的訊號)通過，輸出至第2AMP9。
第2放大器(AMP)9是依據來自控制電路6的放大設定值2，對應於來自可變濾波器8的輸出訊號之訊號而放大。
[DSS電路：圖2]
其次，一邊參照圖2一邊說明有關DDS電路5。圖2是表示DDS電路的構成例。
如圖2所示，DDS電路5是由加算器51、正反器(Flipflop)52、正旋波(Sine Wave)表53、數位/類比轉換器(DAC)54、及濾波器55所構成。
在正反器52及DAC54是被輸入根據來自基準振盪器4的基準頻率Fref的取樣時脈。
加算器51是加算從控制電路6輸入的頻率設定值及來自正反器52的輸出值而輸出至正反器52。
正反器52是以取樣時脈來取樣來自加算器51的值而將樣本值輸出至加算器51及正旋波表53。
正旋波表53是記憶相對於輸入值之正旋波的輸出值的表，以來自正反器52的輸入值作為表位址，讀取所對應的正旋波的資料，作為表資料輸出至DAC54。
DAC54是使用取樣時脈將來自正旋波表53的表資料予以類比變換而輸出至濾波器55。
濾波器55是將來自DAC54的輸出予以濾波而作為類比‧正旋波輸出至第1AMP7。
[可變濾波器：圖3，4]
其次，一邊參照圖3，4一邊說明有關可變濾波器8。圖3是表示可變濾波器的例1圖，圖4是表示可變濾波器的例2圖。
如圖3所示，可變濾波器1是在輸入端子與輸出端子之間串聯可變容量二極體D、電容器C、線圈L，在可變容量二極體D與電容器C之間經由電阻R1來施加電源Vc，在輸入段連接電阻R2的一端，另一端是被接地。
又，如圖4所示，可變濾波器2是以可變濾波器1為基本，在輸入段連接線圈L2的一端，另一端被接地，且在輸入段連接電容器C2的一端，另一端被連接至二極體D2的陰極側，二極體D2的陽極側會被接地，在電容器C2與二極體D2之間是經由電阻R2來連接電壓Vc1。並且，在輸出段也具備與輸入段同樣的構成。
[Fdds(desired)之例：圖5]
其次，利用圖5來說明有關藉由Fref與Fdds的組合所取得的Fdds(desired)之例。圖5是表示所取得的Fdds(desired)之例圖。
在圖5中是顯示將Fref固定40MHz，使Fdds從10MHz到20MHz每1MHz變化時發生的折疊頻率之例。
以往只使Fdds變化時，只能取得10～20MHz。相對於此，圖5的例子是在利用40MHz及相對於40MHz的倍增頻率的±Fdds的折疊頻率時，可於20MHz～30MHz、50MHz～70MHz等，每1MHz取得Fdds(desired)的頻率。
而且，因應於用途，可改變Fdds的變化幅度100kHz、10kHz等，藉由改變Fref，可取得更微細且廣範圍的Fdds(desired)。
另外，為了提升Fdds(desired)的選擇精度，而設有可變濾波器8，為了提升PLL IC2的輸入水準，而設有第1AMP7、第2AMP9。
[控制電路：圖6]
其次，一邊參照圖6一邊說明有關控制電路6。圖6是控制電路的構成圖。
如圖6所示，控制電路6基本上是具有控制部61、頻率表62、及設定值等對應表63。
控制部61是輸入來自外部的Fdds(desired)指示訊號，對應於該指示訊號來參照頻率表62及設定值等對應表63而輸出以下的訊號、值。
另外，所謂Fdds(desired)指示訊號是PLL電路的設定者為了取得Fdds(desired)的指示訊號。
Fref選擇訊號是用以特定在基準振盪器4中所被振盪的基準頻率Fref之訊號。
Fdds指示訊號是指定DDS電路5的Fdds之訊號。
放大設定值1是表示對應於Fdds(desired)之第1AMP7的放大設定值，放大設定值2是表示第2AMP9的放大設定值。
可變頻率設定值是對應於Fdds(desired)之可變濾波器8的可變頻率設定值。
分頻比N是表示對應於Fdds(desired)之PLL IC2的分頻比。
頻率表62是記憶對應於Fdds(desired)指示訊號之Fref選擇訊號的值、Fdds指示訊號的值，具體而言，圖5所示的對應關係是形成可從Fdds(desired)取得Fref及Fdds的表。如上述般，Fref及Fdds皆可細設值。
設定值等對應表63是對於Fdds(desired)指示訊號預先記憶放大設定值1，2、可變頻率設定值、分頻比N。
[控制部流程：圖7]
其次，一邊參照圖7一邊說明有關控制部61的處理流程。圖7是控制部的流程圖。
控制部61是一旦從外部(操作者或設定者)輸入Fdds(desired)指示訊號(S1)，則參照頻率表62，特定Fref、Fref×n、Fdds(S2)，將Fref選擇訊號輸出至基準振盪器4(S3)，且將Fdds指示訊號輸出至DDS電路5(S4)。
並且，控制部61參照設定值等設定表63，將往對應於Fdds(desired)的AMP7，9之放大設定值輸出至AMP7，9(S5)。
而且，控制部6參照設定值等設定對應表63，將對應於Fdds(desired)的可變頻率設定值輸出至可變濾波器8(S6)，且將對應於Fdds(desired)的分頻比N輸出至PLL IC2(S7)。
[第2PLL電路：圖8]
其次，一邊參照圖8一邊說明有關第2實施形態的PLL電路(第2PLL電路)。圖8是第2實施形態的PLL電路的構成圖。
如圖8所示，第2PLL電路與圖1所示的第1PLL電路不同的部分是在於取代可變濾波器8，而設有複數的濾波器8a，8b，8c、及用以選擇該等的濾波器的第1開關(SW(1))10a、及第2開關(SW(2))10b的點。
並且，在圖1中，控制電路6是對可變濾波器8輸出可變頻率設定值，但在圖8中，控制電路6是對SW(1)10a及SW(2)10b輸出濾波器選擇的指示訊號。
在圖8中是顯示3個的濾波器8a～8c，但亦可為2個，或4個以上。
[不同各部]
說明有關在第2PLL電路中，與第1PLL電路不同的各部。
第1AMP7是將放大輸出予以輸出至SW(1)10a。
SW(1)10a是對按照來自控制電路6的濾波器選擇訊號所選擇的濾波器輸出來自第1AMP7的放大訊號。
SW(2)10b是選擇來自的濾波器(按照來自控制電路6的濾波器選擇訊號而選擇者)的輸出，輸出至第2AMP9。
第2AMP9是放大來自SW(2)10b的輸出，而作為Fdds(desired)輸出至PLL IC2。
然後，控制電路6是對SW(1)10a及SW(2)10b輸出供以選擇所使用的濾波器的濾波器選擇指示訊號。
因此，在控制部內的構成中，在設定值等對應表63是取代可變頻率設定值，記憶有對於2個的開關供以選擇所使用的濾波器之濾波器選擇指示訊號，控制部61是對於Fdds(desired)指示訊號，參照設定值等對應表63，輸出濾波器選擇指示訊號至2個的SW。
[實施形態的效果]
本發明的實施形態的PLL電路可細設Fref及Fdds的雙方的值，而藉由兩者的組合來生成微細且廣範圍的Fdds(desired)，藉由可變濾波器8或複數的濾波器8a～8c來選擇所望的Fdds(desired)，供給至PLL IC2，所以具有可不使雜訊特性劣化來壓制DDS電路5的耗費電力，而PLL電路的耗費電力也能壓制，使電路的可靠度提升的效果。
本發明是適於可不使雜訊特性劣化來壓制耗費電力而提升可靠度的PLL電路。
1．．．VCO
2．．．PLL IC
3．．．類比濾波器
4．．．基準振盪器
5．．．DDS電路
6．．．控制電路
7．．．第1放大器(AMP)
8．．．可變濾波器
8a．．．濾波器
8b．．．濾波器
8c．．．濾波器
9．．．第2放大器(AMP)
10a．．．第1開關(SW(1))
10b．．．第2開關(SW(2))
51．．．加算器
52．．．正反器
53．．．正旋波表
54．．．數位/類比轉換器(DAC)
55．．．濾波器
61．．．控制部
62．．．頻率表
63．．．設定值等對應表
圖1是第1PLL電路的構成圖。
圖2是表示DDS電路的構成例圖。
圖3是表示可變濾波器的例1圖。
圖4是表示可變濾波器的例2圖。
圖5是表示所取得的Fdds(desired)的例圖。
圖6是控制電路的構成圖。
圖7是控制部的流程圖。
圖8是第2實施形態的PLL電路的構成圖。
圖9是以往的PLL電路的構成圖。
1．．．VCO
2．．．PLL IC
3．．．類比濾波器
4．．．基準振盪器
5．．．DDS電路
6．．．控制電路
7．．．第1放大器(AMP)
8．．．可變濾波器
9．．．第2放大器(AMP)

Claims (10)

  1. 一種PLL電路，係具有：電壓控制振盪器；及相位比較手段，其係將前述電壓控制振盪器的輸出予以分頻，而比較與基準訊號的相位，以根據相位差的訊號作為前述電壓控制振盪器的控制電壓輸出，其特徵係具有：基準振盪器，其係依據基準頻率選擇訊號來使基準頻率成為可變而輸出；DDS電路，其係根據被輸入的基準頻率，按照來自外部的輸出指示訊號，將輸出訊號輸出的同時，前述基準頻率及相對於該頻率的倍增的頻率之輸出訊號的折疊訊號也輸出；第1放大器，其係以從外部輸入的第1放大設定值來放大來自前述DDS電路的輸出訊號；可變濾波器，其係按照從外部輸入的可變頻率設定值來將頻率通過區域形成可變而使來自前述第1放大器的輸出訊號通過；第2放大器，其係以從外部輸入的第2放大設定值來放大來自前述可變濾波器的輸出訊號，作為基準訊號輸出至前述相位比較手段；及控制電路，其係一旦使前述基準訊號形成希望的頻率之指示訊號被輸入，則輸出對應於該指示訊號的基準頻率選擇訊號至前述基準振盪器，輸出對應於該指示訊號的輸出指示訊號至前述DDS電路，輸出對應於該指示訊號的第1放大設定值至前述第1放大器，輸出對應於該指示訊號的可變頻率設定值至前述可變濾波器，輸出對應於該指示訊號的第2放大設定值至前述第2放大器，輸出分頻比至前述相位比較手段。
  2. 如申請專利範圍第1項之PLL電路，其中，控制電路為了使基準訊號形成希望的頻率，而輸出使基準振盪器的基準頻率及DDS電路的輸出訊號雙方成為可變的基準頻率選擇訊號及輸出指示訊號。
  3. 如申請專利範圍第1或2項之PLL電路，其中，控制電路為了使基準訊號形成希望的頻率，而對於基準頻率及該頻率的倍增的頻率，使輸出訊號的折疊頻率生成於DDS電路，以能夠在可變濾波器選擇希望的頻率之方式輸出可變頻率設定值。
  4. 如申請專利範圍第1或2項之PLL電路，其中，控制電路係具有：頻率表，其係對應於所被輸入的指示訊號來記憶基準頻率選擇訊號及輸出指示訊號；設定值對應表，其係對應於前述指示訊號來記憶第1放大設定值、第2放大設定值、可變頻率設定值、分頻比；及控制部，其係對於前述指示訊號的輸入，參照前述頻率表來輸出所對應的基準頻率選擇訊號及輸出指示訊號，參照前述設定值對應表來輸出所對應的第1放大設定值、第2放大設定值、可變頻率設定值、分頻比。
  5. 如申請專利範圍第3項之PLL電路，其中，控制電路係具有：頻率表，其係對應於所被輸入的指示訊號來記憶基準頻率選擇訊號及輸出指示訊號；設定值對應表，其係對應於前述指示訊號來記憶第1放大設定值、第2放大設定值、可變頻率設定值、分頻比；及控制部，其係對於前述指示訊號的輸入，參照前述頻率表來輸出所對應的基準頻率選擇訊號及輸出指示訊號，參照前述設定值對應表來輸出所對應的第1放大設定值、第2放大設定值、可變頻率設定值、分頻比。
  6. 一種PLL電路，係具有：電壓控制振盪器；及相位比較手段，其係將前述電壓控制振盪器的輸出予以分頻，而比較與基準訊號的相位，以根據相位差的訊號作為前述電壓控制振盪器的控制電壓輸出，其特徵係具有：基準振盪器，其係依據基準頻率選擇訊號來使基準頻率成為可變而輸出；DDS電路，其係根據被輸入的基準頻率，按照來自外部的輸出指示訊號，將輸出訊號輸出的同時，前述基準頻率及相對於該頻率的倍增的頻率之輸出訊號的折疊訊號也輸出；第1放大器，其係以從外部輸入的第1放大設定值來放大來自前述DDS電路的輸出訊號；複數的濾波器，其係具備各相異的頻率通過區域特性；第1開關，其係依據從外部輸入的選擇訊號來選擇前述複數的濾波器，將來自前述第1放大器的輸出訊號輸出至該選擇的濾波器；第2開關，其係依據從外部輸入的選擇訊號來選擇前述選擇的濾波器，輸出來自該濾波器的輸出訊號；第2放大器，其係以從外部輸入的第2放大設定值來放大來自前述第2開關的輸出訊號，作為基準訊號輸出至前述相位比較手段；控制電路，其係一旦使前述基準訊號形成希望的頻率之指示訊號被輸入，則輸出對應於該指示訊號的基準頻率選擇訊號至前述基準振盪器，輸出對應於該指示訊號的輸出指示訊號至前述DDS電路，輸出對應於該指示訊號的第1放大設定值至前述第1放大器，輸出對應於該指示訊號的第2放大設定值至前述第2放大器，輸出對應於該指示訊號的選擇訊號至前述第1開關及前述第2開關，輸出分頻比至前述相位比較手段。
  7. 如申請專利範圍第6項之PLL電路，其中，控制電路為了使基準訊號形成希望的頻率，而輸出使基準振盪器的基準頻率及DDS電路的輸出訊號雙方成為可變的基準頻率選擇訊號及輸出指示訊號。
  8. 如申請專利範圍第6或7項之PLL電路，其中，控制電路為了使基準訊號形成希望的頻率，而對於基準頻率及該頻率的倍增的頻率，使輸出訊號的折疊頻率生成於DDS電路，以能夠在第1開關及第2開關選擇希望的頻率之方式輸出選擇訊號。
  9. 如申請專利範圍第6或7項之PLL電路，其中，控制電路係具有：頻率表，其係對應於所被輸入的指示訊號來記憶基準頻率選擇訊號及輸出指示訊號；設定值對應表，其係對應於前述指示訊號來記憶第1放大設定值、第2放大設定值、選擇訊號、分頻比；及控制部，其係對於前述指示訊號的輸入，參照前述頻率表來輸出所對應的基準頻率選擇訊號及輸出指示訊號，參照前述設定值對應表來輸出所對應的第1放大設定值、第2放大設定值、選擇訊號、分頻比。
  10. 如申請專利範圍第8項之PLL電路，其中，控制電路係具有：頻率表，其係對應於所被輸入的指示訊號來記憶基準頻率選擇訊號及輸出指示訊號；設定值對應表，其係對應於前述指示訊號來記憶第1放大設定值、第2放大設定值、選擇訊號、分頻比；及控制部，其係對於前述指示訊號的輸入，參照前述頻率表來輸出所對應的基準頻率選擇訊號及輸出指示訊號，參照前述設定值對應表來輸出所對應的第1放大設定值、第2放大設定值、選擇訊號、分頻比。
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