JP6644204B2 - 信号源 - Google Patents

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Description

本発明は、出力信号の位相を任意に変化させることができる信号源に関する。
信号源は、任意の信号波形または任意の周波数の信号を生成できる回路である。例えば信号源は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路やＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）などを用いて構成される。
ＰＬＬ回路は、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器、ループフィルタ（ＬＦ：Ｌｏｏｐ Ｆｉｌｔｅｒ）、位相周波数比較器（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、基準信号源を備え、分周されたＶＣＯの出力信号と、基準信号の出力信号の周波数及び位相とを比較し、その誤差に相当する電流もしくは電圧を、ＬＦを通してＶＣＯにフィードバックすることで、ＶＣＯの発振周波数を安定させる回路である。
ＰＬＬ回路の出力信号の位相雑音は、ＶＣＯ、分周器、ＬＦ、ＰＦＤ、基準信号源のそれぞれが有する位相雑音から決定される。このうち、ＰＦＤの位相雑音については、ＰＬＬ回路の帰還路の分周器の分周数分だけ位相雑音が劣化し、ＰＬＬ回路の出力信号に現れる。ＰＬＬ回路が、無線通信装置などに適した低位相雑音な信号を生成するためには、出力信号の周波数を変化させずに帰還路の分周器の分周数を下げる必要がある。
ＰＬＬ回路を用いて低位相雑音かつ任意の位相の信号を生成する従来の信号源としては、例えば、特許文献１において、サブサンプリングＰＬＬにおけるＶＣＯを４相出力とし、４相それぞれに備えられたチャージポンプ回路を切り替えるスイッチを用いた構成が示されている。この信号源では、サブサンプリングを用いることでＶＣＯの出力信号を周波数変換しており、分周器を用いていないため、位相雑音の低い信号を出力することができる。また、ＶＣＯは周波数が同じで位相が異なる４つの信号を同時に出力し、それぞれの信号ごとにサブサンプリング及び基準信号との位相比較を行い、比較結果をチャージポンプ回路とＬＦを介してＶＣＯに出力する。チャージポンプ回路を切り替えることによって、ＶＣＯの４つの出力信号のうち基準信号と位相同期させる信号を切り替えられるため、出力信号の位相を変化させることができる。
特開２０１２−６０５８１号公報
しかしながら、特許文献１における信号源では、スイッチによって４つのチャージポンプを切り替えるため、切り替え時のスイッチング雑音が４つのチャージポンプに重畳してしまう。これによって、ＶＣＯの制御電圧の雑音が増加し、信号源の出力信号の位相雑音が劣化するという課題があった。
本発明は、上記のような課題を解決するためになされたもので、出力信号の位相を変化させても、位相雑音の劣化を抑制できる信号源を提供することを目的とする。
本発明の信号源は、基準信号を出力する基準信号源と、基準信号と発振信号との位相差を検出し、位相差に応じた信号を出力する位相周波数比較器と、位相周波数比較器が出力した信号を濾波するフィルタと、フィルタが濾波した信号に応じて発振信号を出力する発振器と、発振器と位相周波数比較器との間もしくは基準信号源と位相周波数比較器との間の少なくとも一方に設けられ、サンプル動作及びホールド動作を制御することにより発振信号の位相を制御するクロック信号が入力され、クロック信号に同期して発振信号もしくは基準信号の少なくとも一方をサンプリングして、サンプリングした基準信号もしくは発振信号の少なくとも一方を位相周波数比較器に出力するＳ／Ｈ回路とを備える。
本発明によれば、雑音に対する感度の高い回路を切り替えることがないため、位相雑音の劣化を抑えた信号源を提供することができる。
この発明の実施の形態１に係る信号源の一構成例を示す構成図である。 この発明の実施の形態１に係る信号源におけるクロック信号及びＳ／Ｈ回路５の出力信号の時間波形を示す図である。 この発明の実施の形態１に係る信号源におけるデューティー比５０％の場合のフィルタ６の出力信号を示す図である。 この発明の実施の形態１に係る信号源におけるデューティー比４５％の場合のフィルタ６の出力信号を示す図である。 この発明の実施の形態１に係る信号源におけるクロック信号の周波数を変化させた場合のクロック信号の時間波形を示す図である。 この発明の実施の形態１に係る信号源におけるプリセット回路を用いた場合の一構成例を示す構成図である。 この発明の実施の形態１に係る信号源におけるプリセット回路を用いた場合の他の構成例を示す構成図である。 この発明の実施の形態２に係る信号源の一構成例を示す構成図である。 この発明の実施の形態３に係る信号源の一構成例を示す構成図である。
実施の形態１.
図１は、この発明の実施の形態１に係る信号源の一構成例を示す構成図である。
本信号源は、基準信号源１、ＰＦＤ２、ＬＦ３、ＶＣＯ４、Ｓ／Ｈ回路（サンプルアンドホールド回路）５、フィルタ６、クロック信号生成回路７を備える。図１において、ｆＲＥＦは基準信号源１が出力する基準信号の周波数、ｆＶＣＯはＶＣＯ４が出力する信号の周波数、ｆＣＬＫはクロック信号生成回路７が出力するクロック信号の周波数、ｆＳ/ＨはＳ／Ｈ回路５が出力する信号の周波数、ｆＦＬＴはフィルタ６が出力する信号の周波数である。
基準信号源１は、本信号源の基準信号を出力する信号源である。基準信号源１は、ｆＲＥＦにて発振し、基準信号をＰＦＤ２に出力する。基準信号源１の出力端子は、ＰＦＤ２の入力端子に接続される。例えば、基準信号源１には、水晶発振器、ルビジウム発振器、セシウム発振器、ＤＤＳなどが用いられる。なお、基準信号源１は、正確な周波数を出力できる発振器であればどのような構成の発振器を用いても良い。
ＰＦＤ２は、基準信号源１が出力する基準信号とフィルタ６が出力する信号との周波数及び位相を比較し、その差分に対応する信号をＬＦ３に出力する位相周波数比較器である。ＰＦＤ２の基準信号入力端子は基準信号源１の出力端子に接続され、ＰＦＤ２の比較信号入力端子は、フィルタ６の出力端子に接続され、ＰＦＤ２の出力端子はＬＦ３の入力端子に接続される。例えば、ＰＦＤ２には、排他的論理和を用いたロジック回路、ミキサなどが用いられる。ＰＦＤ２に排他的論理和を用いたロジック回路を用いる場合、ＰＦＤ２の出力信号は、入力された２つの信号の周波数及び位相の差分に対応するパルス幅を持つ信号であり、ＰＦＤ２にミキサを用いる場合、ＰＦＤ２の出力信号は、入力された２つの信号の周波数及び位相の差分に対応するアナログの電圧信号である。
ＬＦ３は、ＰＦＤ２が出力した周波数及び位相の差分に対応する信号を平滑化し、ＶＣＯ４の制御電圧として平滑化した信号をＶＣＯ４に出力するフィルタである。ＬＦ３の入力端子は、ＰＦＤ２の出力端子に接続され、ＬＦ３の出力端子はＶＣＯ４の入力端子に接続される。例えば、ＬＦ３は、容量と抵抗などから構成されるＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）などが用いられる。必要とする利得に合わせてオペアンプを組み込んだフィルタとしても良い。
ＶＣＯ４は、制御電圧により発振周波数を制御し、制御電圧に応じた発振信号を出力する発振器である。ＶＣＯ４の入力端子は、ＬＦ３の出力端子に接続され、ＶＣＯ４の出力端子はＳ／Ｈ回路５のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）端子に接続される。例えば、ＶＣＯ４には、可変容量ダイオードで発振周波数を変化させる発振器、電圧制御水晶発振器などが用いられる。可変容量ダイオードは、印加する電圧によって容量を変化させる。これにより、可変容量ダイオードを含む共振回路の共振周波数が変化し、発振周波数が変化する。ＶＣＯ４には、電圧により発振周波数が変化する発振器であれば、どのような構成の発振器を用いても良い。
Ｓ／Ｈ回路５は、クロック信号生成回路７が出力したクロック信号に同期して、ＶＣＯ４が出力した発振信号をサブサンプリング（アンダーサプリングともいう）して、サブサンプリングした信号をフィルタ６に出力するサンプルアンドホールド（トラックアンドホールドともいう）回路である。Ｓ／Ｈ回路５のＲＦ端子はＶＣＯ４の出力端子に接続され、Ｓ／Ｈ回路５のクロック端子はクロック信号生成回路７の出力端子に接続され、Ｓ／Ｈ回路５の出力端子はフィルタ６の入力端子に接続される。例えば、Ｓ／Ｈ回路５には、入力されたＲＦ信号（ＶＣＯ４の発振信号）に対して線路のオープンとショートとを切り替えるスイッチと入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路５は、入力されたＲＦ信号をサブサンプリングし、サブサンプリングした信号を出力することができれば、どのような構成を用いても良い。ここで、サブサンプリングした信号とは、サブサンプリング動作により生じる信号をいう。
フィルタ６は、所定の通過帯域を有し、Ｓ／Ｈ回路５が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ６は、Ｓ／Ｈ回路５が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、ＰＦＤ２に出力する。フィルタ６の入力端子はＳ／Ｈ回路５の出力端子に接続され、フィルタ６の出力端子はＰＦＤ２の比較信号入力端子に接続される。例えば、フィルタ６は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップ線路を用いた共振器、もしくは同軸共振器等の共振器を用いて構成しても良い。
クロック信号生成回路７は、Ｓ／Ｈ回路５のクロック信号を生成する回路である。クロック信号生成回路７は、Ｓ／Ｈ回路５のサンプル動作及びホールド動作を制御することによりＶＣＯ４の出力信号の位相を制御するクロック信号を生成し、Ｓ／Ｈ回路５に出力する。クロック信号生成回路７の出力端子はＳ／Ｈ回路５のクロック端子に接続される。クロック信号とは、Ｓ／Ｈ回路５において入力されたＲＦ信号をホールドするタイミングを示す信号であり、そのタイミングを示すことができれば、どのような信号であっても良い。
例えば、クロック信号としては、初期位相が０で周波数が一定の正弦波を用いることができる。クロック信号は、正弦波であっても矩形波であっても三角波であってもよく、単一の周波数成分でも複数の周波数成分を持っても良く、初期位相が０であってもそうでなくても良い。さらに、デューティー比が一定であっても一定でなくてもよい。クロック信号を生成するクロック信号生成回路７には、例えば、ＤＤＳやＰＬＬ回路を用いることができる。クロック信号生成回路７には、任意の信号波形を生成できる回路であれば、どのような構成の回路を用いても良い。
なお、図１には記載していないが、クロック信号生成回路７は外部から入力された参照信号に同期してクロック信号を生成しても良い。この参照信号は、外部から入力しても良いし、基準信号源１やＶＣＯ４の出力信号を用いてもよいし、基準信号源１やＶＣＯ４の出力信号を周波数変換した信号を用いても良い。さらに、外部から入力された制御信号によってクロック信号を生成しても良い。
また、クロック信号生成回路７は、所望とするＶＣＯ４の出力信号の位相からクロック信号の波形を計算する演算回路を有しても良い。例えば、演算回路としては、高速にディジタル信号処理を行うことができるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いることができる。また、ＶＣＯ４の出力信号の位相とクロック信号の波形との対応表を記憶しておくメモリを有しても良い。この場合、クロック信号生成回路７は、外部から入力されたＶＣＯ４の出力信号の位相を示す信号に従ってメモリからクロック信号の波形を読み出し、クロック信号を生成する。
図１には記載していないが、クロック信号生成回路７は、ＶＣＯ４の出力信号の位相もしくはフィルタ６の出力信号の位相を検出する位相検出回路における検出結果をもとにクロック信号の波形を生成しても良い。位相検出回路としては、例えば、高周波信号を低周波信号に周波数変換する分周器やミキサと、アナログ信号をディジタル信号に変換するＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、高速にディジタル信号の演算処理を行うことができるＦＰＧＡなどを組み合わせて用いることができる。
なお、ＶＣＯ４の出力端子からＰＦＤ２の比較信号入力端子までのＰＬＬ回路の帰還路内に、Ｓ／Ｈ回路５に加えて、例えばＳ／Ｈ回路５の入力信号もしくは出力信号の周波数を変えることができる新たな周波数変換回路を装荷しても良い。例えば、この周波数変換回路は、分周器やミキサなどを用いることができ、分周器やミキサを組み合わせて用いても、複数個用いてもよい。
さらに、基準信号源１の出力端子からＰＦＤ２の基準信号入力端子までの経路内に、基準信号の周波数を変えることができる新たな周波数変換回路を装荷しても良い。例えば、この周波数変換回路は、分周器や逓倍器などを用いることができ、分周器や逓倍器を組み合わせて用いても、複数個用いてもよい。
次に、この発明の実施の形態１による動作について説明する。
初めに、クロック信号の「デューティー比」を変化させることにより、本信号源の出力信号の位相を変化させる場合を説明する。ここでは、説明を簡単にするため、図１において、フィルタ６としてＬＰＦを用い、クロック信号として矩形波を用いる。また、ｆＲＥＦ＝１０ＭＨｚ、ｆＶＣＯ＝１０１０ＭＨｚ、ｆＣＬＫ＝２００ＭＨｚの場合について説明する。
基準信号源１は、ＰＦＤ２に周波数１０ＭＨｚの基準信号を出力する。
ＰＦＤ２は、基準信号源１が出力した基準信号とフィルタ６が出力した信号との周波数及び位相を比較し、その差分を示す信号を、ＬＦ３を介してＶＣＯ４へ入力する。
ＶＣＯ４は、ＬＦ３が出力した制御電圧に対応する周波数１０１０ＭＨｚで発振し、その発振信号をＳ／Ｈ回路５に出力する。
図２は、この発明の実施の形態１に係る信号源におけるクロック信号及びＳ／Ｈ回路５の出力信号の時間波形を示す図である。上の図の横軸は時間、縦軸はクロック信号の電圧、下の図の横軸は時間、縦軸はＳ／Ｈ回路５の出力信号の電圧である。クロック信号は周波数２００ＭＨｚの矩形波であり、電圧が高いＨｉｇｈ状態と電圧が低いＬｏｗ状態とを繰り返す。Ｓ／Ｈ回路５は、クロック信号がＨｉｇｈ状態の間はサンプル動作を行い、入力された周波数１０１０ＭＨｚの信号をフィルタ６に出力する。また、クロック信号がＬｏｗ状態の間はホールドし、Ｈｉｇｈ状態からＬｏｗ状態に切り替わる瞬間における入力信号の電圧をホールドする。Ｓ／Ｈ回路５の出力信号の電圧をホールドしている間、Ｓ／Ｈ回路５は周波数ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）の信号をフィルタ６に出力する。
Ｓ／Ｈ回路５は、クロック信号でＶＣＯ４の出力信号のサブサンプリングを行うことにより、ナイキスト領域ごとにＶＣＯ４の出力信号の折り返し成分が生じる。Ｓ／Ｈ回路５の出力信号及びこれらの折り返し成分の周波数は、以下の式（１）及び（２）で表せる。
Figure 0006644204
Figure 0006644204
ここで、ｎは正の整数である。式（１）及び式（２）から分かるように、Ｓ／Ｈ回路５の出力信号には、多数のスプリアスが含まれる。しかしながら、説明を簡単にするために、Ｓ／Ｈ回路５の出力信号は、式（２）においてｎ＝５で表される周波数の信号とし、その他の信号及びスプリアスは存在しないものとする。このとき、ｆＳ／Ｈ＝１０ＭＨｚである。
フィルタ６はＳ／Ｈ回路５が出力した信号のうち周波数１０ＭＨｚの信号を通過させ、ＰＦＤ２に出力する。なお、フィルタ６は、ＰＦＤ２に多数のスプリアスが入力されることによる誤動作もしくは高い電力のスプリアスが入力されることによる故障を防止するために設けられている。ここでは、Ｓ／Ｈ回路５からはスプリアスが発生しないものとしているが、Ｓ／Ｈ回路５からスプリアスが発生する場合は、スプリアスを十分抑圧できるようにフィルタの通過帯域や実装方法を決定する。その場合のフィルタ６は、ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）やＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）であっても良い。さらに、Ｓ／Ｈ回路５で発生するスプリアスの周波数がＰＦＤ２の動作可能な周波数以外となる場合もしくはスプリアスの電力が低い場合など、ＰＦＤ２で誤動作や故障が起きない場合は、フィルタ６はスルー回路としても良い。
図３は、この発明の実施の形態１に係る信号源におけるデューティー比５０％の場合のフィルタ６の出力信号を示す図である。横軸は時間、縦軸は電圧である。破線はクロック信号、実線はＳ／Ｈ回路５の出力信号、点線はフィルタ６の出力信号を示す。ここで、デューティー比５０％は、クロック信号のＨｉｇｈ状態とＬｏｗ状態との時間の比が５０：５０であることを示す。Ｓ／Ｈ回路５はクロック信号に応じてサンプル動作とホールド動作とを繰り返す。フィルタ６は、Ｓ／Ｈ回路５が出力した信号を平滑化してＰＦＤ２に出力する。
図４は、この発明の実施の形態１に係る信号源におけるデューティー比４５％の場合のフィルタ６の出力信号を示す図である。横軸は時間、縦軸は電圧である。破線はクロック信号、実線はＳ／Ｈ回路５の出力信号、点線はフィルタ６の出力信号を示す。ここで、デューティー比４５％は、クロック信号のＨｉｇｈ状態とＬｏｗ状態との時間の比が４５：５５であることを示す。図４においては、図３におけるクロック信号のデューティー比が異なるため、Ｓ／Ｈ回路５のサンプル動作及びホールド動作を行うタイミングが異なる。これにより、Ｓ／Ｈ回路５の出力信号及びフィルタ６の出力信号の周波数は変化しないが、位相は変化する。なお、図４には記載していないが、図４におけるフィルタ６の出力信号は、図３におけるフィルタ６の出力信号よりも時間ｔｄ１だけ遅れた状態になっている。
ＰＦＤ２は、基準信号源１が出力した信号と位相を比較し、位相差に応じた信号をＬＦ３に出力する。ＰＦＤ２において、基準信号とフィルタ６の出力信号との位相が一致した後は（ＶＣＯ４の出力信号が基準信号と位相同期が成立しているとき）、ｆＲＥＦ、ｆＣＬＫ、ｆＶＣＯの関係は、式（１）及び式（２）から、以下の式（３）及び（４）で表せる。
Figure 0006644204
Figure 0006644204
ここで、フィルタ６がＰＦＤ２に出力する信号の位相は、クロック信号のデューティー比が５０％と４５％の場合とで異なるので、デューティー比が５０％と４５％の場合とでＰＦＤ２が出力する信号の位相も異なる。すなわち、ＰＦＤ２がＬＦ３を介してＶＣＯ４に出力する制御電圧も異なる。例えば、デューティー比を５０％から４５％に変化させた場合、変化させた後はフィルタ６の出力信号が時間ｔｄ１だけ遅れるため、ＰＦＤ２はフィルタ６の出力信号を進ませるように動作する。ただし、ＰＦＤ２は、フィルタ６の出力信号の周波数はデューティー比が変化する前後で同じであるため、フィルタ６の出力信号の位相を変化させるように動作する。
ＰＦＤ２において、基準信号とフィルタ６の出力信号の位相が一致した後は（ＶＣＯ４の出力信号が基準信号と位相同期が成立しているとき）、ｆＲＥＦ、ｆＣＬＫ、ｆＶＣＯの関係は、式（４）および前述のとおりｎ＝５であることから、以下の式（５）で表せる。
Figure 0006644204
このとき、デューティー比が５０％と４５％の場合で生じるＶＣＯ４の出力信号の位相差をθ１とすると、θ１は以下の式（６）で表せる。
Figure 0006644204
以上の説明により、クロック信号のデューティー比を変化させることで、本信号源の出力信号の位相が変化する。なお、ここでは、デューティー比が５０％と４５％の場合を説明したが、デューティー比は他の値でも良いし、デューティー比を時間的に変化させても良い。
次に、クロック信号の「位相」を変化させることにより、本信号源の出力信号の位相を変化させる場合について説明する。ここでは、説明を簡単にするため、図１において、フィルタ６としてＬＰＦを用い、クロック信号として矩形波を用いる。
ここで、Ｓ／Ｈ回路５の出力信号の位相をθＳ／Ｈとすると、θＳ／Ｈは以下の式（７）で表せる。
Figure 0006644204
なお、θＣＬＫはクロック信号の位相、θＩＮはＳ／Ｈ回路５の入力信号（ＶＣＯの出力信号）の位相であり、θＣＬＫとθＩＮはともに実数である。式（７）より、クロック信号の位相が変化した場合、Ｓ／Ｈ回路５の出力信号の位相も変化する。その結果、フィルタ６の出力信号の位相も変化し、ＰＦＤ２はフィルタ６の出力信号の位相を基準信号の位相に一致させるように動作する。よって、前述のデューティー比を変化させた場合と同様に、クロック信号の位相を変化させると本信号源の出力信号の位相が変化する。
なお、クロック信号の「位相」を変化させる場合、その変化量は一定であっても時間的に変化させても良い。
次に、クロック信号の「周波数（ｆＣＬＫ）」を変化させることにより、本信号源の出力信号の位相を変化させる場合について説明する。
まず、クロック信号を位相が同じで周波数が異なるクロック信号に切り替えることにより、本信号源の出力信号の位相を変化させる場合について説明する。ここでは、説明を簡単にするため、図１において、フィルタ６としてＬＰＦを用い、クロック信号として矩形波を用いる。更に、ｆＲＥＦ＝ｆＳ／Ｈ＝ｆＦＬＴ＝１０ＭＨｚ、ｆＶＣＯ＝１０１０ＭＨｚ、ｆＣＬＫを２００ＭＨｚから５１０ＭＨｚに変化させる場合について説明する。
ｆＣＬＫ＝２００ＭＨｚのとき、位相同期が成立している場合、式（４）から、ｎ＝５とである。このとき、Ｓ／Ｈ回路５の出力信号の位相は、式（７）から、θＩＮ−５θＣＬＫとなる。一方、ｆＣＬＫを５１０ＭＨｚに変化させた後に位相同期が成立している場合、式（４）からｎ＝２である。このとき、Ｓ／Ｈ回路５の出力信号の位相は、式（７）から、θＩＮ−２θＣＬＫとなる。これより、θＣＬＫが周波数によらず一定である場合、ｆＣＬＫを変化させることでＳ／Ｈ回路５の出力信号の位相が変化し、ＰＦＤ２はフィルタ６の出力信号の位相を基準信号の位相に一致させるように動作する。よって、前述のデューティー比を変化させた場合と同様に、クロック信号の位相を変化させると本信号源の出力信号の位相が変化する。
以上の説明では、ｆＣＬＫを２００ＭＨｚから５１０ＭＨｚに切り替える場合について説明したが、式（３）と（４）が成立し、かつｆＣＬＫが変化する前後でｎも変化すれば、どのような周波数であっても良い。この条件は、言い換えれば、クロック信号の位相を変化させずにクロック信号の周波数を変化させ、Ｓ／Ｈ回路５の出力信号の周波数を変化させずにＳ／Ｈ回路５の出力信号の位相を変化させることである。上記の例では、クロック信号の周波数を変化させても、Ｓ／Ｈ回路５の出力信号の周波数は、第１ナイキスト領域にあり、周波数は同じである。
さらに、クロック信号を、平均周波数が同じで周波数の変化パターン（信号パターンの一例）が異なるクロック信号に切り替えることにより、本信号源の出力信号の位相を変化させる場合について説明する。ここでは、説明を簡単にするため、図１において、フィルタ６としてＬＰＦを用い、クロック信号として矩形波を用いる。更に、ｆＲＥＦ＝ｆＳ／Ｈ＝ｆＦＬＴ＝１０ＭＨｚ、ｆＣＬＫは、２００ＭＨｚと２０２ＭＨｚの２つの周波数を切り替え、ｆＶＣＯは式（４）で表される場合について説明する。
式（４）から、ｆＣＬＫ＝２００ＭＨｚの場合、ｆＶＣＯ＝１０１０ＭＨｚとなり、ｆＣＬＫ＝２０２ＭＨｚの場合、ｆＶＣＯ＝１０２０ＭＨｚとなるので、ｆＣＬＫに応じてｆＶＣＯは変化する。したがって、ｆＣＬＫを２００ＭＨｚ及び２０２ＭＨｚの２つの周波数で切り替えると、ｆＶＣＯは１０１０ＭＨｚ及び１０２０ＭＨｚの２つの周波数で切り替わり、ｆＣＬＫの平均は２０１ＭＨｚ、ｆＶＣＯの平均は１０１５ＭＨｚとなる。
図５は、この発明の実施の形態１に係る信号源におけるクロック信号の周波数を変化させた場合のクロック信号の時間波形を示す図である。上下の図はともに、横軸は時間、縦軸は電圧である。上の図は、時刻０から２００ＭＨｚ、２０２ＭＨｚ、２００ＭＨｚ、・・・の順に周波数を変化させた場合（以降、パターンＡと呼ぶ）、下の図は、時刻０から２０２ＭＨｚ、２００ＭＨｚ、２０２ＭＨｚ、・・・の順に周波数を変化させた場合（以降、パターンＢと呼ぶ）である。パターンＡ及びＢのクロック信号を用いた場合、ともにｆＣＬＫの平均は２０１ＭＨｚ、ｆＶＣＯの平均は１０１５ＭＨｚである。
しかしながら、パターンＡとＢとではクロック周波数の変化パターンが異なることから、Ｓ／Ｈ回路５がサンプル動作及びホールド動作を行うタイミングが異なる。これより、Ｓ／Ｈ回路５の出力信号の位相が変化する。したがって、前述のデューティー比及び位相を変化させた場合と同様に、クロック信号の周波数を変化させることでＶＣＯ４の出力信号の位相が変化する。
ここまでの説明では、クロック信号は２つの周波数を切り替えることとしたが、３つ以上の周波数を切り替えるようにしても良い。クロック信号の周波数の切り替え方は、平均周波数が同じで信号成分が異なるクロック信号に切り替えれば良い。ここで、クロック信号の平均周波数とは、ある任意の時間内もしくは予め決められた時間内におけるクロック信号の周波数の平均値である。信号成分が異なるとは、位相、デューティー比、及び周波数の少なくとも一つが異なることを言う。なお、信号成分を変化させる場合、周期性を持っても良いし、周期性を持たなくても良い。例えば、周期性を持たせない場合には、周波数の切り替えにΔΣ変調を用いることができる。また、チャープ信号のように、時間的に連続にクロック周波数を変化させても良いし、時間的に不連続なクロック信号と連続なクロック信号を組み合わせて用いても良い。
クロック信号の変え方に関して、クロック信号を位相が同じで周波数が異なるクロック信号に切り替える場合で説明したように、ＶＣＯ４の出力信号の位相を変化させる場合に、クロック信号は、一度だけ周波数を変化させても良い。また、平均周波数が同じで周波数の変化パターンが異なるクロック信号に切り替える場合で説明したように、クロック信号は、その平均周波数は同じであればクロック信号の周波数を変え続けるようにしても良い。
以上のように、実施の形態１によれば、Ｓ／Ｈ回路５に入力するクロック信号の時間波形を変化させることにより、信号源の出力信号の位相を変化させることができる。これにより、雑音に対する感度の高い回路を切り替えずに信号源の出力信号の位相を変化させるため、位相雑音の劣化を緩和した信号源を実現することができる。
なお、実施の形態１の説明では、Ｓ／Ｈ回路５の出力信号は式（２）においてｎ＝５及び２となる信号としたが、式（１）で表される信号でも良く、ｎは他の正の整数であっても良い。また、式（３）及び（４）を満たせば、ｆＲＥＦとｆＣＬＫとｆＶＣＯの大小関係はどのような関係であっても良い。
さらに、実施の形態１では、クロック信号のデューティー比のみ、位相のみ、周波数のみを変化させる場合について説明したが、デューティー比、位相、周波数のうち複数のものを変化させてクロック信号を生成しても、図１に示す構成と同様の効果を奏する。また、クロック信号の時間波形を変化させる場合において、デューティー比、位相、周波数の組み合わせは、クロック信号の平均周波数が変化しない組み合わせであれば、どのような組み合わせでも良い。さらに、Ｓ／Ｈ回路５のクロック信号は、クロック信号生成回路７を用いて生成しているが、本信号源の外部で生成したクロック信号がＳ／Ｈ回路５に入力されるようにしても、図１に示す構成と同様の効果を奏する。
なお、例えば、ＶＣＯ４の出力信号の周波数切り替え前後において式（１）及び式（２）中のｎの値が変わる場合など、ＶＣＯ４の出力信号の周波数を広帯域に切り替える場合、ｆＶＣＯが所望の出力周波数以外の周波数に位相同期が掛かってしまうという誤動作を起こす可能性がある。この誤動作を防ぐため、プリセット回路を用いて周波数切り替えを行っても良い。プリセット回路は、例えば、スイッチ及び電圧生成回路を用いて構成することができる。
図６は、この発明の実施の形態１に係る信号源におけるプリセット回路を用いた場合の一構成例を示す構成図である。ここで、スイッチ８及び電圧生成回路９がプリセット回路を構成している。図６において、スイッチ８はＬＦ３の出力端子とＶＣＯ４の入力端子との間に接続され、電圧生成回路９はスイッチ８に接続されている。スイッチ８は、ＬＦ３が出力した信号及び電圧生成回路９が出力した周波数ＤＣの電圧信号のうち、どちらかをＶＣＯ４に出力するように切り替える。周波数切り替え時には、まず電圧生成回路９が出力した信号をＶＣＯ４に出力してｆＶＣＯを切り替え後の所望の周波数に十分近づける。ここで、十分近づけるとは、切り替え後の所望の周波数とＶＣＯ４の出力信号の周波数との差がＰＬＬ回路の固有周波数以下になるまで近づけることである。次に、スイッチ８を切り替えてＬＦ３の出力信号をＶＣＯ４に出力して、Ｓ／Ｈ回路５を含むＰＬＬ回路の帰還路によってｆＶＣＯを切り替え後の所望の周波数に収束させる。
なお、電圧生成回路９には、例えば、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、ＤＤＳ、ＰＬＬ回路を用いることができる。電圧生成回路９をＰＬＬ回路とする場合、例えば、電圧生成回路９は、ＶＣＯ４の出力信号を２分配して、分配された一方の信号を本信号源の出力とし、分配されたもう一方の信号を分周器もしくはミキサを介して周波数変換した信号をＰＦＤ（ＰＦＤ２とは異なるＰＦＤ）に入力し、ＰＦＤで周波数変換した信号の周波数及び位相と基準信号の周波数及び位相とを比較し、ＬＦ（ＬＦ３とは異なるＬＦ）を介してスイッチ８に出力する構成とすることができる。電圧生成回路９は、ＶＣＯ４の発振周波数に対応した周波数ＤＣの電圧を生成することができれば、どのような構成を用いても良い。
図７は、この発明の実施の形態１に係る信号源におけるプリセット回路を用いた場合の他の構成例を示す構成図である。プリセット回路のスイッチ８は、ＰＦＤ２の出力端子とＬＦ３の入力端子との間に接続しても良い。
実施の形態２.
実施の形態１では、ＶＣＯ４の出力信号をサブサンプリングする構成を示した。実施の形態２では基準信号源１が出力する基準信号をサブサンプリングする構成を示す。一般的なＰＬＬ回路では、基準信号源の出力信号の周波数はＶＣＯの出力信号の周波数よりも低く、基準信号源１の出力信号をサブサンプリングすることで、Ｓ／Ｈ回路の入力信号の周波数を下げ、Ｓ／Ｈ回路に求められる入力周波数の制約を軽減することができる。
図８は、この発明の実施の形態２に係る信号源の一構成例を示す構成図である。
図８において図１と同一の符号は、同一または相当の部分を表し、説明を省略する。ｆＳ／Ｈ＿１はＳ／Ｈ回路１１の出力信号の周波数、ｆＦＬＴ＿１はフィルタ１２の出力信号の周波数、ｆＣＬＫ＿１はクロック信号生成回路１３の出力信号の周波数を示す。実施の形態２では、実施の形態１におけるＳ／Ｈ回路５を周波数変換回路１４で置き換え、基準信号源１とＰＦＤ２の間の経路にＳ／Ｈ回路１１、フィルタ１２、クロック信号生成回路１３を装荷し、Ｓ／Ｈ回路１１で基準信号源１の出力信号をサブサンプリングして、フィルタ１２を介してＰＦＤ２に出力する。
Ｓ／Ｈ回路１１は、入力されるクロック信号に同期して、入力されたＲＦ信号（基準信号源１が出力する基準信号）をサブサンプリングして、サブサンプリングした信号をフィルタ１２に出力するサンプルアンドホールド回路である。Ｓ／Ｈ回路１１のＲＦ端子は基準信号源１の出力端子に接続され、Ｓ／Ｈ回路１１のクロック端子はクロック信号生成回路１３の出力端子に接続され、Ｓ／Ｈ回路１１の出力端子はフィルタ１２の入力端子に接続される。例えば、Ｓ／Ｈ回路１１には、入力されたＲＦ信号の線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号の線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１１は、入力されたＲＦ信号をサブサンプリングし、サブサンプリングした信号を出力することができれば、どのような構成を用いても良い。
フィルタ１２は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１２は、Ｓ／Ｈ回路１１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、ＰＦＤ２に出力する。フィルタ１２の入力端子はＳ／Ｈ回路１１の出力端子に接続され、フィルタ１２の出力端子はＰＦＤ２の基準信号入力端子に接続される。例えば、フィルタ１２は、チップインダクタ、チップキャパシタ等を用いて実装される。もちろん通過させる周波数帯及び必要な抑圧量に応じて、他のマイクロストリップ線路を用いた共振器もしくは同軸共振器等の共振器を用いて構成しても良い。
クロック信号生成回路１３は、Ｓ／Ｈ回路１１のクロック信号を生成する回路である。クロック信号生成回路１３は、ＶＣＯ４の出力信号の位相を制御するクロック信号を生成し、Ｓ／Ｈ回路１１に出力する。クロック信号生成回路１３の出力端子はＳ／Ｈ回路１１のクロック端子に接続される。例えば、クロック信号生成回路１３には、ＤＤＳやＰＬＬ回路を用いることができる。クロック信号生成回路１３には、任意の信号波形を生成できる回路であれば、どのような構成の回路を用いても良い。
周波数変換回路１４は、ＶＣＯ４が出力する信号の周波数を変換して、周波数変換したＶＣＯ４の出力信号をＰＦＤ２に出力する周波数変換回路である。例えば、周波数変換回路１４は、分周器、逓倍器、ミキサ、ＤＤＳ、Ｓ／Ｈ回路などが用いられる。周波数変換回路１４は、入力された信号の周波数を変換し、変換した信号を出力することができれば、どのような構成を用いても良い。さらに、分周器や逓倍器を組み合わせて用いても、複数個用いてもよい。なお、周波数変換回路１４にＤＤＳを用いる場合は周波数制御データ、ミキサを用いる場合はＬＯ（Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏｒ）波、Ｓ／Ｈ回路を用いる場合はクロック信号を外部から入力する。また、周波数変換回路１４の出力信号の周波数は、ｆＶＣＯと同じでも良く、この場合、周波数変換回路１４はスルー回路となる。周波数変換回路１４の入力端子はＶＣＯ４の出力端子に接続され、周波数変換回路１４の出力端子はフィルタ６の入力端子に接続される。
なお、基準信号源１の出力端子からＰＦＤ２の基準信号入力端子までの経路内に、Ｓ／Ｈ回路１１に加えて、周波数を変えることができる新たな周波数変換回路を装荷しても良い。例えば、この周波数変換回路は、分周器やミキサなどを用いることができ、分周器やミキサを組み合わせて用いても、複数個用いても良い。
次に、この発明の実施の形態２に係る信号源の動作について説明する。まず、クロック信号のデューティー比を変化させることによって、本信号源の出力信号の位相を変化させる場合について説明する。ここでは、説明を簡単にするため、周波数変換回路１４としてスルー回路、フィルタ６としてＬＰＦ、フィルタ１２としてＢＰＦを用い、クロック信号として矩形波を用いる。ｆＲＥＦ＝１０ＭＨｚ、ｆＶＣＯ＝ｆＦＬＴ＝ｆＦＬＴ＿１＝１０１０ＭＨｚ、ｆＣＬＫ＝２００ＭＨｚの場合について説明する。
基準信号源１は、Ｓ／Ｈ回路１１に周波数１０ＭＨｚの基準信号を出力する。Ｓ／Ｈ回路１１は、クロック信号生成回路１３が出力したクロック信号のＨｉｇｈ状態とＬｏｗ状態とに従って、サンプル動作とホールド動作とを行い、基準信号をサブサンプリングする。このとき、ｆＳ／Ｈ＿１は、式（１）及び式（２）において、ｆＶＣＯをｆＲＥＦ、ｆＣＬＫをｆＣＬＫ＿１に置き換えた式で表せる。実施の形態１での説明と同様、Ｓ／Ｈ回路１１の出力信号には、多数のスプリアスが含まれる。以降、Ｓ／Ｈ回路１１の出力信号は、式（１）においてｆＶＣＯをｆＲＥＦ、ｆＣＬＫをｆＣＬＫ＿１に置き換え、ｎ＝５とした場合とし、その他の信号及びスプリアスは存在しないものとする。この場合、ｆＳ／Ｈ＿１＝１０１０ＭＨｚである。
フィルタ１２は、Ｓ／Ｈ回路１１が出力した信号のうち、周波数１０１０ＭＨｚの信号を通過させ、ＰＦＤ２に出力する。ここでは、フィルタ１２は、周波数１０１０ＭＨｚの信号を通過させるＢＰＦとしている。フィルタ１２は、ＰＦＤ２に多数のスプリアスが入力されることによる誤動作、もしくは高い電力のスプリアスが入力されることによる故障を防止するために設けられている。Ｓ／Ｈ回路１１からはスプリアスが発生しないものとしているが、Ｓ／Ｈ回路１１からスプリアスが発生する場合は、スプリアスを十分抑圧できるようにフィルタの通過帯域もしくは実装方法を決定する。その場合のフィルタ１２は、ＬＰＦやＨＰＦであっても良い。さらに、Ｓ／Ｈ回路１１で発生するスプリアスの周波数がＰＦＤ２の動作可能な周波数以外となる場合もしくはスプリアスの電力が低い場合など、ＰＦＤ２で誤動作もしくは故障が起きない場合は、フィルタ１２はスルー回路としても良い。
クロック信号生成回路１３は、クロック信号を生成し、Ｓ／Ｈ回路１１に出力する。例えば、クロック信号生成回路１３がデューティー比の異なるクロック信号を生成した場合、Ｓ／Ｈ回路１１において、デューティー比によってサンプル動作及びホールド動作のタイミングが異なる。これにより、実施の形態１での説明と同様に、フィルタ１２、ＰＦＤ２、ＬＦ３の出力信号が変化する。これにより、デューティー比を変化させることで、ＶＣＯ４の出力信号の位相が変化する。
以上の説明では、Ｓ／Ｈ回路１１の出力信号は式（１）においてｎ＝５となる信号としたが、式（２）で表される信号でも良く、ｎは他の正の整数であっても良い。式（３）及び（４）を満たせば、ｆＲＥＦとｆＣＬＫ＿１とｆＶＣＯとの大小関係はどのような関係であっても良い。
実施の形態１での説明と同様に、クロック信号のデューティー比の他に、位相と周波数を変化させる場合も、ＶＣＯ４の出力信号の位相が変化する。詳細な説明は実施の形態１と重複するため、省略する。
以上のように、実施の形態２によれば、基準信号源１の出力信号をサブサンプリングするＳ／Ｈ回路１１のクロック信号を変化させても、実施の形態１と同様の効果を奏する。加えて、基準信号源１の出力信号の周波数が低い場合、Ｓ／Ｈ回路の入力周波数を下げることにより、Ｓ／Ｈ回路に求められる入力周波数の制約を軽減することができる。
なお、実施の形態２では、クロック信号のデューティー比を変化させる場合について説明したが、デューティー比、位相、周波数のうち複数のものを変化させてクロック信号を生成しても、図８に示す構成と同様の効果を奏する。また、クロック信号の時間波形を変化させる場合において、デューティー比、位相、周波数の組み合わせは、クロック信号の平均周波数が変化しない組み合わせであれば、どのような組み合わせでも良い。さらに、Ｓ／Ｈ回路１１のクロック信号は、クロック信号生成回路１３を用いて生成しているが、本信号源の外部で生成したクロック信号をＳ／Ｈ回路１１に入力しても、図８に示す構成と同様の効果を奏する
実施の形態３．
実施の形態１では、ＶＣＯ４の出力信号をサブサンプリングしていた。実施の形態３では、ＶＣＯ４及び基準信号源１の出力信号をそれぞれサブサンプリングすることで、信号源の出力信号の位相を設定する際に設定できる位相の分解能（位相分解能）を向上させる。
図９は、この発明の実施の形態３に係る信号源の一構成例を示す構成図である。
図９において図１もしくは図８と同一の符号は、同一または相当の部分を表し、説明を省略する。実施の形態３では、実施の形態１における基準信号源１とＰＦＤ２の間の経路にＳ／Ｈ回路１１、フィルタ１２、クロック信号生成回路１３を装荷し、Ｓ／Ｈ回路１１で基準信号源１の出力信号をサブサンプリングして、フィルタ１２を介してＰＦＤ２に出力する。
次に、この発明の実施の形態３に係る信号源の動作について説明する。実施の形態１と実施の形態２とにおいて、Ｓ／Ｈ回路５及びＳ／Ｈ回路１１のクロック信号を変化させることによって、ＶＣＯ４の出力信号の位相が変化することを説明したので、省略する。ここでは、図９に示す構成図によって、ＶＣＯ４の出力信号の位相の分解能が向上することについて説明する。なお、説明を簡単にするため、Ｓ／Ｈ回路５及びＳ／Ｈ回路１１のクロック信号をそれぞれ独立に変化させ、変化させる前に対して、フィルタ６の出力信号は時間ｔｄ２遅延し、フィルタ１２の出力信号は時間ｔｄ３遅延するとする。
このとき、クロック信号を変化させる前後でのＶＣＯ４の出力信号の位相差をθ２とすると、θ２は以下の式（８）で表せる。
Figure 0006644204
実施の形態１において、式（４）で示したＶＣＯ４の出力信号の位相差θ１に対して、式（８）で示した本実施の形態におけるＶＣＯ４の出力信号の位相差θ２は、変数の数が多いため、出力信号の位相設定の分解能が高い。
以上のように、実施の形態３によれば、ＶＣＯ４の出力信号をサブサンプリングするＳ／Ｈ回路５と、基準信号源１の出力信号をサブサンプリングするＳ／Ｈ回路１１のクロック信号を変化させても、実施の形態１と同様の効果を奏することができる。加えて、ＶＣＯ４の出力信号の位相を決定するための変数が増えるため、位相設定の分解能が向上する。
なお、以上の説明では、Ｓ／Ｈ回路５とＳ／Ｈ回路１１のクロック信号はそれぞれ異なる信号を用いたが、同一のクロック信号を用いても良い。このとき、それぞれのクロック信号は、同一のクロック信号生成回路から出力しても良いし、異なるクロック信号生成回路から出力しても良いし、本信号源の外部で生成したものを用いても良い。また、実施の形態１及び２と同様に、クロック信号のデューティー比、位相、周波数のうち、どれか１つを変化させても、複数のものを変化させても、図９に示す構成と同様の効果を奏する。クロック信号の時間波形を変化させる場合において、デューティー比、位相、周波数の組み合わせは、クロック信号の平均周波数が変化しない組み合わせであれば、どのような組み合わせでも良い。
１ 基準信号源、２ ＰＦＤ、３ ＬＦ、４ ＶＣＯ、５ １１ Ｓ／Ｈ回路、６ １２ フィルタ、７ １３ クロック信号生成回路、８ スイッチ、９ 電圧生成回路、１４ 周波数変換回路。

Claims (7)

  1. 基準信号を出力する基準信号源と、
    前記基準信号と発振信号との位相差を検出し、前記位相差に応じた信号を出力する位相周波数比較器と、
    前記位相周波数比較器が出力した信号を平滑化するフィルタと、
    前記フィルタが平滑化した信号に応じて前記発振信号を出力する発振器と、
    前記発振器と前記位相周波数比較器との間もしくは前記基準信号源と前記位相周波数比較器との間の少なくとも一方に設けられ、サンプル動作及びホールド動作を制御することにより前記発振信号の位相を制御するクロック信号が入力され、前記クロック信号に同期して前記発振信号もしくは前記基準信号の少なくとも一方をサンプリングして、サンプリングした前記基準信号もしくは前記発振信号の少なくとも一方を前記位相周波数比較器に出力するＳ／Ｈ回路と、
    前記発振器が出力した前記発振信号の位相を変化させる場合に、前記クロック信号の位相を変えずに周波数を変化させるように前記クロック信号を制御するクロック信号生成回路を備えたことを特徴とする信号源。
  2. 前記Ｓ／Ｈ回路の出力信号の周波数は、第１ナイキスト領域にあることを特徴とする請求項１に記載の信号源。
  3. 基準信号を出力する基準信号源と、
    前記基準信号と発振信号との位相差を検出し、前記位相差に応じた信号を出力する位相周波数比較器と、
    前記位相周波数比較器が出力した信号を平滑化するフィルタと、
    前記フィルタが平滑化した信号に応じて前記発振信号を出力する発振器と、
    前記発振器と前記位相周波数比較器との間もしくは前記基準信号源と前記位相周波数比較器との間の少なくとも一方に設けられ、サンプル動作及びホールド動作を制御することにより前記発振信号の位相を制御するクロック信号が入力され、前記クロック信号に同期して前記発振信号もしくは前記基準信号の少なくとも一方をサンプリングして、サンプリングした前記基準信号もしくは前記発振信号の少なくとも一方を前記位相周波数比較器に出力するＳ／Ｈ回路と、
    平均周波数は同じであって信号成分が異なる前記クロック信号を生成するクロック信号生成回路を備えたことを特徴とする信号源。
  4. 前記クロック信号生成回路は、平均周波数が同じであって信号成分の異なる前記クロック信号の信号パターンを切り替えることにより、前記発振信号の位相を制御することを特徴とする請求項３に記載の信号源。
  5. 前記クロック信号生成回路が切り替える前記信号パターンは、デューティー比、位相、周波数の少なくともいずれか一つが異なることを特徴とする請求項４に記載の信号源。
  6. 前記発振器を制御する信号を出力する電圧生成回路と、
    前記位相周波数比較器と前記発振器との間に設けられ、前記位相周波数比較器が出力する信号と前記電圧生成回路が出力する信号とを切り替えるスイッチと、
    を備えたことを特徴とする請求項１または請求項３に記載の信号源。
  7. 前記スイッチは、前記発振器が出力信号の周波数を変化させる場合に、前記位相周波数比較器が出力する信号と前記電圧生成回路が出力する信号とを切り替えることを特徴とする請求項６に記載の信号源。
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