JP2004343724A - Ｐｌｌクロック発生器、光ディスク装置およびｐｌｌクロック発生器の制御方法 - Google Patents

Abstract

【課題】簡単な構成により、ジッタが小さく、高速で引き込みを行うことが可能なＰＬＬクロック発生器を実現する。
【解決手段】入力信号を受け取り、入力信号の周波数のＮ倍（Ｎは１以上の自然数）の周波数を有する出力信号を生成するＰＬＬクロック発生器であって、クロック信号をＮ分周して出力する分周器２０６と、入力信号と分周器２０６の出力信号との位相差を検出し、位相差を示す情報を含む位相差信号を出力する位相比較器２０２と、位相差信号の高域成分を除去するローパスフィルタ２０３と、ローパスフィルタ２０３の出力に応じた周波数のクロック信号を発生し、分周器に出力する電圧制御発信器２０４と、位相差信号に基づいて分周器の出力信号の位相を制御する位相制御部２０５とを備えたＰＬＬクロック発生器。
【選択図】図２

Description

本発明はＰＬＬ（Phase Locked Loop）に関し、特に光ディスクのウォブルからクロックを生成するために好適なＰＬＬクロック発生器およびそれを用いた光ディスク装置に関する。

ＤＶＤ−ＲＡＭやＤＶＤ−Ｒ／ＲＷといった記録型光ディスクでは、データを記録するためのトラックが蛇行しながら螺旋状に形成されている。このトラックの蛇行をウォブルと呼ぶ。記録型光ディスクに光を照射した場合、反射光にウォブルによって変調された情報（以下、ウォブル情報と呼ぶ）が付加される。光ディスク装置では、従来よりこのウォブル情報に基づいてＰＬＬ同期による逓倍クロックを生成し、生成したクロック信号を記録クロックとして用いたり、光ビームがトラックをスキャンする線速度を一定に保つために用いたりしている。

図７は従来の光ディスク装置におけるＰＬＬクロック発生器５００のブロック図を示している。図７に示すように、ＰＬＬクロック発生器５００にウォブル情報を含むウォブル信号が入力されると、２値化回路５０１は設定された所定の０レベルより信号のレベルが低いときに”０”を出力し、高いときに”１”を出力する。これにより２値化信号が得られる。

位相比較器５０２は、２値化信号と分周器５０６の出力信号との位相差を位相差信号として出力する。具体的には、分周器５０６の出力信号が２値化信号に対して遅れていれば位相差に相当する幅のアップ信号を出力し、進んでいればダウン信号を出力する。チャージポンプ５０９は、アップ信号が入力されるとローパスフィルタ５０３内のコンデンサへ電流を吐き出し、ダウン信号が入力されるとコンデンサから電流を吸い込む動作を行う。

ローパスフィルタ５０３は、チャージポンプ５０９による電流の吸い込みあるいは吐き出し動作に対して平滑化を行い、制御電圧を出力する。ＶＣＯ５０４は制御電圧に応じた周波数のクロック信号を出力する。分周器５０６はクロック信号を分周し、位相比較器５０２へ分周した信号を出力する。分周器５０６から得られる信号の位相が進んでいればＶＣＯ５０４は発振周波数を低下させてクロック信号の位相を遅らせ、分周器５０６から得られる信号の位相が遅れていればＶＣＯ５０４は発振周波数を上げクロック信号の位相を進ませる。

この動作により、ＰＬＬクロック発生器５００は、ウォブル信号の周波数を分周器５０６で定められた分周分だけ逓倍され、かつ、２値化信号と位相が一致しているウォブルクロック信号を生成する。たとえば、ウォブル信号の周波数が９５７ＫＨｚであり、分周器５０６が６９分周の動作を行う場合、ＰＬＬクロック発生器５００は、６６ＭＨｚ（９５７ＫＨｚ×６９）のウォブルクロック信号を生成する。光ディスク装置はこの信号を記録クロック、各種のタイミングを生成するための基準クロック、スピンドルモータを制御するための基準クロックとして用いる。

ＰＬＬクロック発生器５００においてローパスフィルタ５０３の特性はＰＬＬクロック発生器自体に要求される応答特性に応じて設計される。一般にウォブルクロック信号のジッタを小さく抑えようとすると、ローパスフィルタ５０３のカットオフ周波数を低くする必要がある。しかし、ローパスフィルタ５０３のカットオフ周波数を低くするとＰＬＬの引き込みが遅くなったり、キャプチャレンジ（ＰＬＬの引き込み可能な周波数範囲）が狭くなったりしてしまう。つまり、ウォブルクロック信号のジッタとＰＬＬの引き込みに要する時間および引き込み可能な周波数範囲とはトレードオフの関係にある。

これらの問題を同時に解決するために、特許文献１および２は、光ディスク装置において、ＰＬＬループのゲイン（通常はチャージポンプ５０９の電流量）を引き込み時は高く、定常時は低くすることを開示している。
特開２００１−１２６２５０号公報 特開平１０−２２８７３０号公報

しかしながら、ＰＬＬループのゲインを切り替える場合、チャージポンプの電流切り替え回路が必要となり、回路規模が大きくなるという問題が生じる。また、ＰＬＬループのゲインを大きくして応答性を高くすると、ＰＬＬループとしての位相余裕が小さくなり、ロックが外れやすくなるなど回路が不安定になる。このため、ゲインをあまり大きな値に設定することもできない。

本発明は、このような従来の課題を解決し、簡単な構成により、ジッタが小さく、高速で引き込みを行うことが可能なＰＬＬクロック発生器およびそれを備えた光ディスク装置を提供することを目的とする。

本発明は、入力信号を受け取り、前記入力信号の周波数のＮ倍（Ｎは１以上の自然数）の周波数を有する出力信号を生成するＰＬＬクロック発生器であって、クロック信号をＮ分周して出力する分周器と、前記入力信号と前記分周器の出力信号との位相差を検出し、前記位相差を示す情報を含む位相差信号を出力する位相比較器と、位相差信号の高域成分を除去するローパスフィルタと、ローパスフィルタの出力に応じた周波数の前記クロック信号を発生し、前記分周器に出力する電圧制御発振器と、前記位相差信号に基づいて前記分周器の出力信号の位相を制御する位相制御部とを備えている。

ある好ましい実施形態において、前記位相制御部は、前記位相差が第１の値以下であれば前記分周器の位相を進め、前記位相差が第２の値以上であれば前記分周器の位相を遅らせる。

ある好ましい実施形態において、ＰＬＬクロック発生器は、前記分周器、前記位相比較器、前記ローパスフィルタおよび前記電圧制御発振器は第１のフィードバックループを構成し、前記分周器、前記位相制御部および前記位相比較器は第２のフィードバックループを構成している。

また、本発明のＰＬＬ発生器は、クロック信号をＮ分周して出力する分周器と、前記入力信号と前記分周器の出力信号との位相差を検出し、前記位相差を示す情報を含む位相差信号を出力する位相比較器と、位相差信号の高域成分を除去するローパスフィルタと、ローパスフィルタの出力に応じた周波数の前記クロック信号を発生し、前記分周器に出力する電圧制御発信器と、前記位相差信号に基づいて前記分周器の出力信号の位相を制御する位相制御部と、前記位相差が所定の値以上である場合、前記位相制御部が動作するよう指令する同期検出部とを備えている。

ある好ましい実施形態において、前記同期検出部は、前記位相比較器から得られる位相差の絶対値を所定の期間積算し、積算値が所定の値以上である場合に前記位相制御部が動作するよう指令する。

ある好ましい実施形態において、前記分周器、前記位相比較器、前記ローパスフィルタおよび前記電圧制御発振器は第１のフィードバックループを構成し、前記分周器、前記位相制御部および前記位相比較器は第２のフィードバックループを構成している。

ある好ましい実施形態において、ＰＬＬクロック発生器は、アナログ信号を受け取って、所定の信号レベルと比較することにより、２値化された信号を出力する２値化部をさらに備え、前記入力信号は２値化された信号である。

本発明は、トラックがウォブルした光ディスクに対して記録および／または再生を行う光ディスク装置であって、前記トラックに光を集光し、反射光を検出する光ヘッドと、前記光ヘッドの信号からウォブル信号を生成するウォブル信号生成部と、前記ウォブル信号をアナログ信号として受け取る上記ＰＬＬクロック発生器とを備える。

ある好ましい実施形態において、前記光ディスクのウォブルは、アドレス情報によって変調されている。

また、本発明の光ディスクコントローラは上記いずれかのＰＬＬクロック発生器を備えている。

また、本発明は、所定の周波数を有する入力信号を受け取り、前記所定の周波数のＮ倍（Ｎは１以上の自然数）の周波数を有する出力信号を生成するＰＬＬクロック発生器の制御方法であって、入力信号と出力信号を分周した信号との位相差に基づき前記出力信号の周波数を制御するループにおいて、前記位相差が所定の値以上である場合に、前記分周した信号の位相を変化させる。

ある好ましい実施形態において、前記位相差が所定の値以上である場合に、前記分周した信号の位相を変化させることにより、前記位相差が小さくなるようフィードバック制御する。

本発明によれば、位相差信号に基づいて分周器の出力信号の位相を制御することにより、チャージポンプやローパスフィルタの特性を切り替えることなく、分周器、位相比較器、ローパスフィルタおよび電圧制御発信器からなるループの応答性を変化させることができる。このため、ＰＬＬクロック発生器の回路規模が大きくなることを防ぐことができる。

また、分周器から得られる出力信号の位相制御部による位相制御は、チャージポンプやローパスフィルタの特性に依存せず、また、ループの引き込み範囲外においても行うことができる。このため、分周器、位相比較器、ローパスフィルタおよび電圧制御発信器からなるループではクロック信号のジッタを低減することができるよう、ローパスフィルタの特性を設計することにより、キャプチャレンジの拡大とジッタの低減を達成することができる。

さらに分周器、位相比較器、ローパスフィルタおよび電圧制御発信器からなるループによるフィードバック制御と、分周器から得られる出力信号の位相制御部による位相制御とを併用することにより、高速引き込みを実現することができる。

（第１の実施形態）
図１は本発明による光ディスク装置の第１の実施形態を示すブロック図である。光ディスク装置１００は、光ヘッド１０２と、スピンドルモータ１０３と、サーボ制御部１０４と、ウォブル信号生成部１０５と、モータ制御部１１１とを備えている。

スピンドルモータ１０３は光ディスク１０１を載置するためのターンテーブルを含んでおり、モータ制御部１１１の制御に基づいて、光ディスク１０１を回転駆動する。

サーボ制御部１０４は、光ヘッド１０２から出射する光が光ディスク１０１に設けられたトラックを所定の集光状態で追随するよう、光ヘッド１０２のフォーカス制御およびトラッキング制御を行う。

光ヘッド１０２は、トラックと直交する方向（ラジアル方向）に分割された受光素子（図示せず）を含んでおり、トラックから得られる反射光を受光素子で検出する。ウォブル信号生成部１０５は、受光素子によって得られた信号を減算処理し、ウォブル信号を生成する。このウォブル信号には、ウォブルの周波数がメインキャリアとして含まれる。

光ディスク装置は、さらにバンドパスフィルタ１０６と、ＰＬＬ部１０７と、ＰＬＬコントローラ１１２と、タイミング生成部１０８と記録信号生成部１０９とを備える。バンドパスフィルタ１０６は、ウォブル信号生成部１０５が出力する信号から、ウォブル信号のみを抽出し、ＰＬＬ部１０７へ出力する。

ＰＬＬコントローラ１１２は、サーボ制御部１０４からサーボ制御の状態を示す情報を取得する。光ヘッド１０２から出射する光が光ディスクのトラックを追従し、ウォブル信号が出力されるようになると、ＰＬＬコントローラ１１２はＰＬＬ部１０７にＰＬＬ動作を開始するよう指令する。ＰＬＬ部１０７は、ウォブル信号の周波数に対して、逓倍されたクロック、たとえば６９逓倍されたウォブルクロック信号を生成し、タイミング生成部１０８に出力する。このように生成したウォブルクロック信号はディスクの線速度に応じたクロックであり、光ディスク１０１の物理的な長さに相当する。

タイミング生成部１０８は、図示しないコントローラ等から記録の指令を受け取ると、記録信号生成部１０９へ、ウォブルクロック信号を出力する。記録信号生成部１０９は、ウォブルクロックを基準クロックとして記録データを生成し、レーザ駆動部１１０に出力する。

レーザ駆動部１１０は光ヘッド１０２に含まれるレーザ（図示せず）を駆動し、トラックにユーザデータを記録する。このとき、モータ制御部１１１は、タイミング生成部１０８においてウォブルクロックを分周することにより生成されたモータ制御信号が一定の周期になるように、スピンドルモータ１０３の回転速度を制御する。これにより、レーザ光の光ディスクに対する線速度が一定となる。

ＰＬＬ部１０７は、ウォブル信号とウォブルクロック信号を分周した信号との位相差に基づいてウォブルクロック信号の周波数を制御するループにおいて、位相差が所定の値以上である場合に、分周した信号の位相を直接変化させる。これにより、高速引き込みを実現している。以下、ＰＬＬ部１０７の構造および動作を詳細に説明する。

図２はＰＬＬ部１０７の構造を示すブロック図である。ＰＬＬ部１０７は、２値化部２０１と、位相比較器２０２と、チャージポンプ２０９と、ローパスフィルタ２０３と、電圧制御発振器（ＶＣＯ）２０４と、分周器２０６とを備えている。図２において（Ｓ０）、（Ｓ１）などで示される矢印は、これらのブロック間で受け渡しされる信号を示しており、図３にそれぞれの信号の波形が示されている。

ＰＬＬ部１０７にウォブル信号（Ｓ０）が入力されると、２値化部２０１は設定された所定の０レベルよりウォブル信号のレベルが低いときに”０”を出力し、高いときに”１”を出力する。これにより２値化信号（Ｓ１）が得られる。位相比較器２０２は、２値化信号（Ｓ１）のエッジタイミングと、分周器２０６の出力信号（Ｓ１１）のエッジタイミングを比較し、２つの信号の位相差に対応する位相差信号を出力する。具体的には、分周器２０６の出力信号（Ｓ１１）のエッジタイミングが２値化信号（Ｓ１）のエッジタイミングより遅れていれば、位相差に相当する時間幅のアップ信号（Ｓ８ｂ）を出力し、分周器２０６の出力信号（Ｓ１１）のエッジタイミングが２値化信号（Ｓ１）エッジタイミングより進んでいれば、位相差に相当する時間幅のダウン信号（Ｓ８ａ）を出力する。

チャージポンプ２０９は、ダウン信号（Ｓ８ａ）が入力されるとローパスフィルタ２０３内のコンデンサから電流を吸い込み、アップ信号（Ｓ８ｂ）が入力されると、コンデンサへ電流を吐き出す動作を行う。

ローパスフィルタ２０３は、チャージポンプ５０９による電流の吸い込みあるいは吐き出しによる電圧変化を平滑化し、平滑化された制御電圧（Ｓ４）を出力する。ＶＣＯ５０４は制御電圧（Ｓ４）に応じた周波数のウォブルクロック信号（Ｓ５）を出力する。

分周器２０６はウォブルクロック信号を分周し、位相比較器２０２へ分周した信号（Ｓ１１）を出力する。たとえば、分周器２０６がクロックを６９分周する場合、ウォブルクロック信号（Ｓ５）のパルスを６９個カウントするたびに約半周期幅の信号を出力する。分周器２０６の出力は位相比較器２０２に入力され、２値化信号と比較される。このようにしてフィードバック制御を行うループＬ１を構成している。このループＬ１は、ＰＬＬ部１０７から出力されるウォブルクロック信号の位相がウォブル信号あるいは２値化信号の位相に実質的に同期（ロック）した定常状態、および、これらの位相差が小さく、安定して引き込みを行うことのできる準定常状態にあるときに用いられる。

一方、ウォブルクロック信号とウォブル信号あるいは２値化信号との位相差が大きい場合には、高速引き込みを実現するため、ループＬ１に加えて、あるいは、ループＬ１に換えてループＬ２を用いる。このために、ＰＬＬ部１０７は、同期検出部２０７と、時間幅検出部２１０と、位相制御部２０５とを備えている。同期検出部２０７は、一定期間における位相比較器２０２から出力されるアップ信号（Ｓ８ｂ）またはダウン信号（Ｓ８ａ）のパルス幅を検出し、信号のパルス幅の合計が所定値以上であれば、分周器から出力されるウォブルクロック信号が２値化信号と同期していない「非同期状態」と判定し、所定値以下であれば定常状態あるいは準定常状態を含む「同期状態」であると判定する。ＰＬＬ部１０７が同期している状態において、入力信号であるウォブル信号のジッタがゼロであれば、アップ信号（Ｓ８ｂ）またはダウン信号（Ｓ８ａ）が出力されず、アップ信号またはダウン信号の幅もゼロとなる。

ＰＬＬ部１０７が完全に非同期状態である場合、ウォブルクロック信号と２値化信号との位相差はゼロから１周期の間の値をほぼ等確率で取り得るので、所定期間におけるアップ信号またはダウン信号の幅の合計は、所定期間の約半分の時間になる。また、前述したようにＰＬＬ部１０７が完全に同期している状態にあり、かつジッタがゼロである場合、アップ信号またはダウン信号の幅の合計はゼロにある。したがって、アップ信号（Ｓ８ｂ）またはダウン信号（Ｓ８ａ）のパルス幅の合計が、非同期状態と同期状態との中間の値（非同期状態におけるアップ信号またはダウン信号の幅の合計の半分）、つまり、所定期間の４分の１より小さい場合、同期検出部２０７は同期状態であると判断し、パルス幅の合計が４分の１以上である場合、非同期状態であると判断し判断することが好ましい。同期検出部２０７は、非同期状態であるか否を判断し、非同期状態である場合には、位相制御部２０５が動作するように指令する。

時間幅検出部２１０は、アップ信号（Ｓ８ｂ）およびダウン信号（Ｓ８ａ）のパルス幅を検出し、正位相差信号（Ｓ９ａ）および負位相差信号（Ｓ９ｂ）を出力する。正位相差信号（Ｓ９ａ）および負位相差信号（Ｓ９ｂ）はそれぞれ、アップ信号（Ｓ８ｂ）およびダウン信号（Ｓ８ａ）のパルス幅に対応した振幅を有する。たとえば、アップ信号（Ｓ８ｂ）およびダウン信号（Ｓ８ａ）のパルス幅がそれぞれ１５クロック分および３クロック分であれば、正位相差信号（Ｓ９ａ）および負位相差信号（Ｓ９ｂ）それぞれ１５および３に相当する振幅を有する。

位相制御部２０５は、同期検出部２０７の指令に基づいて動作状態にある場合において、時間幅検出部２１０から受け取る正位相差信号（Ｓ９ａ）または負位相差信号（Ｓ９ｂ）の振幅が所定の値以上であれば、位相進み信号（Ｓ６）または位相遅延信号（Ｓ７）を出力する。本実施形態では、正位相差信号（Ｓ９ａ）が所定の値以上であれば、位相進み信号（Ｓ６）は分周器２０６のカウントを１パルス分進めることによって分周器２０６から出力する信号の位相を１クロック分進める。また、負位相差信号（Ｓ９ｂ）が所定の値以上であれば、位相遅延信号（Ｓ７）は分周器２０６のカウントを１パルス分遅らせることによって分周器２０６から出力する信号の位相を１クロック分遅延させる。正位相差信号（Ｓ９ａ）および負位相差信号（Ｓ９ｂ）の振幅の大きさに応じて、分周器２０６のカウントを進めるパルスの数、あるいは、遅らせるパルスの数を変化させ、分周器２０６から出力する信号の位相調節の程度を変化させてもよい。また、調節するパルスの数は整数でなくてもよい。

位相比較器２０２は、位相が調節された分周器２０６の出力信号（Ｓ１１）と２値化信号（Ｓ１）とを比較し、ダウン信号（Ｓ８ａ）またはアップ信号（Ｓ８ｂ）である位相差信号を出力する。同期検出部２０７は、位相差信号の所定の期間におけるパルス幅の合計に基づき、ＰＬＬが非同期状態であるかどうかを判定し、非同期状態である場合には、上述しように位相制御部２０５が動作するよう指令する。このようにしてフィードバック制御を行うループＬ２を構成する。

ループＬ２による制御をループＬ１による制御と並列して行えば、ループＬ１のみによる制御を行う場合に比べて、早い時間でＰＬＬ部１０７を定常状態にすることができる。つまり、高速引き込みを実現できる。また、ウォブル信号がループＬ１のキャプチャー範囲外にあり、電圧制御発振器２０４から出力されるウォブルクロック信号の位相を位相比較器２０２から出力される位相差信号によって制御できない場合であっても、ループＬ２を用いてウォブルクロック信号を分周した信号の位相を直接制御することにより、仮想的にＰＬＬ制御を実現する。このため、ＰＬＬ部１０７のキャプチャー範囲を拡大させることができる。

図４は、ＰＬＬ部１０７の位相比較器２０２に入力される２値化信号（Ｓ１）と分周器２０６の出力信号（Ｓ１１）の位相差の時間変化（実線Ｃ２）および従来のＰＬＬクロック発生器５００における２値化信号と分周器５０６の出力信号の位相差（絶対値）の時間変化（破線Ｃ１）を模式的に示している。

従来のＰＬＬクロック発生器では、ループＬ１のみによってＰＬＬ動作を行わせるため、ループＬ１によって引き込み可能な最大位相差はΔφ１であり、電圧制御発振器５０４から出力される初期信号を分周した信号と２値化信号との位相差がΔφ１より大きければ２値化信号に同期したウォブルクロック信号を生成することはできない。Δφ１以下の位相差を有する２値化信号が入力されると、ループＬ１によるフィードバック制御によって、次第に位相差が小さくなり、時刻ｔ３において、電圧制御発振器５０４から出力される初期信号を分周した信号と２値化信号との位相差がゼロとなり同期する。

これに対し、本実施形態によるＰＬＬ部１０７では、電圧制御発振器２０４から出力される初期信号を分周した信号と２値化信号（Ｓ１）との位相差がΔφ１より大きいΔφ０であっても引き込みが可能である。図に示すように、位相差がΔφ０の２値化信号が入力された場合、ループＬ１によるキャプチャー範囲よりも大きな位相差であるため、ループＬ１ではフィードバックによる引き込み動作ができず、電圧制御発振器２０４から出力される初期信号の周波数は変化しない。

このとき、位相比較器２０２から出力される位相差信号は大きなパルス幅を有するため、同期検出部２０７はＰＬＬ部１０７が非同期状態にあると判断し、位相制御部２０５に動作するよう指令する。これによりループＬ２による制御が開始される。具体的には、位相制御部２０５は時間幅検出部２１０から受け取る正位相差信号または負位相差信号に基づいて分周器２０６のカウント数を進め、あるいは、遅らせることによって出力信号（Ｓ１１）の位相を変化させる。この位相変化によって、位相比較器２０２から出力される位相差信号のパルス幅が小さくなる。ループＬ２を用いて繰り返し信号（Ｓ１１）の位相を制御することによって、電圧制御発振器２０４から出力される信号と２値化信号（Ｓ１）との位相差は小さくなってゆく。そして、位相差がΔφ１よりも小さくなると、ループＬ１のキャプチャー範囲に入るため、ループＬ１による引き込みが開始される。これにより、ウォブルクロック信号はループＬ１およびループＬ２による制御を受け、位相差が急激に小さくなってゆく。

位相比較器２０２から出力される位相差信号の所定の期間におけるパルス幅の合計が、ループＬ１の最大の位相差Δφ１における値の半分より小さくなった時刻ｔ１において、同期検出部２０７はＰＬＬ部１０７が同期状態にあると判断し、位相制御部２０５に対する動作指令を停止する。これにより、ＰＬＬ部１０７は、ループＬ１による制御のみによって、ウォブルクロック信号と２値化信号とが同期するよう制御する。ループＬ１による制御による準定常状態を経て、時刻ｔ２においてウォブルクロック信号の位相が２値化信号と同期する。これにより、ＰＬＬ部１０７は定常状態となり安定した周波数のウォブルクロック信号を出力する。準定常状態および定常状態ではループＬ２による制御停止することにより、定常状態における安定性を高めることができる。

このように本実施形態によれば、位相比較器における２つの信号の位相差が大きい場合には、従来のＰＬＬクロック発生器によって構成されるループＬ１に換えてループＬ２による制御を行う。ループＬ２による制御では、直接分周器から出力される信号の位相を調節するため、チャージポンプやローパスフィルタの特性を切り替える必要がない。このため、ＰＬＬ部の回路規模が大きくなることを防ぐことができる。

また、ループＬ１による制御では、キャプチャレンジの拡大とウォブルクロック信号のジッタの低減とはトレードオフの関係にあり、同時にこれらの特性を改善することは難しかった。本発明によれば、ループＬ２によってキャプチャレンジを拡大することが可能であるため、ループＬ１ではウォブルクロック信号のジッタを低減することができるよう、ローパスフィルタの特性を設計することにより、同時にこれらの特性を改善することができる。ループＬ１とループＬ２とを併用することによって引き込みを高速で行うことも可能である。このため、ループＬ１のゲインを低くして、ループに位相の余裕を持たせ、ループの安定性を高めることができる。

（第２の実施形態）
図５は本発明によるＰＬＬクロック発生器の第２の実施形態を示すブロック図である。ＰＬＬクロック発生器１０７’は第１の実施形態と同様、光ディスク装置１００のＰＬＬ部１０７として好適に用いられる。図６はＰＬＬ部１０７’の各部における信号を示している。ＰＬＬ部１０７’は第１の実施形態と同様ループＬ１およびループＬ２によってフィードバック制御を行い、ウォブル信号からウォブルクロック信号を生成するが、ループＬ１における信号処理の一部およびループＬ２における信号処理がデジタル信号を用いて行われる点で第１の実施形態とは異なっている。

図に示すように、ＰＬＬ部１０７’は、２値化部２０１と、位相比較器２０２’と、ローパスフィルタ２０３’と、Ｄ／Ａコンバータ２０８と、電圧制御発振器（ＶＣＯ）２０４と、分周器２０６’とを備えている。第１の実施形態と同様、図６において（Ｓ０）、（Ｓ１）などで示される矢印は、これらのブロック間で受け渡しされる信号を示しており、図６にそれぞれの信号の波形が示されている。

第１の実施形態と同様、ＰＬＬ部１０７’にウォブル信号（Ｓ０）が入力されると、２値化部２０１は設定された所定の０レベルよりウォブル信号のレベルが低いときに”０”を出力し、高いときに”１”を出力する。これにより２値化信号（Ｓ１）が得られる。

一方、分周器２０６’はウォブルクロック信号（Ｓ５）を受け取って分周し、多値のデジタル位相情報を含む信号（Ｓ２）を出力する。たとえば、分周器２０６’が６９分周を行う場合、ウォブルクロック信号のパルスをカウントし、カウントした値を−３４から＋３４までの多値のデジタル値を出力する。

位相比較器２０２’は、２値化信号（Ｓ１）のエッジタイミングにおける分周器２０６’の出力信号（Ｓ２）の値を位相差信号（Ｓ３）として出力する。位相差信号（Ｓ３）は、ローパスフィルタ２０３’によって平滑化され、周波数制御信号（Ｓ４）となる。Ｄ／Ａコンバータ２０８は、周波数制御信号（Ｓ４）をアナログ信号に変換した後、電圧制御発振器２０４へ出力する。電圧制御発振器２０４は、受け取った電圧に応じた周波数の信号をウォブルクロック信号（Ｓ５）として出力する。ウォブルクロック信号（Ｓ５）は、分周器２０６’へ入力され、そのパルスがカウントされる。

このようにＰＬＬ部１０７’のループＬ１においては、分周器２０６’から出力される信号（Ｓ２）、位相差信号（Ｓ３）およびローパスフィルタ２０３’を通過した信号（Ｓ４）をデジタル信号として処理している。

ループＬ２を構成するために、ＰＬＬ部１０７’は、同期検出部２０７’と、位相制御部２０５’とを備えている。同期検出部２０７’は、一定期間における位相比較器２０２’から出力される位相差信号（Ｓ３）の絶対値を積算し、積算値が所定値以上であれば、分周器から出力されるウォブルクロック信号が２値化信号と同期していない「非同期状態」と判定し、所定値以下であれば定常状態あるいは準定常状態を含む「同期状態」であると判定する。ＰＬＬ部１０７’が同期している状態において、入力信号であるウォブル信号のジッタがゼロであれば、２値化信号（Ｓ１）の立ち上がりのエッジタイミングは、分周器２０６’から出力される信号（Ｓ２）がゼロとなる時刻と一致するため、位相差信号（Ｓ３）もゼロとなる。

第１の実施形態で説明した理由から、同期検出部２０７は、位相差信号（Ｓ３）の絶対値を所定の期間、積算した値が完全に非同期状態にあるときの積算値の半分より小さい場合、ＰＬＬ部１０７’が同期状態であると判断し、この値以上である場合、ＰＬＬ部１０７’が非同期状態であると判断し判断することが好ましい。非同期状態である場合には、同期検出部２０７’は、位相制御部２０５’が動作するように指令する。

位相制御部２０５’は、位相差信号（Ｓ３）の絶対値が所定の値以上であれば、位相差信号の極性に応じた位相進み信号（Ｓ６）または位相遅延信号（Ｓ７）を出力する。たとえば、本実施形態では、絶対値が１０以上である場合に、位相進み信号（Ｓ６）または位相遅延信号（Ｓ７）を出力し、分周器２０６’のカウントを１パルス分進めたり遅延させたりする。図６に示すように、位相進み信号（Ｓ６）を分周器２０６'が受け取ると、１パルス分カウントを進めるため、出力信号（Ｓ２）の位相が１クロック分進む。位相遅延信号（Ｓ７）を分周器２０６'が受け取ると、１パルス分カウントを遅らせるため、出力信号（Ｓ２）の位相が１クロック分遅延する。位相差信号（Ｓ３）の絶対値に応じて分周器２０６’のカウントを進め、あるいは遅らせるパルスの数を変化させ、分周器２０６’から出力する信号の位相調節の程度を変化させてもよい。

位相比較器２０２’は、位相が調節された分周器２０６’の出力信号（Ｓ２）と２値化信号（Ｓ１）とを比較し、位相差信号（Ｓ３）を出力する。同期検出部２０７’は、位相差信号の所定の期間における絶対値の積分値に基づき、ＰＬＬが非同期状態であるかどうかを判定し、非同期状態である場合には、上述しように位相制御部２０５’が動作するよう指令する。このようにしてフィードバック制御を行うループＬ２を構成する。

第１の実施形態と同様、ＰＬＬ部１０７’は、ループＬ２による制御とループＬ１による制御を並列して行う場合には、ループＬ１のみによる制御に比べて早い時間でＰＬＬ部１０７を定常状態にすることができる。つまり、高速引き込みを実現できる。また、ウォブル信号がループＬ１のキャプチャー範囲外にあり、電圧制御発振器２０４から出力されるウォブルクロック信号の位相を位相比較器２０２’から出力される位相差信号によって制御できない場合であっても、ループＬ２を用いてウォブルクロック信号を分周した信号の位相を直接制御することにより、仮想的にＰＬＬ制御を実現する。このため、ＰＬＬ部１０７’のキャプチャー範囲を拡大させることができる。また、ループＬ１のゲインを低くし、ループの安定性を高めることができる。

上述したように本発明のＰＬＬクロック発生器は好適に光ディスク装置に適用することができる。特に、たとえば、アドレス情報の付加などによって、トラックのウォブルの周期が不連続になっている光ディスクからウォブルクロック信号を安定して生成させることのできる光ディスク装置が得られる。

なお、上記実施形態において、各機能を実現するブロックは、公知の電子回路などによるハードウエアによって構成することが一般的である。ハードウエアを用いることによって、高速処理が可能なＰＬＬクロック発生器を実現することができる。しかし、上記各ブロックの一部をソフトウエアにより実現してもよい。

また、上記実施形態では、アナログのウォブルクロック信号を２値化する２値化部をＰＬＬクロック発生器に設けているが、２値化部はＰＬＬクロック発生器の外部に設け、２値化信号をＰＬＬクロック発生器に入力するようにしてもよい。

また、上記実施形態における機能ブロックは、１つの集積回路によって構成されている必要はなく、複数の機能ブロックが１つの集積回路として集積されていてもよい。たとえば、図１において、サーボ制御部１０４、ＰＬＬコントローラ１１２、バンドパスフィルタ１０６、ＰＬＬ部１０７、タイミング生成部１０８および記録信号生成部１０９は光ディスクコントローラ（ＯＤＣ）として１つのチップに集積されていてもよい。

本発明のＰＬＬクロック発生器は、光ディスク装置をはじめ、種々の装置に好適に用いることができる。

本発明による光ディスク装置の第１の実施形態を示すブロック図である。 図１に示す光ディスク装置のＰＬＬ部の構成を示すブロック図である。 図２に示すＰＬＬ部の各部における内部信号を示す図である。 本発明によるＰＬＬ部の引き込み動作を説明する模式的グラフである。 本発明によるＰＬＬ部の第２の実施形態の構成を示すブロック図である。 図５に示すＰＬＬ部の各部における内部信号を示す図である。 従来のＰＬＬ回路の構成を示すブロック図である。

符号の説明

１０１ 光ディスク
１０２ 光ヘッド
１０３ スピンドルモータ
１０４ サーボ制御部
１０５ ウォブル信号生成部
１０６ バンドパスフィルタ
１０７、１０７’ ＰＬＬ部
１０８ タイミング生成部
１０９ 記録信号生成部
１１０ レーザ駆動部
１１１ モータ制御部
１１２ ＰＬＬコントローラ
２０１ ２値化部
２０２、２０２’ 位相比較器
２０３、２０３’ ローパスフィルタ
２０４ ＶＣＯ
２０５、２０５’ 位相制御部
２０６、２０７’ 分周器
２０７、２０７’ 同期検出部
２０８ Ｄ／Ａコンバータ

Claims (12)

1. 入力信号を受け取り、前記入力信号の周波数のＮ倍（Ｎは１以上の自然数）の周波数を有する出力信号を生成するＰＬＬクロック発生器であって、
   クロック信号をＮ分周して出力する分周器と、
   前記入力信号と前記分周器の出力信号との位相差を検出し、前記位相差を示す情報を含む位相差信号を出力する位相比較器と、
   前記位相差信号を平滑化するローパスフィルタと、
   ローパスフィルタの出力に応じた周波数の前記クロック信号を発生し、前記分周器に出力する電圧制御発振器と、
   前記位相差信号に基づいて前記分周器の出力信号の位相を制御する位相制御部と、
   を備えたＰＬＬクロック発生器。
2. 前記位相制御部は、前記位相差が第１の値以下であれば前記分周器の位相を進め、前記位相差が第２の値以上であれば前記分周器の位相を遅らせる請求項１記載のＰＬＬクロック発生器。
3. 前記分周器、前記位相比較器、前記ローパスフィルタおよび前記電圧制御発振器は第１のフィードバックループを構成し、前記分周器、前記位相制御部および前記位相比較器は第２のフィードバックループを構成している請求項２に記載のＰＬＬクロック発生器。
4. 入力信号を受け取り、前記入力信号の周波数のＮ倍（Ｎは１以上の自然数）の周波数を有する出力信号を生成するＰＬＬクロック発生器であって、
   クロック信号をＮ分周して出力する分周器と、
   前記入力信号と前記分周器の出力信号との位相差を検出し、前記位相差を示す情報を含む位相差信号を出力する位相比較器と、
   前記位相差信号を平滑化するローパスフィルタと、
   ローパスフィルタの出力に応じた周波数の前記クロック信号を発生し、前記分周器に出力する電圧制御発振器と、
   前記位相差信号に基づいて前記分周器の出力信号の位相を制御する位相制御部と、
   前記位相差に基づいてＰＬＬの同期状態を決定し、非同期状態であると判断する場合、前記位相制御部が動作するよう指令する同期検出部と、
   を備えたＰＬＬクロック発生器。
5. 前記同期検出部は、前記位相比較器から得られる位相差の絶対値を所定の期間積算し、積算値が所定の値以上である場合に前記位相制御部が動作するよう指令する請求項４に記載のＰＬＬクロック発生器。
6. 前記分周器、前記位相比較器、前記ローパスフィルタおよび前記電圧制御発信器は第１のフィードバックループを構成し、前記分周器、前記位相制御部および前記位相比較器は第２のフィードバックループを構成している請求項４または５に記載のＰＬＬクロック発生器。
7. アナログ信号を受け取って、所定の信号レベルと比較することにより、２値化された
   信号を出力する２値化部をさらに備え、
   前記入力信号は２値化された信号である請求項１から６のいずれかに記載のＰＬＬクロック発生器。
8. トラックがウォブルした光ディスクに対して記録および／または再生を行う光ディスク装置であって、
   前記トラックに光を集光し、反射光を検出する光ヘッドと、
   前記光ヘッドの信号からウォブル信号を生成するウォブル信号生成部と、
   前記ウォブル信号をアナログ信号として受け取る請求項７に規定されるＰＬＬクロック発生器と、
   を備える光ディスク装置。
9. 前記光ディスクのウォブルは、アドレス情報によって変調されている請求項８に記載の光ディスク装置。
10. 請求項１から７のいずれかに規定されるＰＬＬクロック発生器を含む、光ディスク装置用光ディスクコントローラ。
11. 所定の周波数を有する入力信号を受け取り、前記所定の周波数のＮ倍（Ｎは１以上の自然数）の周波数を有する出力信号を生成するＰＬＬクロック発生器の制御方法であって、
    入力信号と出力信号を分周した信号との位相差に基づき前記出力信号の周波数を制御するループにおいて、前記ループが非同期状態である場合に、前記分周した信号の位相を変化させるＰＬＬクロック発生器の制御方法。
12. 前記ループが非同期状態である場合に、前記分周した信号の位相を変化させることにより、前記位相差が小さくなるようフィードバック制御する請求項１１に記載のＰＬＬクロック発生器の制御方法。