JP2000285613A - Ｐｌｌ回路及びこれを具備する光ディスク装置 - Google Patents
Ｐｌｌ回路及びこれを具備する光ディスク装置Info
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- JP2000285613A JP2000285613A JP11094099A JP9409999A JP2000285613A JP 2000285613 A JP2000285613 A JP 2000285613A JP 11094099 A JP11094099 A JP 11094099A JP 9409999 A JP9409999 A JP 9409999A JP 2000285613 A JP2000285613 A JP 2000285613A
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Abstract
(57)【要約】
【解決手段】光ディスク装置で記録媒体から読み出され
たリードデータ信号からリードクロックを再生するＰＬ
Ｌ回路に関する。ワンショットパルス生成回路で生成さ
れたパルスの幅を検出し所望の幅になるようにワンショ
ットパルス発生回路を制御することで電源電圧依存性や
温度依存性、プロセスのばらつきがあってもワンショッ
ト生成回路の出力パルスの幅を制御して入力信号のジッ
タに対して最大限のマージンが得られるようにしたもの
である。 【効果】リードデータのジッタや装置の電源電圧変動、
温度変化プロセスばらつき等に対してエラー出現率を低
く抑えることができる。従って、エラー訂正部の負荷を
減らすことができ光ディスク装置のデータ転送速度の向
上に寄与する。
たリードデータ信号からリードクロックを再生するＰＬ
Ｌ回路に関する。ワンショットパルス生成回路で生成さ
れたパルスの幅を検出し所望の幅になるようにワンショ
ットパルス発生回路を制御することで電源電圧依存性や
温度依存性、プロセスのばらつきがあってもワンショッ
ト生成回路の出力パルスの幅を制御して入力信号のジッ
タに対して最大限のマージンが得られるようにしたもの
である。 【効果】リードデータのジッタや装置の電源電圧変動、
温度変化プロセスばらつき等に対してエラー出現率を低
く抑えることができる。従って、エラー訂正部の負荷を
減らすことができ光ディスク装置のデータ転送速度の向
上に寄与する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば光ディスク
装置で記録媒体から読み出されたリードデータ信号から
リードクロックを再生するＰＬＬ（フェイズロックドル
ープ）回路に関するものである。
装置で記録媒体から読み出されたリードデータ信号から
リードクロックを再生するＰＬＬ（フェイズロックドル
ープ）回路に関するものである。
【０００２】
【従来の技術】光ディスク装置のブロックは図６に示す
ように、記録媒体１２（以下光ディスクと記す。）から
データを読み出すピックアップ１３と、前記ピックアッ
プ１３の出力を増幅するプリアンプ１４と、前記プリア
ンプ１４の出力を２値化しその信号と同期したリードク
ロックを生成するＰＬＬブロックおよびエラー訂正ブロ
ックを含んだデジタル信号処理部１５と、前記２値化さ
れた信号をもとにディスクの回転を制御するサーボプロ
セッサ部１６と前記サーボプロセッサ部１６の出力結果
に応じてディスクを回転させるスピンドルモータ１７
と、前記デジタル信号処理部１５の出力をアナログ信号
に変換し音声データ２１を出力するＤ／Ａ変換器１８
と、前記デジタル信号処理部１５の出力をパーソナル・
コンピュータ等で処理できるデジタルデータ２０に変換
するＲＯＭデコーダ部１９で構成されている。
ように、記録媒体１２（以下光ディスクと記す。）から
データを読み出すピックアップ１３と、前記ピックアッ
プ１３の出力を増幅するプリアンプ１４と、前記プリア
ンプ１４の出力を２値化しその信号と同期したリードク
ロックを生成するＰＬＬブロックおよびエラー訂正ブロ
ックを含んだデジタル信号処理部１５と、前記２値化さ
れた信号をもとにディスクの回転を制御するサーボプロ
セッサ部１６と前記サーボプロセッサ部１６の出力結果
に応じてディスクを回転させるスピンドルモータ１７
と、前記デジタル信号処理部１５の出力をアナログ信号
に変換し音声データ２１を出力するＤ／Ａ変換器１８
と、前記デジタル信号処理部１５の出力をパーソナル・
コンピュータ等で処理できるデジタルデータ２０に変換
するＲＯＭデコーダ部１９で構成されている。
【０００３】前記プリアンプ１４の出力を２値化したリ
ードデータ信号１からリードクロックを生成するＰＬＬ
ブロックは図７に示すように、入力電圧に応じた周波数
の発振信号を出力する第１の電圧制御発振器６と、光デ
ィスク装置の記録媒体からプリアンプを介して読み出さ
れたＲＦ信号を２値化したリードデータ信号１の変化点
を検出し第１の電圧制御発振器６の出力信号の半分の周
期の幅のパルスを出力するワンショットパルス生成回路
２と、前記第１の電圧制御発振器６の出力信号と前記ワ
ンショットパルス生成回路２の出力との位相差を検出し
その位相差に応じた制御信号を出力する位相比較器３
と、前記位相比較器位相比較器３の比較結果によって電
荷を充電または放電するチャージポンプ４と、前記チャ
ージポンプ４の出力を入力とするループフィルタ５で構
成されている。この構成によれば位相比較器はリードデ
ータ信号３を読み出すために必要な同期クロック、つま
り電圧制御発振器６の出力の位相とワンショット生成回
路２の出力の位相を比較しワンショット生成回路２の出
力に対し同期クロックの位相が進んだ場合は、位相比較
器３から制御信号が出力されチャージポンプ４は電荷を
放電しループフィルタ５の出力電圧は降下する。この結
果電圧制御発振器６の出力周波数は低くなる。また、ワ
ンショット生成回路２の出力に対し同期クロックの位相
が遅れた場合は、位相比較器３から制御信号が出力され
チャージポンプ４は電荷を充電しループフィルタ５の出
力電圧は上昇する。この結果電圧制御発振器６の出力周
波数は高くなる。このように、位相比較器３によって電
圧制御発振器６の出力とワンショットパルス生成回路２
の出力の位相が一致しリードデータ信号１を読み出すた
めに必要な同期クロックを生成している。リードデータ
信号１、ワンショットパルス生成回路２の出力、同期ク
ロックの位相関係は図８（ａ）に示すようにリードデー
タ信号の変化点から同期クロックの半周期の幅のワンシ
ョットパルスの立ち下がりと同期クロックの立ち下がり
が一致する。従って入力信号を同期クロックの立ち下が
りで読み込むことで、後段のエラー訂正部等でデータの
処理を行なうことができる。
ードデータ信号１からリードクロックを生成するＰＬＬ
ブロックは図７に示すように、入力電圧に応じた周波数
の発振信号を出力する第１の電圧制御発振器６と、光デ
ィスク装置の記録媒体からプリアンプを介して読み出さ
れたＲＦ信号を２値化したリードデータ信号１の変化点
を検出し第１の電圧制御発振器６の出力信号の半分の周
期の幅のパルスを出力するワンショットパルス生成回路
２と、前記第１の電圧制御発振器６の出力信号と前記ワ
ンショットパルス生成回路２の出力との位相差を検出し
その位相差に応じた制御信号を出力する位相比較器３
と、前記位相比較器位相比較器３の比較結果によって電
荷を充電または放電するチャージポンプ４と、前記チャ
ージポンプ４の出力を入力とするループフィルタ５で構
成されている。この構成によれば位相比較器はリードデ
ータ信号３を読み出すために必要な同期クロック、つま
り電圧制御発振器６の出力の位相とワンショット生成回
路２の出力の位相を比較しワンショット生成回路２の出
力に対し同期クロックの位相が進んだ場合は、位相比較
器３から制御信号が出力されチャージポンプ４は電荷を
放電しループフィルタ５の出力電圧は降下する。この結
果電圧制御発振器６の出力周波数は低くなる。また、ワ
ンショット生成回路２の出力に対し同期クロックの位相
が遅れた場合は、位相比較器３から制御信号が出力され
チャージポンプ４は電荷を充電しループフィルタ５の出
力電圧は上昇する。この結果電圧制御発振器６の出力周
波数は高くなる。このように、位相比較器３によって電
圧制御発振器６の出力とワンショットパルス生成回路２
の出力の位相が一致しリードデータ信号１を読み出すた
めに必要な同期クロックを生成している。リードデータ
信号１、ワンショットパルス生成回路２の出力、同期ク
ロックの位相関係は図８（ａ）に示すようにリードデー
タ信号の変化点から同期クロックの半周期の幅のワンシ
ョットパルスの立ち下がりと同期クロックの立ち下がり
が一致する。従って入力信号を同期クロックの立ち下が
りで読み込むことで、後段のエラー訂正部等でデータの
処理を行なうことができる。
【０００４】
【発明が解決しようとする課題】上記回路構成において
ワンショットパルス生成回路は、電圧制御発振器と同じ
回路構成で同じ制御電圧を与える方式とし、入力信号が
変化したことを検出して発振を開始し発振波形の半周期
後に発振を止めるという方法を用い同期クロックの半周
期幅のワンショットパルスを生成していた。しかし、こ
の場合、電圧制御発振器の出力のデユーティが５０％で
ある必要があり、半導体集積回路上でこれを実現するこ
とは電源電圧依存性、温度依存性、プロセスのばらつき
などの理由で困難である。このためワンショットパルス
回路のパルス幅が同期クロックの半周期より短い場合図
８（ｂ）に示すように入力データのウインドウセンター
に対して定常的に同期クロックの立ち下がりが早くなっ
てしまい入力信号のジッタに対するマージンが減りデー
タをミスリードしてしまう。また、ワンショットパルス
回路のパルス幅が同期クロックの半周期より長い場合も
図８（ｃ）に示すように入力データのウインドウセンタ
ーに対して定常的に同期クロックの立ち下がりが遅くな
ってしまい入力信号のジッタに対するマージンが減りデ
ータをミスリードしてしまう。この結果入力データのエ
ラー出現率が増加してしまい、エラー訂正部での処理が
増えデータ転送速度向上の妨げになっている。
ワンショットパルス生成回路は、電圧制御発振器と同じ
回路構成で同じ制御電圧を与える方式とし、入力信号が
変化したことを検出して発振を開始し発振波形の半周期
後に発振を止めるという方法を用い同期クロックの半周
期幅のワンショットパルスを生成していた。しかし、こ
の場合、電圧制御発振器の出力のデユーティが５０％で
ある必要があり、半導体集積回路上でこれを実現するこ
とは電源電圧依存性、温度依存性、プロセスのばらつき
などの理由で困難である。このためワンショットパルス
回路のパルス幅が同期クロックの半周期より短い場合図
８（ｂ）に示すように入力データのウインドウセンター
に対して定常的に同期クロックの立ち下がりが早くなっ
てしまい入力信号のジッタに対するマージンが減りデー
タをミスリードしてしまう。また、ワンショットパルス
回路のパルス幅が同期クロックの半周期より長い場合も
図８（ｃ）に示すように入力データのウインドウセンタ
ーに対して定常的に同期クロックの立ち下がりが遅くな
ってしまい入力信号のジッタに対するマージンが減りデ
ータをミスリードしてしまう。この結果入力データのエ
ラー出現率が増加してしまい、エラー訂正部での処理が
増えデータ転送速度向上の妨げになっている。
【０００５】本発明の目的は、上記ワンショットパルス
の幅を検出し正確に制御することにより上記従来の問題
を解決するものであり、入力信号のジッタが大きくても
エラー出現率を増加させないことにより光ディスク装置
のデータ転送速度を向上させることができるＰＬＬ回路
を提供することにある。
の幅を検出し正確に制御することにより上記従来の問題
を解決するものであり、入力信号のジッタが大きくても
エラー出現率を増加させないことにより光ディスク装置
のデータ転送速度を向上させることができるＰＬＬ回路
を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ワンショット
パルス生成回路で生成されたパルスの幅を検出し所望の
幅になるようにワンショットパルス発生回路を制御する
ことで電源電圧依存性や温度依存性、プロセスのばらつ
きがあってもワンショット生成回路の出力パルスの幅を
制御して入力信号のジッタに対して最大限のマージンが
得られるようにしたものである。
パルス生成回路で生成されたパルスの幅を検出し所望の
幅になるようにワンショットパルス発生回路を制御する
ことで電源電圧依存性や温度依存性、プロセスのばらつ
きがあってもワンショット生成回路の出力パルスの幅を
制御して入力信号のジッタに対して最大限のマージンが
得られるようにしたものである。
【０００７】本発明の請求項１に記載したＰＬＬ回路
は、入力電圧に応じた周波数の発振信号を出力する第１
の電圧制御発振器と、入力信号の変化点を検出してワン
ショットパルスを発生するワンショット生成回路と、前
記第1の電圧制御発振器の出力と前記ワンショット生成
回路の出力との位相差を検出し該位相差に応じた比較結
果を出力する第１の位相比較器と、前記位相比較器の比
較結果によって電荷を充電あるいは放電するチャージポ
ンプと、前記チャージポンプの出力を入力とし前記入力
電圧を出力するループフィルタと、前記ワンショット生
成回路の出力パルスのパルス幅を検出するパルス幅検出
回路とを備えたＰＬＬ回路であって、前記ワンショット
生成パルス回路のパルス幅は前記パルス幅検出回路の出
力に基づいて制御してなることを特徴とする。
は、入力電圧に応じた周波数の発振信号を出力する第１
の電圧制御発振器と、入力信号の変化点を検出してワン
ショットパルスを発生するワンショット生成回路と、前
記第1の電圧制御発振器の出力と前記ワンショット生成
回路の出力との位相差を検出し該位相差に応じた比較結
果を出力する第１の位相比較器と、前記位相比較器の比
較結果によって電荷を充電あるいは放電するチャージポ
ンプと、前記チャージポンプの出力を入力とし前記入力
電圧を出力するループフィルタと、前記ワンショット生
成回路の出力パルスのパルス幅を検出するパルス幅検出
回路とを備えたＰＬＬ回路であって、前記ワンショット
生成パルス回路のパルス幅は前記パルス幅検出回路の出
力に基づいて制御してなることを特徴とする。
【０００８】また、請求項２記載のＰＬＬ回路は、請求
項１のＰＬＬ回路において、前記パルス幅検出回路は、
前記入力電圧を入力とする第２の電圧制御発振器と、前
記ワンショット生成回路の出力と前記第２の電圧制御発
振器の位相差を検出し該位相差に応じた遅れパルス、進
みパルスを出力する第２の位相比較器と、前記第２の位
相比較器出力を入力とし進みパルスと遅れパルスの数を
比較し前記ワンショット生成回路の出力パルスのパルス
幅を制御する信号を出力する位相比較回数検出器で構成
されたことを特徴とする。
項１のＰＬＬ回路において、前記パルス幅検出回路は、
前記入力電圧を入力とする第２の電圧制御発振器と、前
記ワンショット生成回路の出力と前記第２の電圧制御発
振器の位相差を検出し該位相差に応じた遅れパルス、進
みパルスを出力する第２の位相比較器と、前記第２の位
相比較器出力を入力とし進みパルスと遅れパルスの数を
比較し前記ワンショット生成回路の出力パルスのパルス
幅を制御する信号を出力する位相比較回数検出器で構成
されたことを特徴とする。
【０００９】また、請求項３記載のＰＬＬ回路は、請求
項１のＰＬＬ回路のおいて、前記パルス幅検出回路は、
発振器と、前記ワンショット生成回路の出力と前記第２
の電圧制御発振器の位相差を検出し該位相差に応じた遅
れパルス、進みパルスを出力する第２の位相比較器と、
前記第２の位相比較器出力を入力とし進みパルスと遅れ
パルスの数を比較し前記ワンショット生成回路の出力パ
ルスのパルス幅を制御する信号を出力する位相比較回数
検出器で構成されたことを特徴とする。
項１のＰＬＬ回路のおいて、前記パルス幅検出回路は、
発振器と、前記ワンショット生成回路の出力と前記第２
の電圧制御発振器の位相差を検出し該位相差に応じた遅
れパルス、進みパルスを出力する第２の位相比較器と、
前記第２の位相比較器出力を入力とし進みパルスと遅れ
パルスの数を比較し前記ワンショット生成回路の出力パ
ルスのパルス幅を制御する信号を出力する位相比較回数
検出器で構成されたことを特徴とする。
【００１０】また、請求項４記載の光ディスク装置は、
請求項１のＰＬＬ回路を具備することを特徴とする。
請求項１のＰＬＬ回路を具備することを特徴とする。
【００１１】かかる構成により、請求項１のＰＬＬ回路
は、電源電圧依存性、温度依存性、プロセスのばらつ
き、ワンショット用電圧制御発振器を制御するためのロ
ジック回路のディレイなどの要因でワンショットパルス
生成回路のパルス幅が所望の幅から外れた場合でも速や
かに前記パルス幅は所望の幅になるので入力信号のジッ
タに対して常に最大限のマージンを得ることができ、ま
た、請求項４の光ディスク装置のエラーレートの低減に
寄与する。
は、電源電圧依存性、温度依存性、プロセスのばらつ
き、ワンショット用電圧制御発振器を制御するためのロ
ジック回路のディレイなどの要因でワンショットパルス
生成回路のパルス幅が所望の幅から外れた場合でも速や
かに前記パルス幅は所望の幅になるので入力信号のジッ
タに対して常に最大限のマージンを得ることができ、ま
た、請求項４の光ディスク装置のエラーレートの低減に
寄与する。
【００１２】
【発明の実施の形態】図１は、本発明の実施の形態を示
すＰＬＬ回路の構成を示すブロック図である。この図に
おいて１は光ディスクから読み出された信号を２値化し
たリードデータ信号で例えばコンパクトディスクではＥ
ＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕ
ｌａｔｉｏｎ）信号で３Ｔから１１Ｔの周期を持つＮＲ
ＺＩ信号である。２はリードデータ１の変化点を検出し
て位相比較回数検出器８によってパルス幅を制御される
ワンショットパルス生成回路、３はワンショット生成回
路２の出力と第１の電圧制御発振器６の出力の位相を比
較する第１の位相比較器、４は位相比較器の３の比較結
果によって電荷を充電または放電するチャージポンプ、
５はチャージポンプ４の出力を平滑化し第１の電圧制御
発振器６を制御するループフィルタ、６はループフィル
タ５の出力によって制御される第１の電圧制御発振器、
７はワンショット生成回路２の出力と第２の電圧制御発
振器９の出力の位相を比較する第２の位相比較器、８は
第２の位相比較器出力を入力とし進みパルスと遅れパル
スの数を比較しワンショット生成回路２の出力パルスの
パルス幅を制御する信号を出力する位相比較回数検出
器、９はループフィルタ５の出力によって制御される第
２の電圧制御発振器である。
すＰＬＬ回路の構成を示すブロック図である。この図に
おいて１は光ディスクから読み出された信号を２値化し
たリードデータ信号で例えばコンパクトディスクではＥ
ＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕ
ｌａｔｉｏｎ）信号で３Ｔから１１Ｔの周期を持つＮＲ
ＺＩ信号である。２はリードデータ１の変化点を検出し
て位相比較回数検出器８によってパルス幅を制御される
ワンショットパルス生成回路、３はワンショット生成回
路２の出力と第１の電圧制御発振器６の出力の位相を比
較する第１の位相比較器、４は位相比較器の３の比較結
果によって電荷を充電または放電するチャージポンプ、
５はチャージポンプ４の出力を平滑化し第１の電圧制御
発振器６を制御するループフィルタ、６はループフィル
タ５の出力によって制御される第１の電圧制御発振器、
７はワンショット生成回路２の出力と第２の電圧制御発
振器９の出力の位相を比較する第２の位相比較器、８は
第２の位相比較器出力を入力とし進みパルスと遅れパル
スの数を比較しワンショット生成回路２の出力パルスの
パルス幅を制御する信号を出力する位相比較回数検出
器、９はループフィルタ５の出力によって制御される第
２の電圧制御発振器である。
【００１３】次に、ＥＦＭ信号と同期クロックについて
簡単に説明する。図２はＥＦＭ信号、ワンショット生成
回路出力および同期クロックの位相関係を示す図であ
る。ＥＦＭ信号の変化点でワンショット生成回路の出力
はハイレベルになり同期クロックの半周期経過した時点
でロウレベルになる。第１の位相比較器でワンショット
回路出力の立ち下がりエッジと同期クロックの立ち下が
りエッジが比較される。図２のように同期がとれている
状態では、ＥＦＭ信号をＰＬＬの出力、つまり同期クロ
ックの立ち下がりでＥＦＭ信号を読み出すことができ
る。
簡単に説明する。図２はＥＦＭ信号、ワンショット生成
回路出力および同期クロックの位相関係を示す図であ
る。ＥＦＭ信号の変化点でワンショット生成回路の出力
はハイレベルになり同期クロックの半周期経過した時点
でロウレベルになる。第１の位相比較器でワンショット
回路出力の立ち下がりエッジと同期クロックの立ち下が
りエッジが比較される。図２のように同期がとれている
状態では、ＥＦＭ信号をＰＬＬの出力、つまり同期クロ
ックの立ち下がりでＥＦＭ信号を読み出すことができ
る。
【００１４】次に図１の実施の形態の動作について説明
する。ワンショットパルス生成回路から出力されたパル
スは第１の位相比較器で同期クロックと位相比較が行わ
れる。第１の位相比較器はワンショットパルス生成回路
出力の立ち上がりエッジを検出してワンショットパルス
生成回路出力の立ち下がりエッジと同期クロックの立ち
下がりエッジを比較しワンショットパルス生成回路の出
力の立ち下がりエッジに対して同期クロックの立ち下が
りが進んでいる場合には進みパルスを出力し、逆に遅れ
ている場合には遅れパルスを出力する。この結果をチャ
ージポンプ、ループフィルタを通して第１の電圧制御発
振器に帰還しワンショットパルス生成回路の立ち下がり
と同期クロックの立ち下がりの位相が一致するように動
作する。第２の電圧制御発振器の電気的特性は第１の電
圧制御発振器と同一であり制御電圧もループフィルタの
出力で同一であることから第１の電圧制御発振器とほぼ
同じ周波数でかつ非同期で発振する。第２の位相比較器
はワンショットパルス生成回路出力の立ち上がりエッジ
を検出してワンショットパルス生成回路出力の立ち下が
りエッジと第２の電圧制御発振器出力の立ち下がりエッ
ジを比較しワンショットパルス生成回路の出力の立ち下
がりエッジに対して第２の電圧制御発振器出力の立ち下
がりが進んでいる場合には進みパルスを出力し、逆に遅
れている場合には遅れパルスを出力する。ここで、位相
比較器の動作と出力特性について説明する。図３（ａ）
および図４（ａ）に示すようにワンショットパルス幅が
第２の電圧制御発振器出力周期の１／２のときは、位相
比較器の２つの入力の位相差と出力期間は位相差が無い
場合は進みパルスも遅れパルスも出力されず、位相差が
−πのときは電圧制御発振器の半周期期間遅れパルスが
出力され、逆に、位相差が＋πのときは電圧制御発振器
の半周期期間進みパルスが出力される。第２の電圧制御
発振器出力とワンショット生成回路出力は非同期なので
遅れパルスが出力される回数と進みパルスが出力される
回数は同じになる。次にワンショットパルス幅が第２の
電圧制御発振器出力周期の１／２より短いときは図３
（ｂ）および図４（ｂ）に示すように遅れパルスの回数
は進みパルスの回数より多くなる。ワンショットパルス
幅が第２の電圧制御発振器出力周期の１／２より長い場
合は図３（ｃ）および図４（ｃ）に示すように遅れパル
スは進みパルスの回数より少なくなる。位相比較回数検
出器は第２の位相比較器の進みパルス、遅れパルスの回
数を比較し進みパルスの回数が遅れパルスの回数より多
い場合は、ワンショット生成回路出力のパルス幅が所望
の幅より長いと判断してワンショット生成回路出力のパ
ルス幅が短くなるように制御する。逆に、進みパルスの
回数が遅れパルスの回数より少ない場合は、ワンショッ
ト生成回路出力のパルス幅が所望の幅より短いと判断し
てワンショット生成回路出力のパルス幅が長くなるよう
に制御する。このようにワンショットパルスの幅は所望
の幅である同期クロックの半周期に正確に制御されるの
で同期クロックの立ち下がりエッジはリードデータのウ
インドウセンターに常に位置することとなりリードデー
タのジッタに対するマージンが増し、エラーの少ないリ
ードデータを後段のエラー訂正部に送ることができる。
する。ワンショットパルス生成回路から出力されたパル
スは第１の位相比較器で同期クロックと位相比較が行わ
れる。第１の位相比較器はワンショットパルス生成回路
出力の立ち上がりエッジを検出してワンショットパルス
生成回路出力の立ち下がりエッジと同期クロックの立ち
下がりエッジを比較しワンショットパルス生成回路の出
力の立ち下がりエッジに対して同期クロックの立ち下が
りが進んでいる場合には進みパルスを出力し、逆に遅れ
ている場合には遅れパルスを出力する。この結果をチャ
ージポンプ、ループフィルタを通して第１の電圧制御発
振器に帰還しワンショットパルス生成回路の立ち下がり
と同期クロックの立ち下がりの位相が一致するように動
作する。第２の電圧制御発振器の電気的特性は第１の電
圧制御発振器と同一であり制御電圧もループフィルタの
出力で同一であることから第１の電圧制御発振器とほぼ
同じ周波数でかつ非同期で発振する。第２の位相比較器
はワンショットパルス生成回路出力の立ち上がりエッジ
を検出してワンショットパルス生成回路出力の立ち下が
りエッジと第２の電圧制御発振器出力の立ち下がりエッ
ジを比較しワンショットパルス生成回路の出力の立ち下
がりエッジに対して第２の電圧制御発振器出力の立ち下
がりが進んでいる場合には進みパルスを出力し、逆に遅
れている場合には遅れパルスを出力する。ここで、位相
比較器の動作と出力特性について説明する。図３（ａ）
および図４（ａ）に示すようにワンショットパルス幅が
第２の電圧制御発振器出力周期の１／２のときは、位相
比較器の２つの入力の位相差と出力期間は位相差が無い
場合は進みパルスも遅れパルスも出力されず、位相差が
−πのときは電圧制御発振器の半周期期間遅れパルスが
出力され、逆に、位相差が＋πのときは電圧制御発振器
の半周期期間進みパルスが出力される。第２の電圧制御
発振器出力とワンショット生成回路出力は非同期なので
遅れパルスが出力される回数と進みパルスが出力される
回数は同じになる。次にワンショットパルス幅が第２の
電圧制御発振器出力周期の１／２より短いときは図３
（ｂ）および図４（ｂ）に示すように遅れパルスの回数
は進みパルスの回数より多くなる。ワンショットパルス
幅が第２の電圧制御発振器出力周期の１／２より長い場
合は図３（ｃ）および図４（ｃ）に示すように遅れパル
スは進みパルスの回数より少なくなる。位相比較回数検
出器は第２の位相比較器の進みパルス、遅れパルスの回
数を比較し進みパルスの回数が遅れパルスの回数より多
い場合は、ワンショット生成回路出力のパルス幅が所望
の幅より長いと判断してワンショット生成回路出力のパ
ルス幅が短くなるように制御する。逆に、進みパルスの
回数が遅れパルスの回数より少ない場合は、ワンショッ
ト生成回路出力のパルス幅が所望の幅より短いと判断し
てワンショット生成回路出力のパルス幅が長くなるよう
に制御する。このようにワンショットパルスの幅は所望
の幅である同期クロックの半周期に正確に制御されるの
で同期クロックの立ち下がりエッジはリードデータのウ
インドウセンターに常に位置することとなりリードデー
タのジッタに対するマージンが増し、エラーの少ないリ
ードデータを後段のエラー訂正部に送ることができる。
【００１５】図５は、本発明の第２の実施の形態を示す
ＰＬＬ回路の構成を示すブロック図である。図２におい
て第１の実施の形態である図１と同一機能のブロックに
は同一番号を付しここでは説明を省略する。９は発振器
でありリードデータの転送速度と同じ周波数を出力す
る。例えば、コンパクトディスク装置の場合、４．３２
１８ＭＨｚである。
ＰＬＬ回路の構成を示すブロック図である。図２におい
て第１の実施の形態である図１と同一機能のブロックに
は同一番号を付しここでは説明を省略する。９は発振器
でありリードデータの転送速度と同じ周波数を出力す
る。例えば、コンパクトディスク装置の場合、４．３２
１８ＭＨｚである。
【００１６】この実施の形態の動作は図１と同様であ
り、ワンショット生成回路出力のパルス幅は発振器１１
の周期の１／２になるように制御される。この場合もワ
ンショットパルスの幅は所望の幅である同期クロックの
半周期に正確に制御されるので同期クロックの立ち下が
りエッジはリードデータのウインドウセンターに常に位
置することとなりリードデータのジッタに対するマージ
ンが増し、エラーの少ないリードデータを後段のエラー
訂正部に送ることができる。なお、位相比較回数検出器
８での判断基準を変更することによりワンショット生成
回路出力のパルス幅を第２の電圧制御発振器または発振
器の周期より短い任意の幅にすることが可能である。
り、ワンショット生成回路出力のパルス幅は発振器１１
の周期の１／２になるように制御される。この場合もワ
ンショットパルスの幅は所望の幅である同期クロックの
半周期に正確に制御されるので同期クロックの立ち下が
りエッジはリードデータのウインドウセンターに常に位
置することとなりリードデータのジッタに対するマージ
ンが増し、エラーの少ないリードデータを後段のエラー
訂正部に送ることができる。なお、位相比較回数検出器
８での判断基準を変更することによりワンショット生成
回路出力のパルス幅を第２の電圧制御発振器または発振
器の周期より短い任意の幅にすることが可能である。
【００１７】以上に示したＰＬＬを図６の光ディスク装
置に用いることにより、光ディスク内のエラー訂正部の
負荷を減らせ、データ転送速度の向上に効果がある。
置に用いることにより、光ディスク内のエラー訂正部の
負荷を減らせ、データ転送速度の向上に効果がある。
【００１８】
【発明の効果】本発明によれば、同期クロックの立ち下
がりエッジが常にリードデータのウインドウセンターに
なる構成にしたことから、リードデータのジッタや電源
電圧変動、温度変化プロセスばらつき等に対してエラー
出現率を低く抑えることができる。従って、エラー訂正
部の負荷を減らすことができ光ディスク装置のデータ転
送速度の向上に寄与する。
がりエッジが常にリードデータのウインドウセンターに
なる構成にしたことから、リードデータのジッタや電源
電圧変動、温度変化プロセスばらつき等に対してエラー
出現率を低く抑えることができる。従って、エラー訂正
部の負荷を減らすことができ光ディスク装置のデータ転
送速度の向上に寄与する。
【図１】本発明のＰＬＬ回路の第１の実施の形態を示す
図。
図。
【図２】ＥＦＭ信号と同期クロックのタイミングを示す
図。
図。
【図３】位相比較器の動作を示すタイミング図。
【図４】位相比較器の出力特性を示す図。
【図５】本発明のＰＬＬ回路の第２の実施の形態を示す
図。
図。
【図６】光ディスク装置の構成を示す図。
【図７】従来のＰＬＬ回路の構成を示す図。
【図８】ワンショットパルス幅とリードデータのウイン
ドウの関係を示す図。
ドウの関係を示す図。
１ リードデータ信号 ２ ワンショット生成回路 ３、７ 位相比較器 ４ チャージポンプ ５ ループフィルタ ６、９ 電圧制御発振器 ８ 位相比較回数検出器 １０ 同期クロック １１ 発振器 １２ 光ディスクの記録媒体 １３ ピックアップ １４ プリアンプ １５ デジタル信号処理部 １６ サーボプロセッサ部 １７ スピンドル・モータ １８ Ｄ／Ａ変換器 １９ ＲＯＭデコーダ部 ２０ デジタルデータ ２１ 音声データ
Claims (4)
- 【請求項１】入力電圧に応じた周波数の発振信号を出力
する第１の電圧制御発振器と、入力信号の変化点を検出
してワンショットパルスを発生するワンショット生成回
路と、前記第1の電圧制御発振器の出力と前記ワンショ
ット生成回路の出力との位相差を検出し該位相差に応じ
た比較結果を出力する第１の位相比較器と、前記位相比
較器の比較結果によって電荷を充電あるいは放電するチ
ャージポンプと、前記チャージポンプの出力を入力とし
前記入力電圧を出力するループフィルタと、前記ワンシ
ョット生成回路の出力パルスのパルス幅を検出するパル
ス幅検出回路とを備えたＰＬＬ回路であって、前記ワン
ショット生成パルス回路のパルス幅は前記パルス幅検出
回路の出力に基づいて制御してなることを特徴とするＰ
ＬＬ回路。 - 【請求項２】前記パルス幅検出回路は、前記入力電圧を
入力とする第２の電圧制御発振器と、前記ワンショット
生成回路の出力と前記第２の電圧制御発振器の位相差を
検出し該位相差に応じた遅れパルス、進みパルスを出力
する第２の位相比較器と、前記第２の位相比較器出力を
入力とし進みパルスと遅れパルスの数を比較し前記ワン
ショット生成回路の出力パルスのパルス幅を制御する信
号を出力する位相比較回数検出器で構成されたことを特
徴とする請求項１記載のＰＬＬ回路。 - 【請求項３】前記パルス幅検出回路は、発振器と、前記
ワンショット生成回路の出力と前記第２の電圧制御発振
器の位相差を検出し該位相差に応じた遅れパルス、進み
パルスを出力する第２の位相比較器と、前記第２の位相
比較器出力を入力とし進みパルスと遅れパルスの数を比
較し前記ワンショット生成回路の出力パルスのパルス幅
を制御する信号を出力する位相比較回数検出器で構成さ
れたことを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項４】請求項１記載のＰＬＬ回路を具備する事を
特徴とする光ディスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094099A JP2000285613A (ja) | 1999-03-31 | 1999-03-31 | Ｐｌｌ回路及びこれを具備する光ディスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094099A JP2000285613A (ja) | 1999-03-31 | 1999-03-31 | Ｐｌｌ回路及びこれを具備する光ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285613A true JP2000285613A (ja) | 2000-10-13 |
Family
ID=14101011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094099A Withdrawn JP2000285613A (ja) | 1999-03-31 | 1999-03-31 | Ｐｌｌ回路及びこれを具備する光ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079787A (ja) * | 2004-09-13 | 2006-03-23 | Sony Corp | 信号処理装置及び信号再生装置 |
| CN114724501A (zh) * | 2022-03-23 | 2022-07-08 | 厦门凌阳华芯科技有限公司 | 一种led显示器及其脉冲宽度调制系统 |
-
1999
- 1999-03-31 JP JP11094099A patent/JP2000285613A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079787A (ja) * | 2004-09-13 | 2006-03-23 | Sony Corp | 信号処理装置及び信号再生装置 |
| JP4587030B2 (ja) * | 2004-09-13 | 2010-11-24 | ソニー株式会社 | 信号処理装置、信号処理方法及び信号処理プログラム |
| CN114724501A (zh) * | 2022-03-23 | 2022-07-08 | 厦门凌阳华芯科技有限公司 | 一种led显示器及其脉冲宽度调制系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |