KR100190032B1 - Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프 - Google Patents

Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프 Download PDF

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Abstract

본 발명은 EFM 데이타 복원용 클럭 발생 방법 및 그 방법을 수행하는 위상 동기 루프를 공개한다. 그 위상 동기 루프는 EFM신호의 펄스폭내에서 클럭이 입력되는 갯수를 검출하고, 갯수의 최대값 및 최소값과 검출된 갯수를 비교하고, 비교값에 해당하는 신호를 출력하는 주파수 검출수단과, 직류 제어 신호에 응답하여 발진 주파수를 가변하고, 발진 주파수에 상응하는 클럭을 출력하는 전압 제어 발진기와, 전압 제어발진기로부터 출력되는 클럭을 디스크의 소정 배속에 응답하여 분주하고, 분주된 클럭을 출력하는 프로그래머블 카운터와, EFM신호와 프로그래머블 카운터로부터 출력되는 클럭의 위상차를 검출하고, 위상차에 상응하는 신호를 출력하는 위상 검출수단과, 위상 검출수단의 출력과 주파수검출수단의 출럭을 합성하는 합성수단 및 합성 수단의 출력에 따라 직류 제어 신호를 출력하는 제어 신호 발생수단을 구비하는 것을 특징으로 하고, 데이타 엑세스 속도를 높이고, 주파수 잠금 범위에 빨리 들어오는 효과가 있다.

Description

EFM 데이타 복원용 클럭발생방법 및 그 방법을 수행하는 위상동기 루프
제1도는 넓은 주파수 도입 범위를 갖는 종래의 위상 동기 루프의 블럭도이다.
제2도는 본 발명에 의한 EFM 데이타 복원용 클럭 발생 방법을 설명하기 위한 플로우차트이다.
제3도에 제2도에 도시된 방법을 수행하는 본 발명에 의한 위상 동기 루프의 블럭도이다.
제4a 및 4b도들은 제3도에 도시된 장치의 입력 및 출력되는 신호들의 타이밍도들이다.
본 발명은 EFM(eight to fourteen modulation)을 사용하여 데이타를 기록/재생하는 시스템의 신호계에 관한 것으로서, 특히, CD-ROM이나 DVDP(digital video disk player)등과 같은 시스템에서 EFM에 의해 변조된 데이타를 복원하기 위한 클럭을 발생하는 방법 및 그 방법을 수행하는 위상 동기 루프(PLL : phase locked loop)에 관한 것이다.
트랙(track) 점프시 스핀들 모터가 정상 속도로 동작하기 까지 상당한 시간이 소요된다. 그러므로, 시스템의 응답 속도를 높이기 위해서 EFM에 의한 데이타(EFM데이타)를 주파수 변화에 따라 가변적으로 재생하기 위한 재생클럭이 필요하며, 이 재생 클럭을 발생시키는 것이 위상 동기 루프이다.
종래의 일반적인 위상 동기 루프는 위상 검출 기능만 있었기 때문에 주파수 도입 범위가 ±10% 이내있다. 그러나, 배속이 4배속 이상이면 CD-ROM이나 DVDP등의 시스템에서는 디스크로부터의 데이타 엑세스 속도를 높이기 위해 넓은 주파수 도입 범위(wide capture range)를 갖는 위상 동기 루프를 필요로 한다.
제1도는 종래의 넓은 주파수 도입 범위를 갖는 위상 동기 루프의 블럭도로서, Tmax 검출기(10), 위상 검출기(12), 합성기(14), 전하펌프(16), 저역 통과 필터(18), 전압 제어 발진기(VCO : voltage contolled oscillator)(20) 및 프로그래머블 카운터(programmable counter)(22)로 구성된다.
제1도에 도시된 위상 검출기(12)는 입력단자 IN1을 통해 입력되는 EFM데이타와 프로그래머블 카운터(22)로부터 출력되는 클럭의 의상차를 검출하고, 위상차에 상응하는 신호를 합성기(14)를 통해 전하 펌프(16)로 출력한다.
전하 펌프(16)는 합성기(14)로부터 출력되는 신호에 따라 전류를 충전하거나 방전하며, 전압 제어 발진기(20)는 저역 통과 필터(18)로부터 출력되는 직류 신호에 응답하여 가변되는 주파수를 가진 클럭을 프로그래머블 카운터(22)로 출력한다. 프로그래머블 카운터(22)는 전압제어 발진기(20)로부터 출력되는 클럭을 입력단자 IN2를 통해 입력되는 배속에 상응하는 신호에 응답하여 분주하고, 분주된 클럭을 위상 검출기(12) 및 Tmax 검출기(10)로 출력한다.
Tnnx 검출기(10)는 재생된 EFM 데이타를 입력단자 자 IN1을 통해 입력하여 엣지를 검출하고, 상승엣지와 하강 엣지의 각 사이에 프로그래머블 카운터(22)로부터 출력되는 클럭이 몇개 있는가를 판단하여, 클럭 수들 중 최대 값(Tmax)을 검출한다.
Tmax 검출기(10)는 검출된 Tmax가 11T(여기서, T는 클럭의 주기이다)인가를 판단한다. Tmax 검출기(10)는 Tmax가 11T이상이면, 클럭의 주파수를 줄이기 위한 신호를 전하 펌프(16)로 출력하지만, Tmax가 11T이하이면 클럭의 주파수를 증가시키기 위한 신호를 전하 펌프(16)로 출력한다.
또한, Tmax가 11T이면 Tmax 검출기(l0)는 합성기(14)로 신호를 출력하지 않으며, 이 때, 합성기(14)로는 위상 검출기(12)로부터 출력되는 신호만이 입력되고, 위상 검출기(12)를 통해 위상이 맞추어진 후 전압 제어 발진기(20)로부터 일정한 복원 클럭이 출력단자 OUT를 통해 EFM 데이타 복원부(미도시)로 출력된다.
제1도에 도시된 종래의 넓은 주파수 도입 범위를 갖는 위상 동기 루프는 128개의 엣지 구간에서 하나의 카장 큰 Tmax를 검출하고 이 Tmax를 11T와 비교하여 전압 제어 발진기(20)의 클럭 주파수를 제어하므로, 클럭 주파수를 가변시키기 위해 많은 시간이 소요된다.
뿐만 아니라, 종래의 넒은 주파수 도입 범의를 갖는 위상 동기 루프는 이러한 Tmax를 여러개 검출하고, 검출된 Tmax들로부터 한개의 Tmax만을 가지고, 클럭 주파수를 가변시키기도 한다. 이와 같이 복원클럭을 발생하는데 많은 시간이 소요되면 디스크로부터의 데이타 엑세스 속도가 그 만큼 늦어지는 문제점이 있다.
또한, 종래의 넓은 주파수 도입 범위를 갖는 위상 동기 루프는 잠금 범위에 들어가는데 많은 시간이 소요되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 데이타 엑세스 시간을 빠르게 하기 위해, 넓은 주파수 도입 범위를 갖는 위상 동기 루프에서 수행하는 클럭 발생 방법을 제공하는데 있다. 본 발명의 다른 목적은 상기 본 발명에 의한 클럭 발생 방법을 수행하는 넓은 주파수 도입 범의를 갖는 위상 동기 루프를 제공하는데 있다.
상기 목적을 달성하기 위한 디스크에서서 재생된 EFM신호를 복원하기 위한 본 발명의 클럭 발생 방법은, 상기 EFM 신호의 상승 및 하강 엣지를 검출하는 단계와, 상기 상승 및 상기 하강 엣지에 의해 결정되는 구간내에서 상기 클럭의 수를 카운팅 하는 단계와, 상기 카운팅 값이 상기 하강 엣지 및 상기 상승 엣지에 들어올 수 있는 최소값 이상이고, 최대값 이하인가를 판단하는 단계와, 상기 카운팅 값이 상기 최소값보다 적으면 상기 클럭의 주파수를 증가시키는 단계와, 상기 카운팅 값이 상기 최대값보다 크면 상기 클럭의 주파수를 감소시키는 단계 및 상기 카운팅 값이 상기 최대값 이하이고, 상기 최소값 이상이면 상기 클럭의 위상을 맞추는 단계로 이루어지는 것이 바람직하다.
상기 다른 목적을 달성하기 위해 디스크에서 재생된 EFM 신호를 복원하기 위해 필요한 클럭을 발생하는 본 발명에 의한 위상 동기 루프는, 상기 EFM신호의 펄스폭내에서 상기 클럭이 입력되는 갯수를 검출하고, 갯수의 최대값 및 최소값과 검출된 갯수를 비교하고, 비교값에 해당하는 신호를 출력하는 주파수 검출수단과, 직류 제어 신호에 응답하여 발진 주파수를 가변하고, 상기 발진 주파수에 상응하는 상기 클럭을 출력하는 전압 제어 발진기와, 상기 전압 제어 발진기로부터 출력되는 상기 클럭을 상기 디스크의 소정 배속에 응답하여 분주하고, 분주된 클럭을 출력하는 프로그래머블 카운터와, 상기 EFM신호와 상기 프로그래머블 카운터로부터 출력되는 클럭의 위상차를 검출하고, 위상차에 상응하는 신호를 출력하는 위상 검출수단과, 상기 위상 검출수단의 출력과 상기 주파수 검출수단의 출력을 합성하는 합성수단 및 상기 합성 수단의 출력에 따라 상기 직류 제어 신호를 출력하는 제어 신호 발생수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 의한 위상 동기 루프를 첨부한 도면을 참조하여 다음과 같이 설명한다.
제2도는 본 발명에 의한 위상 동기 루프가 잠금 범위내에 들어왔을 때, 클럭 발생 방법을 설명하기 의한 플로우차트로서, EFM 신호의 폭에 클럭이 몇개 있는가를 판단하는 단계(제30∼36단계)와, 클럭의 갯수에 따라 클럭의 주파수를 가변시키거나 위상을 맞추는 단계(제38∼42단계)로 이루어져 있다.
제3도에 도시된 본 발명에 의한 위상 동기 루프는 입력단자 IM1을 통해 입력되는 EFM신호의 펄스폭에 클럭이 입력되는 갯수를 검출하고, 갯수의 최대값 및 최소값과 검출된 갯수를 비교하고, 비교값에 해당하는 신호를 출력하는 주파수 검출부(60), 직류 제어 신호에 응답하여 주파수를 가변하고, 가변된 주파수에 상응하는 클럭을 출력단자 OUT를 통해 출력하는 VCO(20), VCO(20)로부터 출력되는 클럭을 입력단자 IN2를 통해 입력되는 디스크의 소정 배속에 응답하여 분주하고, 분주된 클럭을 출력 하는 프로그래머블 카운터(22), EFM신호와 프로그래머블 카운터(22)로부터 출력되는 클럭의 위상차를 검출하고, 위상차에 상응하는 신호를 출력하는 위상 검출기(12), 위상 검출기(12)의 출력과 주파수 검출부(60)의 출력을 합성하는 합성부(14) 및 합성부(14)의 출력에 따라 직류 제어 신호를 출력하는 제어 신호 발생부를 구성하는 전하 펌프(16)와 LPF(18)로 구성된다.
제4a 및 4b도들은 제3도에 입력 및 출력되는 신호들의 타이밍도들로서, 제4a도는 제3도에 도시된 입력단자 IN1을 통해 입력되는 EFM신호의 타이밍도를, 제4b도는 출력단자 OUT를 통해 출력되는 클럭의 타이밍도를 각각 나타내며, 참조부호 84에는 클럭이 11개 있고(11T), 86에는 3개가 있다(3T).
본 발명에 의한 위상 동기 루프는, 복원 클럭을 발생하기 위해서 재생된 EFM데이타의 '0'또는 '1'의 계속되는 길이가 3∼11로 제한되어 있는 신호의 성질을 이용한다. 즉, 재생된 EFM데이타가 복원 클럭의 정보를 가지고 있으므로 넒은 주파수 도입 범위를 갖는 위상 동기 루프는 엣지들을 검출하고, 검출된 엣지로부터 복원 클럭을 재생한다.
제3도에 도시된 주파수 검출부(60)는 입력단자 IN1을 통해 입력되는 EMF 신호의 상승엣지 및 하강 엣지를 검출하는 더블 엣지 검출부(62), 상승 엣지 및 하강 엣지 사이에 있는 프로그래머블 카운터(22)로부터 출력되는 클럭의 갯수를 카운팅하는 카운터(64) 및 카운터(64)의 카운팅값이 최대값을 초과하는가 또는 최소값 미만인가를 상승엣지 및 하강엣지를 입력하여 비교하고, 그 결과인 비교값에 해당하는 신호를 출력하는 비교부(66)로 구성되어 있다.
EFM데이타가 기록/재생되는 시스템에 전원을 인가할 때나 혹은 정지된 디스크가 회전하려고 할 때, 제3도에 도시된 VCO(20)로부터 출력되는 클럭의 주파수를 종래에는 그 VCO(20)의 중심 주파수로 설정하였다. 그러나, 본 발명에서는 위상 동기 루프가 잠금 범위에 들어가는 시간을 줄이기 의해서 위상 동기 루프의 주파수 범위에서 최하단 주파수로 설정한다.
한편, 본 발명에 의한 위상 동기 루프가 주파수 잠금 범위내로 들어오기 전에는 위상 동기 루프가 동작하지 않으므로 VCO(20)의 발진 주파수는 초기에 설정된 값으로 동작한다. 이 경우, 위상 동기 루프가 낮은 주파수에서 잠금 범위안으로 들어올지 높은 주파수에서 잠금 범위안으로 들어올지 알 수 없다. 예를 들면, CAV(constant angular velocity)의 경우에서, 디스크로부터 데이타를 독출하는 광 픽업을 구동하는 스핀들모터가 디스크의 내주에서 외주로 점프할 것인가 혹은 외주에서 내주로 점프할 것인가 알 수 없다. 그러므로, 위상 동기 루프가 잠금 범위내로 들어을 때 까지 많은 시간이 소요된다. 이러한 문제점을 해결하기 의해 잠금 범위밖에 위상 동기 루프가 있을 때, 디스크의 회전 속도 정보를 가지고 있는 스핀들 모터의 속도차를 이력단자 IN3을 통해 입력하여 VCO(20)를 제어한다. 예를 들어, 내주에서 외주로 스핀들모터가 점프할 때, VCO(20)의 발진 주파수를 내주에 있는 EFM데이타를 복원하는 클럭의 예상 주파수로 실정한다. 그러므로, 잠금 범위내로 들어왔을 때, 바른 추종이 가능해질 수 있다.
프로그래머블 카운터 (22)는 VCO(20)로부터 출력되는 클럭을 입력하고, 입력한 클럭을 입력단자 IN2를 통해 입력되는 디스크의 회전 배속에 응답하여 분주하고, 분주된 클럭을 위상 검출기(12) 및 카운터(64)로 출력한다. 이때 배속이 커질수록 분주비는 적어진다.
제3도에 도시된 본 발명에 의한 PLL이 잠금 범위내에 들어오면, 주파수 검출부(60)는 다음과 같이 클럭을 EFM 데이타 복원부(미도시)로 출력한다.
더블 엣지 검출부(62)는 입력단자 IN1을 통해 입력되는 제4a도에 도시된 EFM데이타의 상승엣지 및 하강 엣지를 검출하고(제30단계), 검출된 엣지들을 카운터(64) 및 비교부(66)로 각각 출력한다.
카운터(64)는 상승엣지와 하강엣지사이에 프로그래머블 카운터(22)에서 출력되는 제4b도에 도시된 클럭이 몇개 들어오는가를 카운팅하고(제32단계), 카운팅 된 값을 비교부(66)로 출력한다.
비교부(66)는 카운팅된 값이 EFM신호의 폭(WEFM)(80, 82)에 들어울 수 있는 클럭 갯수의 최소값(Tmin) 이상이고, 최대값(Tmax)인 이하인가를 비교한다(제34단계). 전술한 바와 같이, EFM데이타의 성질을 이용하면 최소값은 3이고, 최대값은 11이다.
만일, WEFM가 최소값 이상이고, 최대값 이하가 아니면(제34단계를 만족하지 않을 때), 카운팅 값이 Tmin 미만인가를 비교한다(제36단계).
Tmin 미만이 아니면 카운팅 값은 Tmax를 초과이므로 VCO(20)로부터 출력되는 클럭의 주파수를 줄인다(제40단계). 즉, 제4a도에 도시된 WEFM(80)에 클럭이 11개 이상 있으면 클럭의 주파수가 크다고 판단하고, 클럭이 11개 이하 들어오도록 클럭의 주파수를 줄이기 위해 저역 통과 필터(18)는 고레벨의 직류 제어 신호를 VCO(20)로 출력한다.
그러나, 카운팅 값이 Tmin 미만이면 제4a도에 도시된 EFM 신호의 작은 폭(82)에 제4b도에 도시된 클럭이 3개 이상 들어오도록 하기 위해 클럭 주파수를 키운다(제38단계). 주파수를 키우기 위한 신호를 비교부(66)는 합성부(14)로 출력하고, 합성부(14)는 비교부(66)로부터 출력되는 신호를 위상 검출기(12)로부터 출력되는 위상차에 상응하는 신호와 합성하여 전하 펌프(16)가 전하를 충전하도록 한다. 전하 펌프(16)가 전하를 충전되면, LPF(18)는 저레벨의 직류 제어 신호를 VCO(20)로 출력하여 클럭 주파수기 키워지도록 한다.
카운팅 값이 Tmin 이상이고, Tmax 이하이면 주파수 검출부(60)는 어느 신호도 출력하지 않고, PLL은 위상 검출기(12)만에 의해 제어되어 클럭의 위상을 정확히 맞추는 동작을 수행한다(제42단계). 여기서, 위상 검출기(12)는 입력단자 IN1을 통해 입력되는 EFM신호와 프로그래머블 카운터(22)로부터 출력되는 분주된 클럭을 입력하여 위상차를 검출하고, 위상차에 상응하는 신호를 합성부(14)를 통해 전하 펌프(16)로 출력한다.
전하 펌프(16), LPF(18), VCO(20) 및 프로그래머블 카운터(22)는 제1도에 도시된 것들과 동일하므로 본 발명의 설명에서는 생략한다.
한편, EMF신호의 폭(WEMF)에 클럭이 몇개 있는가를 판단하는데 있어, 분해능이 문제가 된다. 분해능을 높이면 위상 동기 루프의 성능이 향상되지만 집적회로로 구현하는데 있어 공정상의 문제가 있으므로, 분해능에는 한계가 있다. 이러한 개념으로, 구성된 위상 동기 루프에서 VCO(20)의 클럭 주파수 가변범위 및 카운터(64)의 속도가 무한대이면 주파수 도입 범위는 무한대가 될 수 있지만 실제 VCO(20)가 중심 주파수의 ±50%정도만 구현할 수 있기 때문에, 실제 넓은 주파수 도입 범위는 ±50%가 된다.
상술한 바와 같이, 본 발명에 의한 넓은 주파수 도입 범위를 갖는 위상 동기 루프에서 수행되는 클럭 발생 방법 및 그 방법을 수행하는 위상 동기 루프는 EFM신호의 폭에 클럭이 들어오는 수를 최대값 및 최소값과 비교하여 클럭의 주파수를 가변시키기 때문에 빠른 시간내에 클럭을 발생하여 데이타 엑세스 속도를 높여주고, 디스크의 정지시나 스핀들 모터의 점프시에 자유 진동(free-running,) 주파수를 주파수 잠금 범위에서 최하단 주파수로 설정하고 스핀들 모터의 속도차에 의해 전압 제어 발진기의 클럭 주파수를 제어함으로서, 잠금 범위에 빨리 들어오는 효과가 있다.

Claims (5)

  1. 디스크에서 재생된 EFM신호를 복원하기 위한 클럭을 발생하는 방법에 있어서, 상기 EFM 신호의 상승 및 하강 엣지를 검출하는 단계, 상기 상승 및 상기 하강 엣지에 의해 결정되는 구간내에서 상기 클럭의 수를 카운팅 하는 단계, 상기 카운팅 값이 상기 하강 엣지 및 상기 상승 엣지에 들어올 수 있는 최소값 이상이고, 최대값 이하인가를 판단하는 단계, 상기 카운팅 값이 상기 최소값보다 적으면 상기 클럭의 주파수를 증가시키는 단계, 상기 카운팅 값이 상기 최대값보다 크면 상기 클럭의 주파수를 감소시키는 단계, 및 상기 카운팅 값이 상기 최대값 이하이고, 상기 최소값 이상이면 상기 클럭의 위상을 맞추는 단계를 구비하는 것을 특징으로 하는 EFM 데이타 복원용 클럭 발생 방법.
  2. 디스크에서 재생된 EFM 신호를 복원하기 의해 필요한 클럭을 발생하는 위상 동기 루프에 있어서, 상기 EFM신호의 펄스폭내에서 상기 클럭이 입럭되는 갯수를 검출하고, 갯수의 최대값 및 최소값과 검출된 갯수를 비교하고, 비교값에 직류 제어 신호에 응답하여 발진 주파수를 가변하고, 상기 발진 주파수에 상응하는 상기 클럭을 출력하는 전압 제어 발진기, 상기 전압 제어 발진기로부터 출력되는 상기 클럭을 상기 디스크의 소정 배속에 응답하여 분주하고, 분주된 클럭을 출력하는 프로그래머블 카운터, 상기 EFM신호와 상기 프로그래머블 카운터로부터 출력되는 클럭의 위상차를 검출하고, 위상차에 상응하는 신호를 출력하는 위상 검출수단, 상기 위상 검출수단의 출력과 상기 주파수 검출수단의 출력을 합성하는 합성수단 및 상기 합성 수단의 출럭에 따라 상기 직류 제어 신호를 출력하는 제어 신호 발생수단을 구비하는 것을 특징으로 하는 위상 동기 루프.
  3. 제2항에 있어서, 상기 주파수 검출수단은 상기 EMF 신호의 상승엣지 및 하강 엣지를 검출하는 더블 엣지 검출수단, 상기 상승 엣지 및 상기 하강 엣지 사이에 상기 프로그래머블 카운터로부터 출력되는 클럭의 갯수를 카운팅하는 카운터 및 상기 카운터의 카운팅값이 상기 최대값을 초과하는가 또는 상기 최소값미만인가를 상기 더블 엣지 검출수단의 출력에 응답하여 비교하고, 결과인 상기 비교값에 해당하는 신호를 출력하는 비교수단을 구비하는 것을 특징으로 하는 위상 동기 루프.
  4. 제2항에 있어서, 상기 전압 제어 발진기는 정지된 상기 디스크가 회전하려고 할 때 상기 클럭의 주파수를 주파수 잠금 범위에서 최하단 주파수로 설정하는 것을 특징으로 하는 위상 동기 루프.
  5. 제2항에 있어서, 상기 전압 제어 발진기는 상기 위상 동기 루프가 잠금 범위에 있지 않을 때, 상기 클럭의 주파수를 상기 디스크를 구동하는 스핀들 모터의 속도에 응답하여 가변하는 것을 특징으로 하는 위상 동기 루프.
KR1019960009580A 1996-03-30 1996-03-30 Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프 KR100190032B1 (ko)

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NL1004141A NL1004141C2 (nl) 1996-03-30 1996-09-30 Werkwijze voor het genereren van een EFM-gegevens opnieuw instellend kloksignaal en fasegekoppelde schakeling voor het uitvoeren van de werkwijze.
IT96MI002120A IT1284947B1 (it) 1996-03-30 1996-10-11 Metodo per generare un segnale di orologio di ripristino di dati efm e circuito ad aggancio di fase per attuare tale metodo
JP29678796A JPH09284127A (ja) 1996-03-30 1996-11-08 Ｅｆｍデータ復元用クロックの発生方法及びその方法を実行する位相同期ループ
US08/815,416 US5920214A (en) 1996-03-30 1997-03-11 Method and apparatus for generating an eight-to-fourteen modulation data restoring clock signal

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524897B1 (ko) * 1998-03-17 2006-01-12 삼성전자주식회사 컴팩트 디스크 시스템의 프레임 동기신호 검출장치 및 이를 이용한 프레임 동기 신호 검출방법
KR100585052B1 (ko) * 1997-11-12 2006-11-30 삼성전자주식회사 컴팩트 디스크 시스템의 프레임 동기 신호 검출 장치 및 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2972657B2 (ja) * 1997-06-20 1999-11-08 山形日本電気株式会社 Ｅｆｍ信号のフレーム周期検出回路及びｅｆｍ信号再生用ビット同期クロック信号の周波数制御方法
KR200314154Y1 (ko) * 1997-12-29 2003-08-14 엘지정보통신주식회사 디피피엘엘에서 주파수와 위상 동시 보상 장치
GB2339352B (en) * 1998-06-30 2002-02-06 Lsi Logic Corp Testing analog to digital converters
JP4297552B2 (ja) * 1998-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 セルフ・タイミング制御回路
JP3462786B2 (ja) * 1999-03-30 2003-11-05 三洋電機株式会社 デジタル復調装置
US6326826B1 (en) * 1999-05-27 2001-12-04 Silicon Image, Inc. Wide frequency-range delay-locked loop circuit
FI20001000A (fi) * 2000-04-27 2001-10-28 Nokia Mobile Phones Ltd Menetelmä ja järjestely taajuusmoduloidun signaalin vastaanottamiseksi
US20030093944A1 (en) 2001-03-22 2003-05-22 Jordan Frederick L. Method and composition for using organic, plant-derived, oil-extracted materials in two-cycle oils for reduced emissions
GB2377345B (en) * 2001-07-02 2004-06-16 Motorola Inc Time synchronisation system and method
US7145855B2 (en) * 2002-07-30 2006-12-05 Media Tek Inc. Method of controlling an optical disk drive by calculating a target frequency of a DPLL signal
JP4156595B2 (ja) * 2002-10-23 2008-09-24 松下電器産業株式会社 周波数制御装置、周波数制御方法、制御プログラム、情報再生装置および情報再生方法
KR20050104386A (ko) * 2003-02-24 2005-11-02 코닌클리케 필립스 일렉트로닉스 엔.브이. 광 기록장치용 타이밍 제어회로
TWI288398B (en) * 2004-12-08 2007-10-11 Realtek Semiconductor Corp Clock generating apparatus and method in optical storage system
US20060239661A1 (en) * 2005-04-22 2006-10-26 Mediatek Inc. Frequency detection methods
DE102005032375A1 (de) * 2005-07-08 2007-04-12 Deutsche Thomson-Brandt Gmbh Demodulation eines Abtastsignals eines Speichermediums
WO2007017099A1 (en) * 2005-07-28 2007-02-15 Ima Industria Macchine Automatiche S.P.A. Method for exchanging information among digital units in a distributed system
US7764759B2 (en) * 2006-06-13 2010-07-27 Gennum Corporation Linear sample and hold phase detector for clocking circuits
US8095102B2 (en) * 2008-11-17 2012-01-10 Infineon Technologies Ag Phase-lock loop
TWI695585B (zh) * 2019-07-31 2020-06-01 力林科技股份有限公司 脈波寬度調變控制電路以及脈波寬度調變信號的控制方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416809A (en) * 1991-03-13 1995-05-16 Sony Corporation Digital phase locked loop apparatus
US5278874A (en) * 1992-09-02 1994-01-11 Motorola, Inc. Phase lock loop frequency correction circuit
JP2616357B2 (ja) * 1992-09-28 1997-06-04 ヤマハ株式会社 位相ロックループ回路
DE4344867C1 (de) * 1993-12-29 1995-04-06 Ant Nachrichtentech Digitaler Phasendetektor
US5661425A (en) * 1994-06-20 1997-08-26 Sharp Kabushiki Kaisha Digital PLL circuit
US5594763A (en) * 1995-06-06 1997-01-14 Cirrus Logic, Inc. Fast synchronizing digital phase-locked loop for recovering clock information from encoded data

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585052B1 (ko) * 1997-11-12 2006-11-30 삼성전자주식회사 컴팩트 디스크 시스템의 프레임 동기 신호 검출 장치 및 방법
KR100524897B1 (ko) * 1998-03-17 2006-01-12 삼성전자주식회사 컴팩트 디스크 시스템의 프레임 동기신호 검출장치 및 이를 이용한 프레임 동기 신호 검출방법

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KR970067249A (ko) 1997-10-13
NL1004141C2 (nl) 1997-10-02
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US5920214A (en) 1999-07-06
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ITMI962120A1 (it) 1998-04-11

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