JP2001053600A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2001053600A JP2001053600A JP11223151A JP22315199A JP2001053600A JP 2001053600 A JP2001053600 A JP 2001053600A JP 11223151 A JP11223151 A JP 11223151A JP 22315199 A JP22315199 A JP 22315199A JP 2001053600 A JP2001053600 A JP 2001053600A
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- JP
- Japan
- Prior art keywords
- signal
- phase comparator
- signals
- phase
- pck
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 入力信号が変動したときでも、追従性を損な
うことなく再生クロック信号のジッタを低減することを
目的とする。 【解決手段】 ディスクから読みとったアナログ信号を
デジタル化したＥＦＭ信号４と再生クロックＰＣＫ信号
５との位相差を検出する位相比較器１と、検出された位
相差をフィルタリング処理するループフィルタ２と、こ
のループフィルタ２の出力に基づいて周波数を制御され
ＰＣＫ信号５を出力する制御発振器３とで位相比較によ
るＰＬＬループが構成される。更に、ＰＣＫ信号５に基
づいてＥＦＭ信号４のエッジ間隔をカウントし、そのカ
ウント値が所定の範囲内であるかの判別を行い、この判
別の結果に応じて位相比較器１の動作停止を制御するパ
ルス幅検出回路６が備えられる。このことにより、位相
比較器１のゲインを調整することが可能である。
うことなく再生クロック信号のジッタを低減することを
目的とする。 【解決手段】 ディスクから読みとったアナログ信号を
デジタル化したＥＦＭ信号４と再生クロックＰＣＫ信号
５との位相差を検出する位相比較器１と、検出された位
相差をフィルタリング処理するループフィルタ２と、こ
のループフィルタ２の出力に基づいて周波数を制御され
ＰＣＫ信号５を出力する制御発振器３とで位相比較によ
るＰＬＬループが構成される。更に、ＰＣＫ信号５に基
づいてＥＦＭ信号４のエッジ間隔をカウントし、そのカ
ウント値が所定の範囲内であるかの判別を行い、この判
別の結果に応じて位相比較器１の動作停止を制御するパ
ルス幅検出回路６が備えられる。このことにより、位相
比較器１のゲインを調整することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤ−ＲＯＭ等の
ディスク装置に適用され、入力信号からクロック信号を
再生するＰＬＬ（Phase-Locked Loop）回路に関するも
のである。
ディスク装置に適用され、入力信号からクロック信号を
再生するＰＬＬ（Phase-Locked Loop）回路に関するも
のである。
【０００２】
【従来の技術】従来のＰＬＬ回路の構成を図４を参照し
て説明する。図４において、１は位相比較器、２はルー
プフィルタ、３は制御発振器、４はディスクから読みと
ったアナログ信号をデジタル化したＥＦＭ（Eight-Four
teenModulation）信号、５は制御発振器３の出力クロッ
クであるＰＣＫ信号である。
て説明する。図４において、１は位相比較器、２はルー
プフィルタ、３は制御発振器、４はディスクから読みと
ったアナログ信号をデジタル化したＥＦＭ（Eight-Four
teenModulation）信号、５は制御発振器３の出力クロッ
クであるＰＣＫ信号である。
【０００３】ＥＦＭ信号４とＰＣＫ信号５は、位相比較
器１へ入力されて信号の位相比較が行われる。この位相
比較器１の出力信号は、ループ特性を決定するためのル
ープフィルタ２を経て制御発振器３に供給される。この
制御発振器３は、ループフィルタ２の出力に基づいて発
振周波数が制御されたクロックであるＰＣＫ信号５を発
生すると共に位相比較器１に供給する。
器１へ入力されて信号の位相比較が行われる。この位相
比較器１の出力信号は、ループ特性を決定するためのル
ープフィルタ２を経て制御発振器３に供給される。この
制御発振器３は、ループフィルタ２の出力に基づいて発
振周波数が制御されたクロックであるＰＣＫ信号５を発
生すると共に位相比較器１に供給する。
【０００４】位相比較器１、ループフィルタ２および制
御発振器３は、ループ状に接続されてＰＬＬ回路を形成
しており、ＥＦＭ信号４に同期したＰＣＫ信号５を制御
発振器３が出力する。ところで、ＣＤ−ＲＯＭ装置にお
いては、ディスクから読みとったＥＦＭ信号４は、ＰＣ
Ｋ信号５の周期Ｔを単位にして、パルス幅が３Ｔから１
１Ｔまでの範囲で変化する。また、ディスク偏心などに
よる時間軸方向の変動を有している。
御発振器３は、ループ状に接続されてＰＬＬ回路を形成
しており、ＥＦＭ信号４に同期したＰＣＫ信号５を制御
発振器３が出力する。ところで、ＣＤ−ＲＯＭ装置にお
いては、ディスクから読みとったＥＦＭ信号４は、ＰＣ
Ｋ信号５の周期Ｔを単位にして、パルス幅が３Ｔから１
１Ｔまでの範囲で変化する。また、ディスク偏心などに
よる時間軸方向の変動を有している。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
構成では、位相比較器１において３Ｔ側と１１Ｔ側とで
は位相比較の回数が異なるため、位相比較器１のゲイン
が３Ｔ側で高くなる。そのため３Ｔ側では、ＥＦＭ信号
の変動に過剰に追従することでＰＣＫ信号のジッタが発
生して、エラーレートの悪化といった問題が生じてい
る。
構成では、位相比較器１において３Ｔ側と１１Ｔ側とで
は位相比較の回数が異なるため、位相比較器１のゲイン
が３Ｔ側で高くなる。そのため３Ｔ側では、ＥＦＭ信号
の変動に過剰に追従することでＰＣＫ信号のジッタが発
生して、エラーレートの悪化といった問題が生じてい
る。
【０００６】本発明は、前記従来の問題を解決するため
になされたもので、入力信号が変動したときでも、追従
性を損なうことなくＰＣＫ信号のジッタを低減できるＰ
ＬＬ回路を提供することを目的とする。
になされたもので、入力信号が変動したときでも、追従
性を損なうことなくＰＣＫ信号のジッタを低減できるＰ
ＬＬ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のＰＬＬ回路は、
入力信号と再生クロック信号との位相差を検出する位相
比較器と、この位相比較器によって検出された位相差を
フィルタリング処理するループフィルタと、このループ
フィルタの出力に基づいて周波数を制御され前記再生ク
ロック信号を出力する制御発振器と、この制御発振器か
ら出力される再生クロック信号に基づいて前記入力信号
のエッジ間隔をカウントし、そのカウント値が所定の範
囲内であるかの判別を行い、この判別の結果に応じて前
記位相比較器の動作停止を制御するパルス幅検出回路と
を備えたことを特徴とする。
入力信号と再生クロック信号との位相差を検出する位相
比較器と、この位相比較器によって検出された位相差を
フィルタリング処理するループフィルタと、このループ
フィルタの出力に基づいて周波数を制御され前記再生ク
ロック信号を出力する制御発振器と、この制御発振器か
ら出力される再生クロック信号に基づいて前記入力信号
のエッジ間隔をカウントし、そのカウント値が所定の範
囲内であるかの判別を行い、この判別の結果に応じて前
記位相比較器の動作停止を制御するパルス幅検出回路と
を備えたことを特徴とする。
【０００８】また、ディスクから読みとったＥＦＭ信号
が時間軸方向の変動を有してＣＤ−ＲＯＭ装置に使用さ
れるＰＬＬ回路であって、ＥＦＭ信号の周期が短い区間
は周期が長い区間に比べてＥＦＭ信号の変動にループ制
御が過剰に追従しないように、ＥＦＭ信号の周期が短い
区間で前記パルス幅検出回路が位相比較器の位相比較動
作を停止するように構成したことを特徴とする。
が時間軸方向の変動を有してＣＤ−ＲＯＭ装置に使用さ
れるＰＬＬ回路であって、ＥＦＭ信号の周期が短い区間
は周期が長い区間に比べてＥＦＭ信号の変動にループ制
御が過剰に追従しないように、ＥＦＭ信号の周期が短い
区間で前記パルス幅検出回路が位相比較器の位相比較動
作を停止するように構成したことを特徴とする。
【０００９】この構成によると、位相比較器が適切な間
欠動作になってループゲインが調整されて、過剰な制御
をなくしてジッタを抑圧できる。
欠動作になってループゲインが調整されて、過剰な制御
をなくしてジッタを抑圧できる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。図１は本発明の実施の形態
のＰＬＬ回路を示し、パルス幅検出回路６が付加されて
いる点が従来例を示す図４とは異なっている。１は位相
比較器、２はループフィルタ、３は制御発振器、４はデ
ィスクから読みとったアナログ信号をデジタル化したＥ
ＦＭ信号、５は制御発振器３の出力クロックであるＰＣ
Ｋ信号である。
〜図３に基づいて説明する。図１は本発明の実施の形態
のＰＬＬ回路を示し、パルス幅検出回路６が付加されて
いる点が従来例を示す図４とは異なっている。１は位相
比較器、２はループフィルタ、３は制御発振器、４はデ
ィスクから読みとったアナログ信号をデジタル化したＥ
ＦＭ信号、５は制御発振器３の出力クロックであるＰＣ
Ｋ信号である。
【００１１】パルス幅検出回路６はカウンタ６ａとデコ
ーダ６ｂとで構成されており、ＰＣＫ信号５に基づいて
ＥＦＭ信号４のエッジ間隔をカウントし、そのカウント
値が所定の範囲内であることを検出したら位相比較器１
の動作停止を制御する。位相比較器１は位相差検出部１
ａと定電流源であるチャージポンプ１ｂを用い、ループ
フィルタ２として低域通過フィルタ（ＬＰＦ）を用い、
制御発振器３として電圧レベルに応じて周波数が制御さ
れたクロック信号を発生する電圧制御型発振器（ＶＣ
Ｏ）を用いた例について説明する。
ーダ６ｂとで構成されており、ＰＣＫ信号５に基づいて
ＥＦＭ信号４のエッジ間隔をカウントし、そのカウント
値が所定の範囲内であることを検出したら位相比較器１
の動作停止を制御する。位相比較器１は位相差検出部１
ａと定電流源であるチャージポンプ１ｂを用い、ループ
フィルタ２として低域通過フィルタ（ＬＰＦ）を用い、
制御発振器３として電圧レベルに応じて周波数が制御さ
れたクロック信号を発生する電圧制御型発振器（ＶＣ
Ｏ）を用いた例について説明する。
【００１２】ＥＦＭ信号４とＰＣＫ信号５は、位相比較
器１へ入力されて信号の位相比較が行われる。位相比較
器１からは、図２に示すような信号が出力される。ＥＦ
Ｍ信号４のエッジを検出してからＰＣＫ信号５の１パル
ス目の立ち上がりまでの間Ｈ（High）になり、ＥＦＭ信
号４のエッジを検出した後のＰＣＫ信号５の２パルス目
の立ち下がりから常に０．５ＰＣＫの区間Ｌ（Low）に
なる信号である。なお、上記区間以外の位相比較の動作
を行っていないときは、ハイインピーダンス（Hi-z）状
態の出力をする。
器１へ入力されて信号の位相比較が行われる。位相比較
器１からは、図２に示すような信号が出力される。ＥＦ
Ｍ信号４のエッジを検出してからＰＣＫ信号５の１パル
ス目の立ち上がりまでの間Ｈ（High）になり、ＥＦＭ信
号４のエッジを検出した後のＰＣＫ信号５の２パルス目
の立ち下がりから常に０．５ＰＣＫの区間Ｌ（Low）に
なる信号である。なお、上記区間以外の位相比較の動作
を行っていないときは、ハイインピーダンス（Hi-z）状
態の出力をする。
【００１３】この位相比較器１の出力信号は、ループフ
ィルタ２を用いて直流成分を抽出されて電圧に変換し、
その電圧を制御発振器３に入力することにより、定常状
態ではＥＦＭ信号４に同期した再生クロックＰＣＫ信号
５を生成している。次に、パルス幅検出回路６の動作に
ついて図３を参照して説明する。ＥＦＭ信号４のエッジ
間の間隔は、再生クロックＰＣＫ信号５のエッジでカウ
ントされる。その結果、カウント値があらかじめ設定し
ていた所定の範囲内（本例では、３Ｔ〜４Ｔ）であれ
ば、位相比較器１に動作を停止するための制御信号を出
力して、位相比較器１はHi-z状態を出力する。もし、カ
ウント値が所定の範囲外の場合には、位相比較器１は前
記定常状態の出力をする。
ィルタ２を用いて直流成分を抽出されて電圧に変換し、
その電圧を制御発振器３に入力することにより、定常状
態ではＥＦＭ信号４に同期した再生クロックＰＣＫ信号
５を生成している。次に、パルス幅検出回路６の動作に
ついて図３を参照して説明する。ＥＦＭ信号４のエッジ
間の間隔は、再生クロックＰＣＫ信号５のエッジでカウ
ントされる。その結果、カウント値があらかじめ設定し
ていた所定の範囲内（本例では、３Ｔ〜４Ｔ）であれ
ば、位相比較器１に動作を停止するための制御信号を出
力して、位相比較器１はHi-z状態を出力する。もし、カ
ウント値が所定の範囲外の場合には、位相比較器１は前
記定常状態の出力をする。
【００１４】ここで、この制御信号がＨのとき、位相比
較器１は動作を停止し、Ｌのとき、位相比較の動作を行
う。即ち、このパルス幅検出回路６では、ＰＣＫ信号５
に基づいてＥＦＭ信号４のエッジ間隔をカウントし、そ
のカウント値が所定の範囲内であるかの判別を行う。そ
して、この判別の結果に応じて位相比較器１の動作停止
を制御することで、位相比較器１のゲインが高くなる３
Ｔ側で位相比較を行わなくなるため、ＥＦＭ信号４の変
動に過剰に追従することがなくなりＰＣＫ信号のジッタ
を低減することが可能になる。
較器１は動作を停止し、Ｌのとき、位相比較の動作を行
う。即ち、このパルス幅検出回路６では、ＰＣＫ信号５
に基づいてＥＦＭ信号４のエッジ間隔をカウントし、そ
のカウント値が所定の範囲内であるかの判別を行う。そ
して、この判別の結果に応じて位相比較器１の動作停止
を制御することで、位相比較器１のゲインが高くなる３
Ｔ側で位相比較を行わなくなるため、ＥＦＭ信号４の変
動に過剰に追従することがなくなりＰＣＫ信号のジッタ
を低減することが可能になる。
【００１５】また、上記の実施の形態では、パルス幅検
出回路６はＥＦＭ信号４が３Ｔ〜４Ｔの時に位相比較器
１の動作停止を指示するようにデコーダ６ｂに設定した
が、デコーダ６ｂには上記のように位相比較器１の動作
停止を指示する範囲のパターンを、例えば３Ｔ〜４Ｔの
時に位相比較器１の動作停止を指示する第１のパターン
と、３Ｔ〜５Ｔの時に位相比較器１の動作停止を指示す
る第２のパターンとを書き込んでおき、使用時に外部か
らデコーダ６ｂに実施に使用するパターンを指示して変
更できるように構成することによって、ＥＦＭ信号４の
変動に安定に追従する最適な位相比較器１のゲインを調
整することが可能である。
出回路６はＥＦＭ信号４が３Ｔ〜４Ｔの時に位相比較器
１の動作停止を指示するようにデコーダ６ｂに設定した
が、デコーダ６ｂには上記のように位相比較器１の動作
停止を指示する範囲のパターンを、例えば３Ｔ〜４Ｔの
時に位相比較器１の動作停止を指示する第１のパターン
と、３Ｔ〜５Ｔの時に位相比較器１の動作停止を指示す
る第２のパターンとを書き込んでおき、使用時に外部か
らデコーダ６ｂに実施に使用するパターンを指示して変
更できるように構成することによって、ＥＦＭ信号４の
変動に安定に追従する最適な位相比較器１のゲインを調
整することが可能である。
【００１６】なお、位相比較器、ループフィルタ、及び
制御発振器については本発明の実施形態において用いた
方式に限定されるものではない。
制御発振器については本発明の実施形態において用いた
方式に限定されるものではない。
【００１７】
【発明の効果】以上のように本発明によれば、入力信号
のパルス幅が所定の範囲内であることを検出して、位相
比較器の動作停止を制御することで、位相比較器のゲイ
ンを調整するようにしたので、入力信号が時間軸変動し
たときでも、追従性を損なうことなく再生クロック信号
のジッタを低減することが可能となり、エラーレートの
悪化といった問題を改善することができる。
のパルス幅が所定の範囲内であることを検出して、位相
比較器の動作停止を制御することで、位相比較器のゲイ
ンを調整するようにしたので、入力信号が時間軸変動し
たときでも、追従性を損なうことなく再生クロック信号
のジッタを低減することが可能となり、エラーレートの
悪化といった問題を改善することができる。
【図１】本発明の（実施の形態１）のＰＬＬ回路の構成
図
図
【図２】同実施の形態においてＥＦＭ信号−ＰＣＫ信号
の位相差がずれているときの位相比較器の出力信号図
の位相差がずれているときの位相比較器の出力信号図
【図３】同実施の形態においてパルス幅検出回路の動作
を説明するためのタイミングチャート図
を説明するためのタイミングチャート図
【図４】従来のＰＬＬ回路の構成図
１ 位相比較器 ２ ループフィルタ ３ 制御型発振器 ４ ＥＦＭ信号 ５ ＰＣＫ信号 ６ パルス幅検出回路
Claims (2)
- 【請求項１】入力信号と再生クロック信号との位相差を
検出する位相比較器と、 この位相比較器によって検出された位相差をフィルタリ
ング処理するループフィルタと、 このループフィルタの出力に基づいて周波数を制御され
前記再生クロック信号を出力する制御発振器と、 この制御発振器から出力される再生クロック信号に基づ
いて前記入力信号のエッジ間隔をカウントし、そのカウ
ント値が所定の範囲内であるかの判別を行い、この判別
の結果に応じて前記位相比較器の動作停止を制御するパ
ルス幅検出回路とを備えたＰＬＬ回路。 - 【請求項２】ディスクから読みとったＥＦＭ信号が時間
軸方向の変動を有してＣＤ−ＲＯＭ装置に使用されるＰ
ＬＬ回路であって、 ＥＦＭ信号の周期が短い区間は周期が長い区間に比べて
ＥＦＭ信号の変動にループ制御が過剰に追従しないよう
に、ＥＦＭ信号の周期が短い区間で前記パルス幅検出回
路が位相比較器の位相比較動作を停止するように構成し
た請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11223151A JP2001053600A (ja) | 1999-08-06 | 1999-08-06 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11223151A JP2001053600A (ja) | 1999-08-06 | 1999-08-06 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053600A true JP2001053600A (ja) | 2001-02-23 |
Family
ID=16793598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11223151A Pending JP2001053600A (ja) | 1999-08-06 | 1999-08-06 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1963936B (zh) * | 2005-11-08 | 2010-05-12 | 凌阳科技股份有限公司 | 一种块码错误校正系统和校正方法 |
-
1999
- 1999-08-06 JP JP11223151A patent/JP2001053600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1963936B (zh) * | 2005-11-08 | 2010-05-12 | 凌阳科技股份有限公司 | 一种块码错误校正系统和校正方法 |
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