JPH11191270A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH11191270A JPH11191270A JP9359376A JP35937697A JPH11191270A JP H11191270 A JPH11191270 A JP H11191270A JP 9359376 A JP9359376 A JP 9359376A JP 35937697 A JP35937697 A JP 35937697A JP H11191270 A JPH11191270 A JP H11191270A
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- current
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Abstract
(57)【要約】
【課題】 記録媒体の再生速度を更に高速化するために
は、予め定めた補正値ではＰＬＬ制御ループにおける充
分なオフセット除去が出来ない。 【解決手段】 ＶＣＯ５と、ＶＣＯ５の出力から得られ
るＰＣＫ信号と記録媒体１からのＥＦＭ信号との位相差
を検出する位相比較器２と、位相比較器２で検出した位
相差に応じた電流を出力するチャージポンプ３と、チャ
ージポンプ３からの電流を電圧に変換し、制御電圧とし
てＶＣＯ５に出力するフィルター４と、ＥＦＭ信号とＰ
ＣＫ信号からジッターを検出するジッター検出器６と、
検出したジッターに応じてチャージポンプ３の出力電流
に補正を加えるための電流を出力する補正電流源７とを
備える。
は、予め定めた補正値ではＰＬＬ制御ループにおける充
分なオフセット除去が出来ない。 【解決手段】 ＶＣＯ５と、ＶＣＯ５の出力から得られ
るＰＣＫ信号と記録媒体１からのＥＦＭ信号との位相差
を検出する位相比較器２と、位相比較器２で検出した位
相差に応じた電流を出力するチャージポンプ３と、チャ
ージポンプ３からの電流を電圧に変換し、制御電圧とし
てＶＣＯ５に出力するフィルター４と、ＥＦＭ信号とＰ
ＣＫ信号からジッターを検出するジッター検出器６と、
検出したジッターに応じてチャージポンプ３の出力電流
に補正を加えるための電流を出力する補正電流源７とを
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＤ−ＲＯＭ再生
装置等の信号再生回路に使用されるＰＬＬ回路に関する
ものである。
装置等の信号再生回路に使用されるＰＬＬ回路に関する
ものである。
【０００２】
【従来の技術】一般に、ＣＤ−ＲＯＭ装置の記録媒体か
ら光ピックアップにより読み出された信号は、波形整形
された後、２値化されてＥＦＭ信号として信号再生回路
に設けられたＰＬＬ回路の位相比較器に入力される。こ
の位相比較器には別に入力信号（ＥＦＭ信号）を打ち抜
くために利用されるクロック信号（ＰＣＫ信号）が入力
され、このＰＣＫ信号と上記ＥＦＭ信号との位相が比較
される。位相比較器により比較されて出力される位相差
はチャージポンプに入力され、そのチャージポンプから
前述の位相差に対応する電流がフィルターに出力され
る。フィルターでは、電流に変換された位相差成分を電
圧に変換するとともに低域を強調して制御電圧として電
圧制御発振器（以後、ＶＣＯと略称する）に出力する。
ＶＣＯは、入力された制御電圧に応じた発振周波数の信
号を発振して分周器に入力する。分周器ではその発振信
号を分周してＰＣＫ信号として上記の位相比較器に入力
する。この構成によりＥＦＭ信号とＰＣＫ信号との位相
を一致させて、記録媒体に記録された情報を読み出す。
ら光ピックアップにより読み出された信号は、波形整形
された後、２値化されてＥＦＭ信号として信号再生回路
に設けられたＰＬＬ回路の位相比較器に入力される。こ
の位相比較器には別に入力信号（ＥＦＭ信号）を打ち抜
くために利用されるクロック信号（ＰＣＫ信号）が入力
され、このＰＣＫ信号と上記ＥＦＭ信号との位相が比較
される。位相比較器により比較されて出力される位相差
はチャージポンプに入力され、そのチャージポンプから
前述の位相差に対応する電流がフィルターに出力され
る。フィルターでは、電流に変換された位相差成分を電
圧に変換するとともに低域を強調して制御電圧として電
圧制御発振器（以後、ＶＣＯと略称する）に出力する。
ＶＣＯは、入力された制御電圧に応じた発振周波数の信
号を発振して分周器に入力する。分周器ではその発振信
号を分周してＰＣＫ信号として上記の位相比較器に入力
する。この構成によりＥＦＭ信号とＰＣＫ信号との位相
を一致させて、記録媒体に記録された情報を読み出す。
【０００３】ところで、前述のＰＬＬ回路に用いるチャ
ージポンプは、基本的には図６に示すように、正極性の
定電流源４１と負極性の定電流源４２と、それらの定電
流源４１，４２をそれぞれオン・オフするスイッチ４
３，４４とから構成され、その各スイッチ４３，４４を
位相比較器からの出力に応じて制御することにより、出
力電流を調節している。この電流がフィルター４のキャ
パシタンスＣに流入することにより制御電圧に変換され
る。
ージポンプは、基本的には図６に示すように、正極性の
定電流源４１と負極性の定電流源４２と、それらの定電
流源４１，４２をそれぞれオン・オフするスイッチ４
３，４４とから構成され、その各スイッチ４３，４４を
位相比較器からの出力に応じて制御することにより、出
力電流を調節している。この電流がフィルター４のキャ
パシタンスＣに流入することにより制御電圧に変換され
る。
【０００４】いま、図７（ａ）に示すように、ＥＦＭ信
号とＰＣＫ信号に位相差が無い場合は、正極側のスイッ
チ制御信号と負極側のスイッチ制御信号とは同期間のＴ
ｗ／２となり、それぞれのスイッチ４３，４４は同一期
間オンするので、正の定電流源４１から流入する電流＋
ｉ・Ｔｗ／２と負の定電流源４２から流入する電流−ｉ
・Ｔｗ／２とは逆極性で同一電流となり、１周期間では
０となり制御電圧は変化しない。
号とＰＣＫ信号に位相差が無い場合は、正極側のスイッ
チ制御信号と負極側のスイッチ制御信号とは同期間のＴ
ｗ／２となり、それぞれのスイッチ４３，４４は同一期
間オンするので、正の定電流源４１から流入する電流＋
ｉ・Ｔｗ／２と負の定電流源４２から流入する電流−ｉ
・Ｔｗ／２とは逆極性で同一電流となり、１周期間では
０となり制御電圧は変化しない。
【０００５】次に、図７（ｂ）に示すように、ＥＦＭ信
号がＰＣＫ信号より位相が進んでいる場合は、正極側の
スイッチ制御信号の期間はｔ1 、負極側のスイッチ制御
信号の期間はＴｗ／２（＜ｔ1 ）となり、正の定電流源
４１から流入する電流＋ｉ・ｔ1 と負の定電流源４２か
ら流入する電流−ｉ・Ｔｗ／２との差ｉ（ｔ1 −Ｔｗ／
２）だけ、１周期間で正極電流となり、この電圧分が元
の制御電圧より大きくなる。
号がＰＣＫ信号より位相が進んでいる場合は、正極側の
スイッチ制御信号の期間はｔ1 、負極側のスイッチ制御
信号の期間はＴｗ／２（＜ｔ1 ）となり、正の定電流源
４１から流入する電流＋ｉ・ｔ1 と負の定電流源４２か
ら流入する電流−ｉ・Ｔｗ／２との差ｉ（ｔ1 −Ｔｗ／
２）だけ、１周期間で正極電流となり、この電圧分が元
の制御電圧より大きくなる。
【０００６】次に、図７（ｃ）に示すように、ＥＦＭ信
号がＰＣＫ信号より位相が遅れている場合は、正極側の
スイッチ制御信号の期間はｔ2 、負極側のスイッチ制御
信号の期間はＴｗ／２（＞ｔ2 ）となり、正の定電流源
４１から流入する電流＋ｉ・ｔ2 と負の定電流源４２か
ら流入する電流−ｉ・Ｔｗ／２との差ｉ（ｔ2 −Ｔｗ／
２）だけ、１周期間で負極電流となり、この電圧分が元
の制御電圧より小さくなる。
号がＰＣＫ信号より位相が遅れている場合は、正極側の
スイッチ制御信号の期間はｔ2 、負極側のスイッチ制御
信号の期間はＴｗ／２（＞ｔ2 ）となり、正の定電流源
４１から流入する電流＋ｉ・ｔ2 と負の定電流源４２か
ら流入する電流−ｉ・Ｔｗ／２との差ｉ（ｔ2 −Ｔｗ／
２）だけ、１周期間で負極電流となり、この電圧分が元
の制御電圧より小さくなる。
【０００７】このように、ＥＦＭ信号とＰＣＫ信号との
位相差に応じてチャージポンプ３の正極電流と負極電流
との流入期間が制御され、その結果、フィルター４を通
じてＶＣＯへのの制御電圧が調節される。
位相差に応じてチャージポンプ３の正極電流と負極電流
との流入期間が制御され、その結果、フィルター４を通
じてＶＣＯへのの制御電圧が調節される。
【０００８】ところが、以上のようにＶＣＯへの制御電
圧の調節は、各定電流源４１，４２のそれぞれの電流＋
ｉ及び−ｉが逆極性の同一電流であると想定し、チャー
ジポンプ３の正負各々の定電流源のオン期間の制御によ
り行っているため、正と負の電流値に差があると誤差を
生じる。実際には正負の電流値を正確に一致させるのは
困難であり、ＰＬＬ制御ループにオフセットを生じてい
た。そこで、それを解決するため、従来、例えば、以下
に示すような方法が用いられていた。
圧の調節は、各定電流源４１，４２のそれぞれの電流＋
ｉ及び−ｉが逆極性の同一電流であると想定し、チャー
ジポンプ３の正負各々の定電流源のオン期間の制御によ
り行っているため、正と負の電流値に差があると誤差を
生じる。実際には正負の電流値を正確に一致させるのは
困難であり、ＰＬＬ制御ループにオフセットを生じてい
た。そこで、それを解決するため、従来、例えば、以下
に示すような方法が用いられていた。
【０００９】図８において、まず、チャージポンプ３の
入力を疑似信号発生器２１側に切り替え、疑似信号発生
器２１から予め分かっている信号を位相差信号としてチ
ャージポンプ３に入力し、フィルター４を通過した後の
電圧と、疑似信号発生器２１から出力される信号に対応
する基準となる電圧とを基準値比較器２３により比較
し、基準値比較器２３での比較結果に従って、その検出
された誤差を打ち消せるように、補正電流源２２におけ
る補正電流を設定する。次に、チャージポンプ３の入力
を位相比較器２側に切り替え、記録媒体１からのＥＦＭ
信号と、ＶＣＯ５から分周器８を通過したＰＣＫ信号と
の位相差に応じてチャージポンプ３を動作させ、この時
に上記設定された補正電流によりチャージポンプ３の出
力電流を補正する。このようにして、チャージポンプ３
におけるアンバランスにより生じるオフセットを除去す
る。
入力を疑似信号発生器２１側に切り替え、疑似信号発生
器２１から予め分かっている信号を位相差信号としてチ
ャージポンプ３に入力し、フィルター４を通過した後の
電圧と、疑似信号発生器２１から出力される信号に対応
する基準となる電圧とを基準値比較器２３により比較
し、基準値比較器２３での比較結果に従って、その検出
された誤差を打ち消せるように、補正電流源２２におけ
る補正電流を設定する。次に、チャージポンプ３の入力
を位相比較器２側に切り替え、記録媒体１からのＥＦＭ
信号と、ＶＣＯ５から分周器８を通過したＰＣＫ信号と
の位相差に応じてチャージポンプ３を動作させ、この時
に上記設定された補正電流によりチャージポンプ３の出
力電流を補正する。このようにして、チャージポンプ３
におけるアンバランスにより生じるオフセットを除去す
る。
【００１０】また、図９において、予め実験によりＰＣ
Ｋ信号に対応する補正データを取って記憶しておき、例
えば、マイコン３１を用いて補正電流源３２を制御し、
チャージポンプ３の出力電流を補正する。すなわち、位
相比較器２には、記録媒体１からのＥＦＭ信号と分周器
８からのＰＣＫ信号とが入力され、その比較結果がチャ
ージポンプ３に入力される。一方、マイコン３１はその
ときのＰＣＫ信号に応じて、記憶された上記の予め実験
により得られた補正データを用いて補正電流源３２に補
正値の指示を出力する。そうすると、チャージポンプ３
では、位相比較器２からの比較結果に従ってＶＣＯ５に
対する制御電圧が調節されるときに、補正電流源３２か
らの補正電流により更に補正された電流をフィルター４
に出力する。フィルター４ではチャージポンプ３からの
電流を電圧に変換され、その電圧がＶＣＯ５に入力され
てＰＣＫ信号の位相が調節される。このようにして、チ
ャージポンプ３におけるアンバランスにより生じるオフ
セットを予め得た実験データを利用して除去する。
Ｋ信号に対応する補正データを取って記憶しておき、例
えば、マイコン３１を用いて補正電流源３２を制御し、
チャージポンプ３の出力電流を補正する。すなわち、位
相比較器２には、記録媒体１からのＥＦＭ信号と分周器
８からのＰＣＫ信号とが入力され、その比較結果がチャ
ージポンプ３に入力される。一方、マイコン３１はその
ときのＰＣＫ信号に応じて、記憶された上記の予め実験
により得られた補正データを用いて補正電流源３２に補
正値の指示を出力する。そうすると、チャージポンプ３
では、位相比較器２からの比較結果に従ってＶＣＯ５に
対する制御電圧が調節されるときに、補正電流源３２か
らの補正電流により更に補正された電流をフィルター４
に出力する。フィルター４ではチャージポンプ３からの
電流を電圧に変換され、その電圧がＶＣＯ５に入力され
てＰＣＫ信号の位相が調節される。このようにして、チ
ャージポンプ３におけるアンバランスにより生じるオフ
セットを予め得た実験データを利用して除去する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ような疑似信号を用いる方法や予め実験で得た補正デー
タを利用する方法では、補正するときの再生速度（ＰＣ
Ｋ信号の周波数に関係する）を想定し、その再生速度に
おいて定めた補正電流を用いてオフセットを除去してい
るが、記録媒体の再生速度を更に高速化するためには、
前述のように、予め定めた補正値ではＰＬＬ制御ループ
における充分なオフセット除去が出来ないという課題が
ある。
ような疑似信号を用いる方法や予め実験で得た補正デー
タを利用する方法では、補正するときの再生速度（ＰＣ
Ｋ信号の周波数に関係する）を想定し、その再生速度に
おいて定めた補正電流を用いてオフセットを除去してい
るが、記録媒体の再生速度を更に高速化するためには、
前述のように、予め定めた補正値ではＰＬＬ制御ループ
における充分なオフセット除去が出来ないという課題が
ある。
【００１２】本発明は、従来のこのようなオフセット除
去の課題を考慮し、記録媒体の再生速度の更なる高速化
に充分対応できるＰＬＬ回路を提供することを目的とす
るものである。
去の課題を考慮し、記録媒体の再生速度の更なる高速化
に充分対応できるＰＬＬ回路を提供することを目的とす
るものである。
【００１３】
【課題を解決するための手段】請求項１の本発明は、制
御電圧に従って出力発振周波数可変な電圧制御発振器
と、その電圧制御発振器の出力信号から得られるクロッ
ク信号と入力信号との位相差を検出する位相比較器と、
その位相比較器で検出された位相差に応じた電流を出力
するチャージポンプ回路と、そのチャージポンプ回路か
らの電流を電圧に変換し、その電圧を制御電圧として電
圧制御発振器に出力するフィルターと、入力信号とクロ
ック信号とからジッターを検出するジッター検出器と、
その検出されたジッターに応じてチャージポンプ回路の
出力電流を補正する電流を出力する補正電流源とを備え
たＰＬＬ回路である。
御電圧に従って出力発振周波数可変な電圧制御発振器
と、その電圧制御発振器の出力信号から得られるクロッ
ク信号と入力信号との位相差を検出する位相比較器と、
その位相比較器で検出された位相差に応じた電流を出力
するチャージポンプ回路と、そのチャージポンプ回路か
らの電流を電圧に変換し、その電圧を制御電圧として電
圧制御発振器に出力するフィルターと、入力信号とクロ
ック信号とからジッターを検出するジッター検出器と、
その検出されたジッターに応じてチャージポンプ回路の
出力電流を補正する電流を出力する補正電流源とを備え
たＰＬＬ回路である。
【００１４】請求項２の本発明は、制御電圧に従って出
力発振周波数可変な電圧制御発振器と、その電圧制御発
振器の出力信号から得られるクロック信号と入力信号と
の位相差を検出する位相比較器と、その位相比較器で検
出された位相差に応じた電流を出力するチャージポンプ
回路と、そのチャージポンプ回路からの電流を電圧に変
換し、その電圧を制御電圧として電圧制御発振器に出力
するフィルターと、入力信号とクロック信号とからジッ
ターを検出するジッター検出器と、その検出されたジッ
ターに応じてチャージポンプ回路の出力電流を補正する
ＰＬＬ回路である。
力発振周波数可変な電圧制御発振器と、その電圧制御発
振器の出力信号から得られるクロック信号と入力信号と
の位相差を検出する位相比較器と、その位相比較器で検
出された位相差に応じた電流を出力するチャージポンプ
回路と、そのチャージポンプ回路からの電流を電圧に変
換し、その電圧を制御電圧として電圧制御発振器に出力
するフィルターと、入力信号とクロック信号とからジッ
ターを検出するジッター検出器と、その検出されたジッ
ターに応じてチャージポンプ回路の出力電流を補正する
ＰＬＬ回路である。
【００１５】請求項３の本発明は、制御電圧に従って出
力発振周波数可変な電圧制御発振器と、その電圧制御発
振器の出力信号から得られるクロック信号と入力信号と
の位相差を検出する位相比較器と、その位相比較器で検
出された位相差に応じた電流を出力するチャージポンプ
回路と、そのチャージポンプ回路からの電流を電圧に変
換し、その電圧を制御電圧として電圧制御発振器に出力
するフィルターと、入力信号とクロック信号とからジッ
ターを検出するジッター検出器と、その検出されたジッ
ターに応じて位相比較器にオフセットを加えるＰＬＬ回
路である。
力発振周波数可変な電圧制御発振器と、その電圧制御発
振器の出力信号から得られるクロック信号と入力信号と
の位相差を検出する位相比較器と、その位相比較器で検
出された位相差に応じた電流を出力するチャージポンプ
回路と、そのチャージポンプ回路からの電流を電圧に変
換し、その電圧を制御電圧として電圧制御発振器に出力
するフィルターと、入力信号とクロック信号とからジッ
ターを検出するジッター検出器と、その検出されたジッ
ターに応じて位相比較器にオフセットを加えるＰＬＬ回
路である。
【００１６】
【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。
を示す図面に基づいて説明する。
【００１７】図１は、本発明にかかる一実施の形態のＰ
ＬＬ回路の構成図である。図１において、本実施の形態
のＰＬＬ回路は、制御電圧により発振周波数が制御され
るＶＣＯ５、そのＶＣＯ５からの発振出力の周波数を分
周する分周器８、例えば、ＣＤ−ＲＯＭ等の記録媒体１
から読み出された再生信号（ＲＦ信号）を２値化するこ
とによって得た２値化信号（ＥＦＭ信号）と、ＶＣＯ５
から出力され、分周器８により分周されたクロック信号
（ＰＣＫ信号）とを入力し、それら信号の位相を比較す
る位相比較器２、その位相比較器２からの比較結果を入
力し、その比較結果に従って、正負の定電流源（図６参
照）のオン・オフを制御することによりＶＣＯ５の制御
電圧を生成するための電流を出力するチャージポンプ
３、そのチャージポンプ３から出力される電流を電圧に
変換するとともに低域を強調し、制御電圧としてＶＣＯ
５に出力するフィルター４、上記のＥＦＭ信号とＰＣＫ
信号とを入力し、それら信号からジッターを検出するジ
ッター検出器６、及びそのジッター検出器６の出力結果
に応じた補正電流をチャージポンプ３の出力電流を補正
するために出力する補正電流源７により構成されてい
る。
ＬＬ回路の構成図である。図１において、本実施の形態
のＰＬＬ回路は、制御電圧により発振周波数が制御され
るＶＣＯ５、そのＶＣＯ５からの発振出力の周波数を分
周する分周器８、例えば、ＣＤ−ＲＯＭ等の記録媒体１
から読み出された再生信号（ＲＦ信号）を２値化するこ
とによって得た２値化信号（ＥＦＭ信号）と、ＶＣＯ５
から出力され、分周器８により分周されたクロック信号
（ＰＣＫ信号）とを入力し、それら信号の位相を比較す
る位相比較器２、その位相比較器２からの比較結果を入
力し、その比較結果に従って、正負の定電流源（図６参
照）のオン・オフを制御することによりＶＣＯ５の制御
電圧を生成するための電流を出力するチャージポンプ
３、そのチャージポンプ３から出力される電流を電圧に
変換するとともに低域を強調し、制御電圧としてＶＣＯ
５に出力するフィルター４、上記のＥＦＭ信号とＰＣＫ
信号とを入力し、それら信号からジッターを検出するジ
ッター検出器６、及びそのジッター検出器６の出力結果
に応じた補正電流をチャージポンプ３の出力電流を補正
するために出力する補正電流源７により構成されてい
る。
【００１８】図２は、ＥＦＭ信号とＰＣＫ信号との位相
差（％）と頻度との関係を示すジッターヒストグラムで
ある。図２において、オフセットが無い場合は、実線で
示すように、位相差０％のピークを中心として各位相差
における頻度は正負（すなわち、進みと遅れ）対称にな
るが、オフセットが存在する場合は、そのオフセット量
に応じてピークの位置がずれ、位相差０％に対して正負
各位相差における頻度に差が生じる。図では、例とし
て、−２５％のオフセット量の場合を１点鎖線で示し、
＋２５％のオフセット量の場合を破線で示している。従
って、この正負、つまり進みと遅れの頻度差を検出すれ
ば、補正すべきオフセット量が頻度差の検出毎に分か
り、再生速度を高速化してもＰＬＬ制御ループにおける
オフセットの除去に対応できる。ここで、ジッターを検
出するためには、ＥＦＭ信号の立ち上がり、あるいは立
ち下がりにおける位相差を多数検出する必要があるが、
例えば、エッジの個数が１０００個というような個数で
設定しても良いし、平均１０００個程度含まれるような
時間により決めてもよい。また、この１０００個は一例
であり、オフセット量を反映でき、高速な再生速度に対
応できる実用的な範囲であれば、任意の個数や時間を設
定すればよい。
差（％）と頻度との関係を示すジッターヒストグラムで
ある。図２において、オフセットが無い場合は、実線で
示すように、位相差０％のピークを中心として各位相差
における頻度は正負（すなわち、進みと遅れ）対称にな
るが、オフセットが存在する場合は、そのオフセット量
に応じてピークの位置がずれ、位相差０％に対して正負
各位相差における頻度に差が生じる。図では、例とし
て、−２５％のオフセット量の場合を１点鎖線で示し、
＋２５％のオフセット量の場合を破線で示している。従
って、この正負、つまり進みと遅れの頻度差を検出すれ
ば、補正すべきオフセット量が頻度差の検出毎に分か
り、再生速度を高速化してもＰＬＬ制御ループにおける
オフセットの除去に対応できる。ここで、ジッターを検
出するためには、ＥＦＭ信号の立ち上がり、あるいは立
ち下がりにおける位相差を多数検出する必要があるが、
例えば、エッジの個数が１０００個というような個数で
設定しても良いし、平均１０００個程度含まれるような
時間により決めてもよい。また、この１０００個は一例
であり、オフセット量を反映でき、高速な再生速度に対
応できる実用的な範囲であれば、任意の個数や時間を設
定すればよい。
【００１９】前述のジッター検出器６の構成の一例を図
３に示す。このジッター検出器６は、ＥＦＭ信号のエッ
ジに対して、ＰＣＫ信号のエッジの位相が進んでいるか
遅れているかを判定する位相差符号判定器９と、フレー
ム信号により起動し、所定時間毎に信号を出力するタイ
マー回路１８と、位相差符号判定器９の出力を、タイマ
ー回路１８からの出力信号により所定時間毎に積算する
アップダウンカウンタ１６と、そのアップダウンカウン
タ１６の出力をタイマー回路１８からの出力信号により
所定時間毎に保持する頻度差保持手段としてのラッチ回
路１７とを備えたものであり、ＥＦＭ信号がＰＣＫ信号
に対して進んでいるエッジの頻度と遅れているエッジの
頻度との頻度差によりジッターを検出している。
３に示す。このジッター検出器６は、ＥＦＭ信号のエッ
ジに対して、ＰＣＫ信号のエッジの位相が進んでいるか
遅れているかを判定する位相差符号判定器９と、フレー
ム信号により起動し、所定時間毎に信号を出力するタイ
マー回路１８と、位相差符号判定器９の出力を、タイマ
ー回路１８からの出力信号により所定時間毎に積算する
アップダウンカウンタ１６と、そのアップダウンカウン
タ１６の出力をタイマー回路１８からの出力信号により
所定時間毎に保持する頻度差保持手段としてのラッチ回
路１７とを備えたものであり、ＥＦＭ信号がＰＣＫ信号
に対して進んでいるエッジの頻度と遅れているエッジの
頻度との頻度差によりジッターを検出している。
【００２０】また、位相差符号判定器９の具体的構成
は、例えば、図４に示すように、３つのＤフリップフロ
ップ回路１１、２つのエクスクルーシブＯＲ回路１３、
２つのＡＮＤ回路１４，１５などから構成され、３つの
Ｄフリップフロップ回路１１は、あるＥＦＭ信号のエッ
ジの最も近くに存在するＰＣＫ信号のエッジにおけるＥ
ＦＭ信号のレベル状態を、２つのエクスクルーシブＯＲ
回路１３に出力する。この２つのエクスクルーシブＯＲ
回路１３と２つのＡＮＤ回路１４，１５で符号判定部１
２を構成している。その符号判定部１２で判定されたＥ
ＦＭ信号のＰＣＫ信号に対する進み及び遅れは、次段の
アップダウンカウンタ１６に出力され、ＥＦＭ信号がＰ
ＣＫ信号に対して進んでいるエッジの頻度と遅れている
エッジの頻度との頻度差がアップダウンカウンタ１６に
積算される。このときの積算の所定時間は、前述したよ
うに、タイマー回路１８により設定され、同様に、その
タイマー回路１８による所定時間毎に、その積算された
頻度差がラッチ回路１７に保持される。
は、例えば、図４に示すように、３つのＤフリップフロ
ップ回路１１、２つのエクスクルーシブＯＲ回路１３、
２つのＡＮＤ回路１４，１５などから構成され、３つの
Ｄフリップフロップ回路１１は、あるＥＦＭ信号のエッ
ジの最も近くに存在するＰＣＫ信号のエッジにおけるＥ
ＦＭ信号のレベル状態を、２つのエクスクルーシブＯＲ
回路１３に出力する。この２つのエクスクルーシブＯＲ
回路１３と２つのＡＮＤ回路１４，１５で符号判定部１
２を構成している。その符号判定部１２で判定されたＥ
ＦＭ信号のＰＣＫ信号に対する進み及び遅れは、次段の
アップダウンカウンタ１６に出力され、ＥＦＭ信号がＰ
ＣＫ信号に対して進んでいるエッジの頻度と遅れている
エッジの頻度との頻度差がアップダウンカウンタ１６に
積算される。このときの積算の所定時間は、前述したよ
うに、タイマー回路１８により設定され、同様に、その
タイマー回路１８による所定時間毎に、その積算された
頻度差がラッチ回路１７に保持される。
【００２１】次に、上記実施の形態のＰＬＬ回路の動作
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２２】まず、記録媒体１から読み出されたＥＦＭ
信号と、ＶＣＯ５から出力され、分周器８で分周されて
生成されたＰＣＫ信号が、位相比較器２及びジッター検
出器６に入力される。位相比較器２では、ＥＦＭ信号と
ＰＣＫ信号との位相差が検出され、その検出結果をチャ
ージポンプ３の出力と加算してフィルター４へ出力す
る。
信号と、ＶＣＯ５から出力され、分周器８で分周されて
生成されたＰＣＫ信号が、位相比較器２及びジッター検
出器６に入力される。位相比較器２では、ＥＦＭ信号と
ＰＣＫ信号との位相差が検出され、その検出結果をチャ
ージポンプ３の出力と加算してフィルター４へ出力す
る。
【００２３】一方、ジッター検出器６では、入力された
ＥＦＭ信号及びＰＣＫ信号から、３つのＤフリップフロ
ップ１１により、ＥＦＭ信号のエッジに対しＰＣＫ信号
の最も近い３つのエッジにおけるＥＦＭ信号のレベル状
態を検出して符号判定部１２に出力する。符号判定部１
２は、そのレベル状態によりＥＦＭ信号がＰＣＫ信号に
対して位相が進んでいるか遅れているかの信号、すなわ
ち、アップ又はダウンの信号をアップダウンカウンタ１
６に出力する。
ＥＦＭ信号及びＰＣＫ信号から、３つのＤフリップフロ
ップ１１により、ＥＦＭ信号のエッジに対しＰＣＫ信号
の最も近い３つのエッジにおけるＥＦＭ信号のレベル状
態を検出して符号判定部１２に出力する。符号判定部１
２は、そのレベル状態によりＥＦＭ信号がＰＣＫ信号に
対して位相が進んでいるか遅れているかの信号、すなわ
ち、アップ又はダウンの信号をアップダウンカウンタ１
６に出力する。
【００２４】この符号判定の方法は、図５において、Ｅ
ＦＭ信号がＰＣＫ信号に対して進んでいる場合、（ａ）
に示すように、ＥＦＭ信号が立ち上がりエッジのとき
は、上段のようにＰＣＫ信号の３つのエッジにおけるレ
ベル状態がＬＨＨであり、また、ＥＦＭ信号が立ち下が
りエッジのときは、下段のようにＰＣＫ信号の３つのエ
ッジにおけるレベル状態がＨＬＬである。逆に、ＥＦＭ
信号がＰＣＫ信号に対して遅れている場合、（ｂ）に示
すように、ＥＦＭ信号が立ち上がりエッジのときは、上
段のようにＰＣＫ信号の３つのエッジにおけるレベル状
態がＬＬＨであり、また、ＥＦＭ信号が立ち下がりエッ
ジのときは、下段のようにＰＣＫ信号の３つのエッジに
おけるレベル状態がＨＨＬである。
ＦＭ信号がＰＣＫ信号に対して進んでいる場合、（ａ）
に示すように、ＥＦＭ信号が立ち上がりエッジのとき
は、上段のようにＰＣＫ信号の３つのエッジにおけるレ
ベル状態がＬＨＨであり、また、ＥＦＭ信号が立ち下が
りエッジのときは、下段のようにＰＣＫ信号の３つのエ
ッジにおけるレベル状態がＨＬＬである。逆に、ＥＦＭ
信号がＰＣＫ信号に対して遅れている場合、（ｂ）に示
すように、ＥＦＭ信号が立ち上がりエッジのときは、上
段のようにＰＣＫ信号の３つのエッジにおけるレベル状
態がＬＬＨであり、また、ＥＦＭ信号が立ち下がりエッ
ジのときは、下段のようにＰＣＫ信号の３つのエッジに
おけるレベル状態がＨＨＬである。
【００２５】タイマー回路１８によって、アップダウン
カウンタ１６に所定時間蓄積されて得られた進みと遅れ
の頻度差は、その所定時間毎にラッチ回路１７に保持さ
れ、図２で前述したように、その頻度差に対応したオフ
セット量を補正するための信号が補正電流源７に出力さ
れる。そうすると、補正電流源７は、その時のオフセッ
ト量を補正するための補正電流を出力し、位相比較器２
の比較結果に従って出力されたチャージポンプ３の電流
が補正される。次に、その補正された出力電流がフィル
ター４で電圧に変換され、低域が強調されて制御電圧と
してＶＣＯ５に出力される。ＶＣＯ５は、入力された制
御電圧に従った発振周波数を分周器８に出力し、分周器
８で分周された信号がＰＣＫ信号として位相比較器２に
入力される。
カウンタ１６に所定時間蓄積されて得られた進みと遅れ
の頻度差は、その所定時間毎にラッチ回路１７に保持さ
れ、図２で前述したように、その頻度差に対応したオフ
セット量を補正するための信号が補正電流源７に出力さ
れる。そうすると、補正電流源７は、その時のオフセッ
ト量を補正するための補正電流を出力し、位相比較器２
の比較結果に従って出力されたチャージポンプ３の電流
が補正される。次に、その補正された出力電流がフィル
ター４で電圧に変換され、低域が強調されて制御電圧と
してＶＣＯ５に出力される。ＶＣＯ５は、入力された制
御電圧に従った発振周波数を分周器８に出力し、分周器
８で分周された信号がＰＣＫ信号として位相比較器２に
入力される。
【００２６】このようにして、ＰＬＬ制御ループにおけ
るオフセットが除去され、再度、位相比較器２に入力さ
れたＰＣＫ信号とＥＦＭ信号との位相が比較され、タイ
マー回路１８が所定時間間隔で出力するリセット信号毎
に、ＥＦＭ信号のＰＣＫ信号に対する進み又は遅れの符
号判定が繰り返され、それらの頻度差が蓄積されて所定
時間毎に補正電流が設定される。その後、前述と同様に
してＰＬＬ制御ループのオフセットが除去される。
るオフセットが除去され、再度、位相比較器２に入力さ
れたＰＣＫ信号とＥＦＭ信号との位相が比較され、タイ
マー回路１８が所定時間間隔で出力するリセット信号毎
に、ＥＦＭ信号のＰＣＫ信号に対する進み又は遅れの符
号判定が繰り返され、それらの頻度差が蓄積されて所定
時間毎に補正電流が設定される。その後、前述と同様に
してＰＬＬ制御ループのオフセットが除去される。
【００２７】なお、上記実施の形態では、記録媒体とし
てＣＤ−ＲＯＭを例に説明したが、例えば、ＣＤ−Ｒ、
ＤＶＤなどの他の記録媒体であっても適用できるのは言
うまでもない。
てＣＤ−ＲＯＭを例に説明したが、例えば、ＣＤ−Ｒ、
ＤＶＤなどの他の記録媒体であっても適用できるのは言
うまでもない。
【００２８】また、上記実施の形態では、位相符号判定
器に図４に示す回路を用いたが、この回路は一例であ
り、同様の機能を有する回路であれば、これとは異なる
組合せの論理回路を用いてもよい。
器に図４に示す回路を用いたが、この回路は一例であ
り、同様の機能を有する回路であれば、これとは異なる
組合せの論理回路を用いてもよい。
【００２９】また、上記実施の形態では、頻度の蓄積を
タイマー回路を用いて所定時間毎に行う構成としたが、
これに代えて、ＥＦＭ信号のエッジの個数を計数して、
その所定個数毎にアップダウンカウンター及びラッチ回
路をリセットする構成としてもよい。
タイマー回路を用いて所定時間毎に行う構成としたが、
これに代えて、ＥＦＭ信号のエッジの個数を計数して、
その所定個数毎にアップダウンカウンター及びラッチ回
路をリセットする構成としてもよい。
【００３０】また、フィルターに入力する電流に補正電
流を加算する例を示したが、これに代えて、図１０に示
すように、ジッター検出器６で検出されたジッターに応
じて、直接チャージポンプ３の出力電流を調整する構成
としてもよい。あるいは又、図１１に示すように、ジッ
ター検出器６で検出されたジッターに応じて、位相比較
器２にオフセットを加えることによりチャージポンプの
出力電流を調整する構成としてもよい。
流を加算する例を示したが、これに代えて、図１０に示
すように、ジッター検出器６で検出されたジッターに応
じて、直接チャージポンプ３の出力電流を調整する構成
としてもよい。あるいは又、図１１に示すように、ジッ
ター検出器６で検出されたジッターに応じて、位相比較
器２にオフセットを加えることによりチャージポンプの
出力電流を調整する構成としてもよい。
【００３１】
【発明の効果】以上述べたところから明らかなように本
発明は、入力信号とクロック信号とからジッターを検出
するジッター検出器と、その検出されたジッターに応じ
てチャージポンプ回路の出力電流を補正する電流を出力
する補正電流源とを備えているので、記録媒体の再生速
度の更なる高速化に充分に対応できるという長所を有す
る。
発明は、入力信号とクロック信号とからジッターを検出
するジッター検出器と、その検出されたジッターに応じ
てチャージポンプ回路の出力電流を補正する電流を出力
する補正電流源とを備えているので、記録媒体の再生速
度の更なる高速化に充分に対応できるという長所を有す
る。
【００３２】また、本発明は、ジッター検出器で検出さ
れたジッターに応じて、チャージポンプ回路の電流を補
正するか、あるいは位相比較器にオフセットを加える構
成とした場合も、上記と同様の効果が得られる。
れたジッターに応じて、チャージポンプ回路の電流を補
正するか、あるいは位相比較器にオフセットを加える構
成とした場合も、上記と同様の効果が得られる。
【図１】本発明にかかる一実施の形態のＰＬＬ回路の構
成図である。
成図である。
【図２】同実施の形態の動作を説明するためのＥＦＭ−
ＰＣＫ位相差の入力特性を示す図である。
ＰＣＫ位相差の入力特性を示す図である。
【図３】同実施の形態におけるジッター検出器を示す構
成図である。
成図である。
【図４】同実施の形態における位相差符号判定器を示す
回路図である。
回路図である。
【図５】図４の位相差符号判定器の動作を説明する図で
ある。
ある。
【図６】チャージポンプの基本動作を説明する図であ
る。
る。
【図７】同図（ａ）は、ＥＦＭ信号とＰＣＫ信号に位相
差が無い場合の波形図、同図（ｂ）はＥＦＭ信号がＰＣ
Ｋ信号より位相が進んでいる場合の波形図、同図（ｃ）
は、ＥＦＭ信号がＰＣＫ信号より位相が遅れている場合
の波形図である。
差が無い場合の波形図、同図（ｂ）はＥＦＭ信号がＰＣ
Ｋ信号より位相が進んでいる場合の波形図、同図（ｃ）
は、ＥＦＭ信号がＰＣＫ信号より位相が遅れている場合
の波形図である。
【図８】従来のＰＬＬ回路の一例を示す構成図である。
【図９】従来のＰＬＬ回路の別の一例を示す構成図であ
る。
る。
【図１０】本発明の実施の形態のＰＬＬ回路における別
の例を示す構成図である。
の例を示す構成図である。
【図１１】本発明の実施の形態のＰＬＬ回路におけるま
た別の例を示す構成図である。
た別の例を示す構成図である。
１ 記録媒体 ２ 位相比較器 ３ チャージポンプ ４ フィルター ５ ＶＣＯ ６ ジッター検出器 ７、２２、３２ 補正電流源 ８ 分周器 ９ 位相差符号判定器 １６ アップダウンカウンター １７ ラッチ回路 １８ タイマー回路 ２１ 疑似信号発生器 ２３ 基準値比較器 ３１ マイコン ４１ 定電流源（正） ４２ 定電流源（負）
Claims (5)
- 【請求項１】 制御電圧に従って出力発振周波数可変な
電圧制御発振器と、その電圧制御発振器の出力信号から
得られるクロック信号と入力信号との位相差を検出する
位相比較器と、その位相比較器で検出された位相差に応
じた電流を出力するチャージポンプ回路と、そのチャー
ジポンプ回路からの電流を電圧に変換し、その電圧を制
御電圧として前記電圧制御発振器に出力するフィルター
と、前記入力信号と前記クロック信号とからジッターを
検出するジッター検出器と、その検出されたジッターに
応じて前記チャージポンプ回路の出力電流を補正する電
流を出力する補正電流源とを備えたことを特徴とするＰ
ＬＬ回路。 - 【請求項２】 制御電圧に従って出力発振周波数可変な
電圧制御発振器と、その電圧制御発振器の出力信号から
得られるクロック信号と入力信号との位相差を検出する
位相比較器と、その位相比較器で検出された位相差に応
じた電流を出力するチャージポンプ回路と、そのチャー
ジポンプ回路からの電流を電圧に変換し、その電圧を制
御電圧として前記電圧制御発振器に出力するフィルター
と、前記入力信号と前記クロック信号とからジッターを
検出するジッター検出器と、その検出されたジッターに
応じて前記チャージポンプ回路の出力電流を補正するこ
とを特徴とするＰＬＬ回路。 - 【請求項３】 制御電圧に従って出力発振周波数可変な
電圧制御発振器と、その電圧制御発振器の出力信号から
得られるクロック信号と入力信号との位相差を検出する
位相比較器と、その位相比較器で検出された位相差に応
じた電流を出力するチャージポンプ回路と、そのチャー
ジポンプ回路からの電流を電圧に変換し、その電圧を制
御電圧として前記電圧制御発振器に出力するフィルター
と、前記入力信号と前記クロック信号とからジッターを
検出するジッター検出器と、その検出されたジッターに
応じて前記位相比較器にオフセットを加えることを特徴
とするＰＬＬ回路。 - 【請求項４】 前記ジッター検出器は、前記入力信号の
エッジに対して、前記クロック信号のエッジの位相が進
んでいるか遅れているかを判定する位相差符号判定器
と、その位相差符号判定器の出力を所定時間毎に積算す
るアップダウンカウンタと、そのアップダウンカウンタ
の出力を前記所定時間毎に保持する頻度差保持手段とを
有するものであって、前記入力信号が前記クロック信号
に対して進んでいるエッジの頻度と遅れているエッジの
頻度との頻度差により前記ジッターを検出することを特
徴とする請求項１、２、又３に記載のＰＬＬ回路。 - 【請求項５】 前記ジッター検出器は、前記入力信号
のエッジに対して、前記クロック信号のエッジの位相が
進んでいるか遅れているかを判定する位相差符号判定器
と、その位相差符号判定器の出力を前記入力信号のエッ
ジの所定数毎に積算するアップダウンカウンタと、その
アップダウンカウンタの出力を前記所定数毎に保持する
頻度差保持手段とを有するものであって、前記入力信号
が前記クロック信号に対して進んでいるエッジの頻度と
遅れているエッジの頻度との頻度差により前記ジッター
を検出することを特徴とする請求項１、２、又は３に記
載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359376A JPH11191270A (ja) | 1997-12-26 | 1997-12-26 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359376A JPH11191270A (ja) | 1997-12-26 | 1997-12-26 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191270A true JPH11191270A (ja) | 1999-07-13 |
Family
ID=18464193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9359376A Pending JPH11191270A (ja) | 1997-12-26 | 1997-12-26 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11191270A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079787A (ja) * | 2004-09-13 | 2006-03-23 | Sony Corp | 信号処理装置及び信号再生装置 |
| US7496008B2 (en) | 2003-07-28 | 2009-02-24 | Samsung Electronics Co., Ltd. | Apparatus for removing offset of phase locked loop circuit and method thereof |
| JP2017059882A (ja) * | 2015-09-14 | 2017-03-23 | 株式会社東芝 | 雑音除去機能を有する機器 |
| CN110011661A (zh) * | 2017-12-27 | 2019-07-12 | 拉碧斯半导体株式会社 | 半导体装置和测试方法 |
-
1997
- 1997-12-26 JP JP9359376A patent/JPH11191270A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7496008B2 (en) | 2003-07-28 | 2009-02-24 | Samsung Electronics Co., Ltd. | Apparatus for removing offset of phase locked loop circuit and method thereof |
| JP2006079787A (ja) * | 2004-09-13 | 2006-03-23 | Sony Corp | 信号処理装置及び信号再生装置 |
| JP2017059882A (ja) * | 2015-09-14 | 2017-03-23 | 株式会社東芝 | 雑音除去機能を有する機器 |
| CN110011661A (zh) * | 2017-12-27 | 2019-07-12 | 拉碧斯半导体株式会社 | 半导体装置和测试方法 |
| CN110011661B (zh) * | 2017-12-27 | 2023-11-28 | 拉碧斯半导体株式会社 | 半导体装置和测试方法 |
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