JP3960271B2 - 位相誤差判定方法、デジタルｐｌｌ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばディスクドライブ装置などの再生装置に搭載される、デジタルＰＬＬ装置、及びそのデジタルＰＬＬ装置で用いるＮ相クロックの位相誤差判定方法に関するものである。
【０００２】
【従来の技術】
【特許文献１】
特開平１１−３４１３０６
【特許文献２】
特開平９−２４７１３７
例えば上記特許文献１，２などに開示されているように、ディスクドライブ装置などのデータ記録再生装置において、デジタルＰＬＬシステムが用いられている。そして例えばディスク等から読み出された再生情報（再生ＲＦ信号）については、ＰＬＬ回路により再生情報に同期したクロックを生成し、そのクロックを用いて再生情報としてのデータを抽出することが行われている。
【０００３】
例えばＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などに対応するディスク再生装置における、デジタルＰＬＬを用いたデータ抽出系のシステム構成例を図８４に示す。
この図８４のデジタルＰＬＬシステムは、ディスク再生装置の光学ヘッドで検出された反射光に基づいて生成された再生ＲＦ信号が入力され、その再生ＲＦ信号から、再生情報となるランレングスデータを得る回路である。
【０００４】
ＲＦ信号は、アシンメトリ補正回路６１に入力され、２値化される。アシンメトリ補正回路６１で２値化されたＲＦ信号は、マスターＰＬＬ制御回路６５に供給される。マスターＰＬＬ制御回路６５は、２値化されたＲＦ信号を用いてＲＦ信号の１Ｔの周波数と同じリファレンスクロック（リファレンスクロック）を生成し、ＶＣＯ制御回路６６に出力する。
ＶＣＯ制御回路６６ではリファレンスクロックと、ＶＣＯ６７の発振周波数が同じになるようにＶＣＯ６７をコントロールする。この制御下においてＶＣＯ６７からは発振出力としてクロック（説明上、高周波クロックという）が出力される。
【０００５】
周波数制御回路６８には、２値化されたＲＦ信号と、ＶＣＯ６７からの高周波クロックが供給される。この周波数制御回路６８では、２値化したＲＦ信号を高周波クロックを用いてサンプリングを行い、ＲＦ信号の周波数とＶＣＯ６７の発振周波数のずれを検出する。
位相制御及びランレングス確定回路６２には、２値化されたＲＦ信号と、ＶＣＯ６７からの高周波クロックと、周波数制御回路６８からの周波数ズレの信号が供給される。この位相制御及びランレングス確定回路６２では、周波数制御回路からの周波数ずれの信号と２値化されたＲＦ信号より、ＲＦ信号に同期したチャンネルクロックを生成し、そのチャンネルクロックを用いてＲＦ信号からランレングスデータを抽出する。また位相エラーを出力する。
抽出されたランレングスデータ及び位相エラーは、ランレングス補正回路（以下、ＲＬＬ回路ともいう）６３に供給される。このＲＬＬ回路６３は、ランレングスデータとそのときの位相エラーより、ランレングスデータに補正をかける。補正されたランレングスデータは、図示しない後段のデコード回路系に供給され、データでコード処理に供されるものとなる。
また位相エラーはジッターメータ６４にも供給され、ジッターメータ６４では位相エラーを用いてジッター値を計測する。
また位相制御及びランレングス確定回路６２からのランレングスデータは、マスターＰＬＬ制御回路６５にも供給される。
【０００６】
【発明が解決しようとする課題】
例えばこのような従来のデジタルＰＬＬシステムでは、以下のような各種の問題点がある。
【０００７】
＜アシンメトリ補正回路６１の問題点＞
２値化を行うアシンメトリ補正回路６１では、アナログ信号であるＲＦ信号をスライスする信号が適正なレベルを保持することが重要になる。しかし、実際上は、信号源の素性やシステムの性能、伝送系のノイズ等の要因、さらにはディスクメディアなど有形の記録媒体から読み出す場合におけるメディアの傷や汚れ、或いは振動などの物理的な要因によって、本来あるべき信号に対して外乱が加わり、正常なスライスレベルを維持できないことがある。
【０００８】
従来では、ＲＦ信号のアシンメトリ補正を行うにあたって、入力信号（ＲＦ信号）に対して、それ自身の平均値をフィードバックしてスライスレベルとする系をアナログ回路によって実現していた。例えば図８５に示すようにＲＦ信号はコンデンサＣ、抵抗Ｒ１，Ｒ２を介してコンパレータ７１に入力される。コンパレータ７１は、アンプ７３からのスライスレベルで比較処理を行い、２値化されたＲＦ信号を出力する。この２値化されたＲＦ信号は、ローパスフィルタ７２で平均化され、アンプ７３を介してスライスレベルとしてコンパレータ７１に入力されるものである。
このような方式によれば、入力信号（ＲＦ信号）の品質が良い場合には問題がないが、外乱等の理由によって入力信号のレベルがずれてしまった場合に、たいていの場合はその外乱の素性が既知のものではないので、当該アナログ回路が信号のずれに即座に対応して適正な補正をかけることは困難であった。
また、同一の系において信号の速度が広範囲にわたることもあり、これはすなわち同一の種類の外乱であっても、信号の速度に応じて回路の応答速度も制御できなくてはならないことを示す。実際問題として、アナログ回路によってこのような外乱に対応するような系を構成することは非常に困難であり、多種のアシンメトリずれに対して有効な対策はとられていなかった。
【０００９】
＜ＶＣＯ６７とＶＣＯ制御回路６６の問題点＞
従来のＶＣＯ（電圧制御発振器）はコントロール端子が1つである。この場合の電圧に対する発振周波数の変化を図８６に示す。横軸はコントロール電圧、縦軸が発振周波数を示す。ＶＣＯでは、この図８６のようにコントロール電圧がVDDとVSSの電圧間ですべての周波数を発振させなければならないが、この場合、電圧変化に対し周波数変化が非常に大きくなってしまう。電圧変化に対する周波数変化は図８６のΔｆ１／ΔＶで表される。
電圧変化に対し周波数変化が非常に大きいということは、例えばノイズによりコントロール電圧が少しでも変化してしまうと周波数が大きく変化してしまうこととなり、これは回路のプレヤビリティ（性能）に大きな影響を与えるものとなる。
一方、コントロール電圧に対するローパスフィルタの時定数を大きくすることでコントロール電圧の細かな変動を抑え、ノイズの影響を受けにくくすることはできるが、そのようにすると追従性は落ちてしまう。
【００１０】
ＰＬＬを低ジッタでロックさせるには、ＶＣＯのコントロール電圧の変化に対し、発振周波数変化を緩やかにする必要がある。
そのためには、各帯域に最適なＶＣＯをそれぞれ用意し、切り替えて使用するという方法も考えられる。例えば図８７はＶＣＯ-A、ＶＣＯ-B、ＶＣＯ-C、ＶＣＯ-Dの４つのＶＣＯを用いた場合を示している。
図８７の(a)(b)(c)(d)は、それぞれＶＣＯ-A、ＶＣＯ-B 、ＶＣＯ-C、ＶＣＯ-Dの周波数特性である。横軸がコントロール電圧、縦軸が発振周波数を表す。
図からわかるように、電圧変化に対する周波数変化(図８７のΔｆ２／ΔＶ)は、図８６の場合（Δｆ１／ΔＶ）に比べて小さくなっている。
しかしながら、このように複数のＶＣＯを用いる方法では、ディスクメディア等の再生速度を変えるたびにＶＣＯも切替えなければならずにシームレスにに追従することができない。
例えば図８７の場合、発振周波数を100MHzから200MHzに変化させる時は図中の(e)地点から(f)地点へ変化しなければならないのでＶＣＯ-AからＶＣＯ-Cへと切り替えなければならず、追従性が損なわれる。
【００１１】
また図８４の従来回路では、周波数制御回路６８や位相制御及びランレングス確定回路６２において、ＶＣＯ６７で得られた高周波クロックを用いてＲＦ信号の長さを計測している。このためにＶＣＯ６７の発振周波数に揺らぎがあるとＲＦ信号の長さを正しく計測できなくなりプレヤビリティに大きな影響を与える。ＶＣＯ６７は上記図８６のように電圧変化に対して発振周波数の変化はリニア(Δｆ１／ΔＶが一定)であることが望ましい。しかし実際のＶＣＯは回路構成やプロセスのばらつきにより、図８８の如く電圧変化に対する発振周波数の変化はリニアではない。そのため図８８におけるΔｆ３／ΔＶのように傾きが小さい部分と、Δｆ４／ΔＶのように傾きが大きい部分が存在してしまう。
Δｆ４／ΔＶのように傾きが大きい場合はコントロール電圧にノイズが乗ると発振周波数が大きく揺らいでしまう。
従来はこのようなＶＣＯの周波数特性がリニアでないことについて、デジタル回路での対策は採られていなかった。
【００１２】
＜周波数制御回路６８の問題点＞
ＶＣＯ６７の発振周波数はＲＦ信号の１Ｔの周波数（ＣＤでは4.3218MHz×ｎn倍速、ＤＶＤでは26.16MHz×n倍速)と一致するように、マスターＰＬＬ制御回路６５及びＶＣＯ制御回路６６でコントロールしている。
しかし、ディスクを動かし始めた瞬間や偏芯ディスクの場合は一時的に、ＲＦ信号とＶＣＯ６７の発振周波数との間に周波数ずれが発生してしまう。このような周波数ずれには２つの種類がある。
１つはディスクを回し始めた時や長いトラックジャンプによりディスクの再生速度が大きく変化した場合である。この場合はＲＦ信号とＶＣＯの周波数が全く一致していない状態(アンロック状態)からＲＦ信号の周波数とＶＣＯの周波数を一致(ロック状態)させなければならない。
もう1つの周波数ずれはディスクの偏芯やディスクを回転させるスピンドルモータの揺らぎによるものである。ディスクの偏芯ではＲＦ信号とＶＣＯの周波数が一致している状態から、ＲＦ信号の周波数が徐々に変化することにより周波数ずれが発生する。スピンドル回転の揺らぎはモータ制御のワウ・フラッタがＲＦ信号の長さに影響し周波数ずれが発生する。
これらの周波数ずれに対しては、ＰＬＬ系に広いキャプチャレンジとロックレンジを持たせる事により高い追従性を確保することができる。
【００１３】
そして上記のような周波数ずれが発生した場合には、なんらかの方法で周波数ずれを検出しなければならない。従来は２値化したＲＦ信号を高周波クロックで計測したパルス長データのみを用いて周波数ずれを検出していた。
しかし、例えばパルス長データが１０．５Ｔの場合、１０Ｔが長く計測されたのか、１１Ｔが短く計測されたのか判断ができない。そのためにどちらとも取れるパルス長データを不感帯にしなければならない。
図８９は、同じ周波数ずれ時の、パルス長データの違いによる影響の大きさを示す。図８９（ａ）ではパルス長データが５．２５Ｔと計測されているので、５Ｔが長くなったと判断できる。ところが、図８９（ｂ）ではパルス長データが１０．５Ｔと計測されているので、このパルス長データのみからでは１０Ｔが長く計測されているのか、１１Ｔが短く計測されているのか判断できない。
この図８９に示すように、周波数ずれは長いパルス長データに大きな影響を及ぼすので、長いパルス長データほど不感帯を大きく持たなければならない。
しかし、不感帯を増やしてしまうと周波数ずれを認識できるパルス長データの数が少なくなってしまうために、周波数ずれの認識のスピードが遅くなってしまう。
また検出できる周波数ずれの範囲を大きくするためには、周波数ずれの影響を受けても正しく認識できる短いパルス長データを用いなければならない。ＲＦ信号は図９０に示すように、ある程度の傾きを有したアナログ信号であり、パルス長データによってその振幅も違ってくる。短いパルス長データはＲＦ信号の振幅が小さいためにジッタ等の外乱の影響を受けやすいので信頼性が低い。このため算出される周波数ずれも信頼性が低くなってしまう。
【００１４】
＜位相制御及びランレングス確定回路の問題点＞
従来技術で再生する場合、２値化したＲＦ信号に同期するチャンネルクロックをデジタルＰＬＬで生成する。この２値化したＲＦ信号とチャンネルクロックを図１９（ａ）（ｂ）に示す。デジタルＰＬＬは、ＲＦ信号とチャンネルクロックの位相と周波数を合わせるために、高周波クロック（Hif）の逆エッジも使いながら、高周波クロックの７．５分周、８．０分周、８．５分周して、図２０のように位相を進ませたり遅らせたりさせてチャンネルクロックを生成していた。
例えばＤＶＤを１倍速で再生する時のデジタルＰＬＬの動作周波数は、ＤＶＤの１倍速に必要なチャンネルクロック26.16MHz の８倍の周波数である209.28MHzが必要とされる。そしてＤＶＤを２０倍速で再生する時のデジタルＰＬＬの動作周波数は、209.28MHzを２０倍した周波数である4.185GHzが必要となってしまう。これに対して現行のＣＭＯＳプロセスで４GHz以上の周波数を実現することは難しく、可能であっても高速動作するために消費電力が上がったり、ＬＳＩの寿命を短くしてしまったり、スペックを満たさないＬＳＩができ歩留まりを落としたりする。
また、従来の方法を用いてプレヤビリティを上げる方法として、チャンネルクロックの分解能を上げることが考えられる。しかし、この方法ではさらに高周波クロックが高い周波数になってしまうため高速再生時では不可能である。
【００１５】
＜ＲＬＬ回路６３の問題点＞
ＣＤやＤＶＤを再生する際、ノイズやディスクの傷、さらにはディスクそのものが粗雑なつくりである等の要因によって、本来ありえないランレングスデータが読み込まれることがある。
従来のＲＬＬ回路６３では、反転間隔が３Ｔ〜１１Ｔの範囲であるべきデータに対して、最小反転間隔である３Ｔ未満の補正しか行っておらず、補正の際にはその前後のランレングスデータの大小か、もしくは位相エラーの大小によって補正方法を決めていた。これは、３Ｔ未満のランレングスデータを単純な法則にしたがって削除もしくはランレングスデータの拡張（例えば２Ｔはあり得ないはずのため、２Ｔを最小反転間隔である３Ｔに拡張する）を行っていただけであり、実際にランレングスデータがどのように壊れているかという検証に基づいたものではない。
また、フォーマット違反したランレングスデータが連続した場合の補正についてはまったく考慮されていない。そのため、補正の信頼性は低いといえる。
さらに１１Ｔを超えるランレングスデータの補正は行っていないので、これに対する効果は皆無だった。
またシンクパターンについては何も考慮されておらず、補正により偽シンクを生成してしまう場合があり、プレヤビリティを下げてしまう事があった。
【００１６】
＜ジッターメータ６４の問題点＞
従来回路のジッターメータ６４で生成していたジッタ値は、高周波クロックによって計測された位相エラーを、その値の有無、すなわち０かそうでないかを積算することで得てきた。これは、ディスクの再生速度が低い場合でも動作周波数が高いゆえにバイナリ値の積算が困難なためである。従来のジッターメータ６４は、ＣＤの８倍速又はＤＶＤの１．６倍速以上でのジッタ計測が不可能であった。
また、位相エラーとして得られたものをそのまま使用してはおらず、エラーの有無という単純な信号に置き換えてしまっているため、市販の計測器でのジッタ値とジッターメータ６４の出力するデータには相関を得られる事ができなかった。
【００１７】
以上のように従来のデジタルＰＬＬ装置に関する問題が指摘できる。そしてこのような問題を解消できるデジタルＰＬＬ装置の実現が望まれ、さらには、そのデジタルＰＬＬ装置において適切な動作を実施させるためのテスト技術が望まれるものとなる。
【００１８】
【課題を解決するための手段】
そこで本発明は、ディスク再生装置等に搭載するデジタルＰＬＬ装置を新規なアルゴリズムで実現し、高速再生や高いプレヤビリティを達成することを目的とするとともに、そのデジタルＰＬＬ装置に対する適切なテスト方式を提案することを目的とする。
【００１９】
本発明の位相誤差判定方法は、入力信号とランレングスデータの周波数に基づくリファレンスクロックを生成し、該リファレンスクロックを用いてＮ相クロックを生成するクロック生成手段と、上記２値化された再生信号のパルス長を上記Ｎ相クロックを用いて計測し、パルス長データを出力するパルス長計測手段と、上記パルス長データを仮想チャンネルクロックでカウントすることで、ランレングスデータを抽出するランレングスデータ抽出手段とを備えたデジタルＰＬＬ装置における、上記Ｎ相クロックの位相誤差判定方法である。そして上記入力信号として上記Ｎ相クロックと非同期の信号を入力し、上記Ｎ相クロックの各クロックの間の期間における上記非同期の信号の変化点の数を検出し、上記変化点の数の検出結果から上記Ｎ相クロックの位相誤差を判定する。
【００２０】
また本発明の位相誤差判定方法は、同じく上記デジタルＰＬＬ装置における、上記Ｎ相クロックの位相誤差判定方法であり、上記入力信号として上記Ｎ相のクロックと同期した信号を入力し、上記同期した信号の変化点のタイミングと、上記Ｎ相クロックの各クロックとのタイミング関係を検出し、上記タイミング関係の検出結果から上記Ｎ相クロックの位相誤差を判定する。
またこの場合、上記同期した信号は、上記Ｎ相クロックから選択した１つのクロックを分周して生成するとともに、上記選択するクロックを順次変更しながら、上記同期した信号の変化点の位置と、上記Ｎ相クロックの各クロックとの位置関係を検出する。
【００２１】
本発明のデジタルＰＬＬ装置は、入力信号とランレングスデータの周波数に基づくリファレンスクロックを生成し、該リファレンスクロックを用いてＮ相クロックを生成するクロック生成手段と、上記２値化された再生信号のパルス長を上記Ｎ相クロックを用いて計測し、パルス長データを出力するパルス長計測手段と、上記パルス長データを仮想チャンネルクロックでカウントすることで、ランレングスデータを抽出するランレングスデータ抽出手段と、上記入力信号として、上記Ｎ相クロックと非同期の信号と上記Ｎ相クロックと同期した信号を選択する入力選択手段と、上記入力選択手段で選択された入力信号の変化点を、上記Ｎ相クロックの各クロックとの関係において検出する変化点検出手段とを備える。
この場合、上記変化点検出手段は、上記Ｎ相クロックの各クロックの間の期間における上記非同期の信号の変化点の数を検出する。
また上記変化点検出手段は、上記同期した信号の変化点のタイミングと、上記Ｎ相クロックの各クロックとのタイミング関係を検出する。
さらに、デジタルＰＬＬ装置は、上記Ｎ相クロックから１つのクロックを選択するクロック選択手段と、上記クロック選択手段で選択されたクロックを分周して、上記同期した信号を生成する同期信号生成手段とを備える。
【００２２】
このような本発明のデジタルＰＬＬ装置においては、２値化した入力信号（再生信号）を高周波クロックで計測することは行わずに、例えば再生信号の１Ｔと同周波数のＮ相クロック（例えば１６相クロック）を用いて、パルス長データを生成する。換言すればＰＬＬ処理で高周波クロックを生成することを不要とする。
ここで数値としてあらわれるパルス長データについては、実際のクロックではない仮想チャンネルクロックによるカウントを行うことで、ランレングスデータを抽出する。即ち、従来のＰＬＬでは、再生信号に同期したチャンネルクロックを生成し、再生信号のＴの長さを判断していたことに対して、本発明では、再生信号のパルス長データから何Ｔかを判断するだけである。
さらに、Ｎ相クロックを用いることで、内部の動作周波数を抑えながらディスクの低倍速再生から高倍速再生（例えばＣＤの0.5〜48倍速、ＤＶＤの0.5〜16倍速）をシームレスに追従可能にする。
そして、このような構成のデジタルＰＬＬ装置では、Ｎ相クロックの各クロックの位相差が一定に保たれ、位相誤差が無いことが、そのプレヤビリティの向上のために要求される。そこで上記入力信号として上記Ｎ相クロックと非同期の信号を入力し、上記Ｎ相クロックの各クロックの間の期間における上記非同期の信号の変化点の数を検出する。この場合、位相誤差がなければ、各クロック間の変化点の数は、平均的に見て一定であるはずである。従って各クロックの間の期間における非同期の信号の変化点の数を観測していけば、Ｎ相クロックの定常的な位相誤差を判定できる。
また、上記入力信号として上記Ｎ相のクロックと同期した信号を入力し、上記同期した信号の変化点のタイミングと、上記Ｎ相クロックの各クロックとのタイミング関係を検出する。ジッタによるクロックの揺らぎがなければ、同期した信号の変化点のタイミングとＮ相の各クロックのタイミング関係は固定的である。従ってそのタイミング関係を観測すればジッタによるクロック位相の揺らぎを判別できる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態として、デジタルＰＬＬシステムを詳細に説明し、その後、デジタルＰＬＬシステムにおける１６相クロックの位相誤差判定について述べる。説明は次の順序で行う。
１．デジタルＰＬＬシステムの全体構成
２．パルス長計測回路
３．周波数制御回路
４．デジタルアシンメトリ補正回路
５．クロック位相制御及びランレングス生成回路
６．ＲＬＬ回路
７．２端子制御ＶＣＯ
８．ジッターメータ
９．本例のデジタルＰＬＬによる効果
１０．１６相ＶＣＯの位相誤差判定
【００２４】
１．デジタルＰＬＬシステムの全体構成
図１により、実施の形態のデジタルＰＬＬシステムの全体構成を説明する。
このデジタルＰＬＬシステム（デジタルＰＬＬ装置）は、例えばＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などに対応するディスク再生装置に搭載される。そしてこの図１のデジタルＰＬＬシステムには、ディスク再生装置の光学ヘッドで検出された反射光に基づいて生成された再生ＲＦ信号が入力され、その再生ＲＦ信号から、再生情報となるランレングスデータを得る動作が行われる。
【００２５】
図１に示すように、当該デジタルＰＬＬシステムには、アシンメトリ補正回路１、パルス長計測回路２、周波数制御回路３、デジタルアシンメトリ補正回路４、クロックの位相制御とランレングスデータの抽出回路(以下、位相制御／データ抽出回路)５、ランレングス補正回路(以下、ＲＬＬ回路)６、１６相２端子ＶＣＯ１０、マスターＰＬＬ制御回路８、２端子ＶＣＯ制御回路９、ジッターメータ７、セレクタ９１、ＶＣＯテスト用カウント回路９２、クロック選択回路９３、１／６分周器９４、制御／計測値出力回路９５が設けられる。
【００２６】
なお、９０番代の符号を付したセレクタ９１、ＶＣＯテスト用カウント回路９２、クロック選択回路９３、１／６分周器９４、制御／計測値出力回路９５は、１６相クロックの位相誤差判定のための構成であり、これらについては後の位相誤差判定の説明の際に述べ、以下のデジタルＰＬＬシステムの構成及び動作説明では、これらを一旦無視する。また、通常のＰＬＬ動作の場合は、セレクタ９１はアシンメトリ補正回路１からの入力を選択している。
【００２７】
ディスク再生装置の光学ピックアップやマトリクス演算回路を介して供給される再生ＲＦ信号は、アシンメトリ補正回路１に入力され、このアシンメトリ補正回路１により２値化される。
２値化されたＲＦ信号は、パルス長計測回路２に入力される。パルス長計測回路２には、１６相２端子ＶＣＯ１０から１６本のクロックが供給されており、この１６本のクロックを用いて内部の計測回路で、ＲＦ信号のパルス長を計測し、その計測結果のパルス長データを周波数制御回路３に出力する。
【００２８】
パルス長計測回路２で測定したパルス長データは、ＲＦ信号の１Ｔの周波数と１６相２端子ＶＣＯ１０からの１６相のクロックとの周波数ずれにより、実際のＲＦ信号に比べて短く計測されたり長く計測されたりする。
そこで周波数制御回路３は、パルス長データより周波数ずれを検出し、パルス長データに補正を行って、デジタルアシンメトリ補正回路４に出力する。
デジタルアシンメトリ補正回路４は、パルス長データからアシンメトリずれを検出し、パルス長データに補正を行い、位相制御／データ抽出回路５に出力する。
【００２９】
位相制御／データ抽出回路５では、仮想チャンネルクロックを生成し、パルス長データを仮想チャンネルクロックでカウントし、その値をランレングスデータとする。また位相エラーを抽出する。
このランレングスデータと位相エラーはＲＬＬ回路６に出力される。
ＲＬＬ回路６では、位相制御／データ抽出回路５で抽出したランレングスデータと位相エラーからフォーマット違反したランレングスデータに補正を行う。
また、ジッターメータ７には位相エラーが供給され、ジッターメータ７では位相エラーを元にＲＦ信号のジッター計測を行う。
【００３０】
１６相２端子ＶＣＯ１０は、マスターＰＬＬ制御回路８と２端子ＶＣＯ制御回路９の２つにより制御される。
マスターＰＬＬ制御回路８には、２値化されたＲＦ信号と、位相制御／データ抽出回路５からのランレングスデータが入力されており、マスターＰＬＬ制御回路８は、このＲＦ信号及びランレングスデータよりリファレンスクロックを生成する。
リファレンスクロックの発振周波数はＲＦ信号の１Ｔの周波数(ＣＤでは4.3218MHz×ｎ倍速、ＤＶＤでは26.16MHz×ｎ倍速)と一致もしくは逓倍した値である。このリファレンスクロック用いて２端子ＶＣＯ制御回路９で、リファレンスクロックと１６相２端子ＶＣＯ１０の周波数が同じになるように制御する。つまりＶＣＯの発振周波数とＲＦ信号の周波数が同じ、もしくは逓倍になるように制御している。本例では後述する“nTap Mode”以外は、これら２つの周波数が等しいことを前提に説明を進める。
【００３１】
このような構成のデジタルＰＬＬシステムにおいては、２端子制御の１６相ＶＣＯ１０と新規アルゴリズムを用いる回路により、内部の動作周波数を抑えながらディスクの低倍速再生から高倍速再生（例えばＣＤの0.5〜48倍速、ＤＶＤの0.5〜16倍速）をシームレスに追従可能にするＰＬＬを実現するものである。
特に従来のＰＬＬでは、ＲＦ信号に同期したチャンネルクロックを生成しＲＦ信号のＴの長さを判断するのに対して、本例でいう新規なアルゴリズムでは、ＲＦ信号のパルス長データから何Ｔかを判断するだけである。つまりＴ長を、高周波のクロックで計測するということは行わず、換言すればＴ長計測のための高周波のクロックを生成することはしない。具体的には例えばそれぞれが１Ｔ相当の周波数の１６相クロックを用いるようにする。
また、パルス長データをデジタルデータとして処理することにより優れたプレヤビリティや精度の高いジッターメータを実現するものである。
以下、このような動作を実現するための構成要素となる、パルス長計測回路２、周波数制御回路３、デジタルアシンメトリ補正回路４、位相制御／データ抽出回路５、ＲＬＬ回路６、１６相２端子ＶＣＯ１０と２端子ＶＣＯ制御回路９、ジッターメータ７について、順次詳細に説明していく。
【００３２】
２．パルス長計測回路
パルス長計測回路２は、デジタルＰＬＬを用いつつ低い動作周波数でＲＦ信号のパルス長データを計測する回路である。
パルス長計測回路２は、ＲＦ信号を１Ｔ当たりＴ／１６の精度で１６回サンプ
リングし、それを一区切りとして繰り返す事によりパルス長データを計測する。
従来のアルゴリズムで同じ精度を実現するには、１Ｔ当たり１６回トグルするクロックを使ってサンプリングしなくてはならなく、クロック自体が高周波数になってしまう。そこで以下で説明する方式を用いることにより、低い動作周波数でＲＦ信号のパルス長データを計測することを可能にする。
【００３３】
図２にパルス長計測回路２の回路構成の概略を示す。
パルス長計測回路２は、１６相レジスタ回路２１，総和計算回路２２，エッジ検出回路２４，カウンタ回路２５，端数長レジスタ回路２６，パルス長計算回路２３によって構成される。
【００３４】
アシンメトリ補正回路１から、このパルス長計測回路２に供給される２値化されたＲＦ信号は、ディスクの記録トラックのLand（ランド）とPit（ピット）の極性を表しており、今回は“0”がPit、“1”がLandとして説明する。既に公知のようにディスクにはピット列によりデータが記録されるが、ここでいうLandとは、トラック線方向においてピットとピットの間の領域（ピットが形成されていない部分）のことをいう。
【００３５】
図２に示す１６相レジスタ回路２１には、２値化されたＲＦ信号が供給される。また１６相レジスタ回路２１には、１６相２端子ＶＣＯ１０からの１６相クロックも供給される。上述したように１６相２端子ＶＣＯ１０は、マスターＰＬＬ制御回路８と２端子ＶＣＯ制御回路９によって、ＲＦ信号の周波数とＶＣＯの周波数が一致するように制御されている。
１６相２端子ＶＣＯ１０から出力される１６本のクロック(１６相クロック)は図４にＣＬＫ１〜ＣＬＫ１６として示すように、それぞれＶＣＯの１／１６周期の位相差をもつクロックである。
【００３６】
この１６相クロックが入力される１６相レジスタ回路２１は図５のように構成されている。即ち１段目のレジスタＸ１〜Ｘ１６，２段目のレジスタＹ１〜Ｙ１６、３段目のレジスタＺ１〜Ｚ１６を備える。１６相クロックＣＬＫ１〜ＣＬＫ１６は、それぞれレジスタＸ１〜Ｘ１６のクロック端子に入力される。
従って２値化されたＲＦ信号は、１６相クロックＣＬＫ１〜ＣＬＫ１６の各タイミングでレジスタＸ１〜Ｘ１６に取り込まれる。つまり２値化されたＲＦ信号をそれぞれのレジスタＸ１〜Ｘ１６でラッチする事により、１Ｔ周期分のＲＦ信号をＴ／１６の精度で１６回サンプリングするものとなる。
【００３７】
レジスタＹ１〜Ｙ８のクロック端子にはクロックＣＬＫ１が入力される。レジスタＹ９〜Ｙ１６のクロック端子にはクロックＣＬＫ９が入力される。
さらにレジスタＺ１〜Ｚ１６のクロック端子にはクロックＣＬＫ１が入力される。このようなクロック入力に基づいてレジスタＹ１〜Ｙ１６、レジスタＺ１〜Ｚ１６は、それぞれラッチを行う。
これによって、初段の１６個のレジスタＸ１〜Ｘ１６でサンプリングされたＲＦ信号は、最終的に１６相クロックのうちの１相のクロックＣＬＫ１（以後の説明ではMSCKとも呼ぶ）を使ってラッチされ、クロックMSCKと同期して、データＲＦ１〜ＲＦ１６として出力される。このクロックMSCKは、本システムのクロックとして使われる。
【００３８】
１６相レジスタ回路２１から出力されるＲＦ信号（ＲＦ１〜ＲＦ１６）は総和計算回路２２に入力される。
総和計算回路２２について、図３を参照しながら、入力されたＲＦ信号（ＲＦ１〜ＲＦ１６）の１Ｔ周期（以下、MSCK周期と呼ぶ）のステータスを求めるプロセスを説明する。
１６相レジスタ回路２１でサンプリングされた ＲＦ信号（ＲＦ１〜ＲＦ１６） が、総和計算回路２２に入力されると、総和計算回路２２は、図３（ｊ）のMSCK周期毎に１６サンプリングされたＲＦ信号（ＲＦ１〜ＲＦ１６）の”１”の数を総和して図３（ｄ）に示す値として出力する。
図３（ａ）は２値化したＲＦ信号であり、これが１６相レジスタ回路２１において図２（ｂ）の１６相クロックでサンプリングされる。また上記のように図３（ｃ）のクロックMSCKが出力される。
そして総和計算回路２２では、MSCK周期毎にＲＦ１〜ＲＦ１６の”１”の数を総和するため、例えば図示する場合のMSCK周期Ａにおいては、総数＝０となる。つまり２値化したＲＦ信号が「Ｌ」レベルの期間内であり、１６サンプリングしたＲＦ１〜ＲＦ１６が全て「０」であるためである。また、MSCK周期Ｂにおいては、総数＝９とされている。つまり２値化したＲＦ信号が「Ｌ」〜「Ｈ」に移行する期間であり、これは１６サンプリングしたうちで後半のＲＦ８〜ＲＦ１６が「１」となった場合の例である。
【００３９】
この図３（ｄ）のように、１６サンプリングされたＲＦ信号（ＲＦ１〜ＲＦ１６）の”１”の総和の値が出力される事により、MSCK周期あたり（０Ｔ／１６）〜（１６Ｔ／１６）の範囲でのLand成分がわかる。
図２の構成のパルス長計測回路２では、この数値をMSCK周期毎に処理することによりパルス長を計算するものとなる。
図３（ｅ）には、図３（ｄ）の数値から判別されるステータスを示す。
例えば図３のMSCK周期Ｃの時、図３（ｄ）のＲＦ信号の”1”の総和が16T／16であるから、そのMSCK周期Ｃは1.0Ｔ分のLandであり、このMSCK周期のＲＦ信号のステータスを“LAND”とする
またMSCK周期Aの時、図３（ｄ）のＲＦ信号の”1”の総和が0T／16であるから、そのMSCK周期Ａは1.0T分のPitであり、ＲＦ信号のステータスを“PIT”とする。
また、MSCK周期ＢやＦの時のように、図３（ｄ）の値が1T／16〜15T／16であれば、LandとPitの成分があり、その場合はPitとLandが隣接する部分のエッジが存在することを示す。このＲＦ信号のステータスは“EDGE“とする。
【００４０】
総和計算回路２２からは上記図３（ｄ）（ｅ）のデータ、即ちＲＦ信号の”1”の総和とステータスの情報が出力され、これらがエッジ検出回路２４、カウンタ回路２５、端数長レジスタ回路２６に供給される。
【００４１】
エッジ検出回路２４について説明する。LandとPitのパルス長データの計測は、ＲＦ信号のエッジから次のエッジの長さを計測することで可能である。そのため、パルス長計測回路２では、ＲＦ信号からLandとPitのエッジを検出する必要性があり、その検出をパルス長計測回路２内のエッジ検出回路２４で行っている。
エッジ検出回路２４においては、エッジを、ＲＦ信号のステータスの変移によって検出している。
上記図３（ｅ）のＲＦ信号のステータスが“LAND” →“PIT”、“PIT” →“LAND”、“LAND” →“EDGE” →“PIT”や“PIT” →“EDGE” →“LAND”のように変移した時、エッジ検出回路はＲＦ信号のエッジがあったと判断する。
例えばＲＦ信号のステータスは、図３のMSCK周期Ａ→Ｂ→Ｃで、“PIT”→“EDGE”→“LAND”となり、明らかにMSCK周期 Ｂの時にエッジがあったと判断できる。
次にMSCK周期Ｅ→Ｆ→Ｇで、ＲＦ信号のステータスは”LAND“→”EDGE“→”PIT“となり、MSCK周期Ｆにエッジがあることが判断できる。
【００４２】
なお、ＲＦ信号にノイズがのった場合を図６に示している。図６（ａ）のようにＲＦ信号にノイズがのった場合、２値化したＲＦ信号は図６（ｂ）のようになり、ステータスは図６（ｃ）のように判定される。
この場合、図６（ｄ）のMSCK周期Ｂ→Ｃ→Ｄ→Ｅで、ＲＦ信号のステータスが“PIT” →“EDGE” →“EDGE” →“LAND”のようになるが、エッジ検出回路２４では、このようにノイズがのった場合もステータスの移行からエッジを検出できる。
【００４３】
次にカウンタ回路２５を説明する。カウンタ回路２５は、LandとPitのパルス長データを計測するために、ＲＦ信号のエッジ間において“LAND”または“PIT”が幾つあるかをカウントする。
図３（ｈ）にランドカウント値を示す。カウンタ回路２５は、エッジ検出回路２４がPitからLandのエッジがあることを検出した時に、ランドカウント値を０にセットし、その後のＲＦ信号のステータスが“LAND”の度に１を加算する動作を行う。
このため図３（ｈ）に示すように、ランドカウント値は例えばMSCK周期Ｃにおいて、エッジ検出回路２４がPitからLandのエッジがあることを検出することに応じて０にセットされる。そしてこの場合、MSCK周期のＣ，Ｄ，ＥではＲＦ信号のステータスが“LAND”であるため、その度に１が加算される。つまりLANDのエッジ部分でないパルス長データが計測されるものとなる。
そしてMSCK周期Ｆにおいて、LandからPitのエッジが検出されることで、ランドカウント値が確定される。
【００４４】
Pitについては図示していないが、同様にピットカウント値の処理を行う。
つまりカウンタ回路２５は、エッジ検出回路２４がLandからPitのエッジがあることを検出した時に、ピットカウント値を０にセットし、その後のＲＦ信号のステータスが“PIT”の度に１を加算する動作を行う。そしてPitからLandのエッジが検出されることで、ピットカウント値が確定される。
【００４５】
次に、端数長レジスタ回路２６を説明する。
例えば図３の場合、Landのパルス長データは、MSCK周期ＢとＦの“EDGE“のLand成分とその間のMSCK周期Ｃ，Ｄ，Ｅの”LAND“の和である。そのためMSCK周期ＢとＦのLand成分を保持しなくてはならない。そこで、端数長レジスタ回路２６でエッジのLand成分を保持するようにしている。
例えば図３（ｆ）に示すように、MSCK周期ＢにおけるＲＦ信号”１”の総数「９」がランドの前端側の端数として保持され、また図３（ｇ）のように、MSCK周期ＦにおけるＲＦ信号”１”の総数「８」がランドの後端側の端数として保持される。
【００４６】
なお、端数長レジスタ回路２６は、図６に示したようにＲＦ信号にノイズが乗って“EDGE”が連続した場合、その2つの“EDGE”のLand成分をＲＦ信号”１”の総数としてそれぞれ保持するものとなる。
【００４７】
また、ピットの端数についてもランドと同様に保持する。
例えば図３のMSCK周期ＢにおけるＲＦ信号”０”の総数「７」がピットの後端側の端数として保持され、またMSCK周期ＦにおけるＲＦ信号”０”の総数「８」がピットの前端側の端数として保持されることになる。
但し、ピットの端数は「１６」からランドの端数を減じた値であるため、必ずしもランド端数と別のデータとして保持しなくてもよい。
【００４８】
このようにして、エッジ検出回路２４からは、Land／Pitのエッジ検出信号が、カウンタ回路２５からはLand／Pitのカウント値が、端数長レジスタ回路２６からはLand／Pitの端数値が出力され、これらはパルス長計算回路２３に供給される。
パルス長計算回路２３は、LandとPitのパルス長データを、カウンタ回路２５の値と端数長レジスタ回路２６の値から算出する。
具体的には図３（ｉ）に示すように、Land のパルス長データを、Land端数（図３（ｆ）の「９」）、ランドカウント値（図３（ｈ）の「３」）、Land端数（図３（ｇ）の「８」）を加算することにより求める。
つまりパルス長の計算式は以下のようになる。
Land端数（前）＋ランドカウント値＋Land端数（後）＝Landのパルス長データ
そして図３の場合は、
9T/16 ＋ 3T ＋ 8T/16 ＝ 4T＋1T/16
となる。
その結果を、Landのパルス長データとして出力する。Pitについても同様に測定するものである。
【００４９】
図２の構成のパルス長計測回路２は、以上の動作により、２値化されたＲＦ信号について、Land及びPitのパルス長データを生成し、後段の周波数制御回路３に出力するものとなる。
【００５０】
ところで、このパルス長計測回路２においては、nTap Modeが設けられる。
これは、従来技術の課題として、ＶＣＯとＶＣＯ制御回路の問題点として述べた、ＶＣＯの発振周波数特性がリニアでないことへの対策とされるものである。
以下、本例におけるnTap Modeについて説明する。
【００５１】
本例のデジタルＰＬＬシステムでは、上述したようにＶＣＯの発振周波数がＲＦ信号の周波数と同じになるように制御されている。
また後に、２端子ＶＣＯ制御回路９についての説明で述べるが、１６相２端子ＶＣＯ１０のファイン側コントロール電圧(以下VCFと呼ぶ)がVDD／２になるように制御されている。そのためにＲＦ信号の周波数により、VCFに対するＶＣＯの発振周波数(Δｆ／ΔＶ)は一意的に決まる。
【００５２】
本例のデジタルＰＬＬシステムで用いているＶＣＯの周波数特性を図７に示す。横軸がVCF、左縦軸が発振周波数、右縦軸がラフ側コントロール電圧(以下VCR)を表す。この図７に示すように、VCRの値によりVCFがVDD／２の時の発振周波数の傾き(Δｆ／ΔＶ)は一定ではない。
例えば図７(a)のＶＣＯの発振周波数が50MHzの場合の傾きはΔｆ４／ΔＶとなっている。図７(b)の100MHzの発振周波数の時の傾きはΔｆ５／ΔＶとなる。この図７(a)(b)の２つの傾きを比べると、図７(b)のΔｆ５／ΔＶの方が小さくなっていることがわかる。また図７(c)、図７(d)の傾きはさらに小さくなることがわかる。
このＶＣＯではＲＦ信号の周波数が高いときにはVCFにノイズが乗ってもプレヤビリティへの影響は小さいが、周波数が低い時はVCFにノイズが乗ってしまうとプレヤビリティに影響を及ぼしてしまう。そのために周波数が低い場合にノイズによるプレヤビリティの影響を小さくしなければならない。
【００５３】
ＲＦ信号のパルス長データを計測する際は、上記で述べたように１６相２端子ＶＣＯ１０の１６相クロックでＲＦ信号をラッチすることにより計測している。nTap ModeではＶＣＯの周波数をＲＦ信号の周波数の2，4，8，16倍にして、１６相クロックのうちいくつかのクロックのみを用いてＲＦ信号をラッチすることにより、パルス長データの計測を行う。
この方法をとる事によりＶＣＯの発振周波数が高くなり、傾きΔｆ／ΔＶが小さくなるので、ノイズによる影響を抑えることが可能になる。以下に詳しい説明を行う。
【００５４】
図８，図９を用いて説明する。図８(a)はＲＦ信号とＶＣＯの周波数が同じ時のパルス長データの計測結果である。CLK1〜CLK16までの１６相クロックでサンプリングを行ってパルス長データを計測している。
この時のパルス長データは2T+14T/16である。
これを図８(b)のようにＶＣＯの発振周波数を2倍にして同じ長さのＲＦ信号のパルス長データを計測すると5T+12T/16となり、図８(a)のパルス長データに比べて２倍の長さに計測されてしまう。
そこで図９(a)のように、１６相クロックのうち奇数番目のみ(CLK1,CLK3,CLK5・・・CLK15)を用いてパルス長データを計測すると、ＲＦ信号のパルス長データは2T+14T/16となり、図８(a)と同じ長さとなる。この場合は図９(a)のCK1、CK1’、CK3、CK3’・・・CK15、CK15’の立ち上がりでＲＦ信号の１Ｔ周期分を１６サンプリングすることになる。MSCKはCLK1の1/2分周クロックを用いる。
【００５５】
このようにＶＣＯの周波数の2倍にして、パルス長データを計測するためのクロックを１つおきに使う(間引く)方法を用いて、ＲＦ信号のパルス長データを正しく計測する事が可能になる。
また図９(b)のようにＶＣＯの周波数を4倍にした場合はCLK1,CLK5,CLK9,CLK13の４つのクロックのみを用いることにより、パルス長データを正しく計測することができる。同様にＶＣＯの周波数を8倍、16倍にした時はそれぞれCLK1,CLK9のみ、CLK1のみのクロックを用いて正しく計測できる。
【００５６】
ＲＦ信号の周波数が50MHzの場合は、ＶＣＯの周波数を図７(a)の50MHz(傾きΔｆ４／ΔVが大きい)ではなく、図７(d)に示す８倍の400MHz(傾きΔｆ７／ΔＶが小さい)にすることができる。これより、コントロール電圧に対する発振周波数Δｆ/ΔＶを小さくすることができ、コントロール電圧にノイズが乗ってもプレヤビリティへの影響を少なく抑えることができる。
【００５７】
また、図１０(a)に示すように１６相２端子ＶＣＯ１０の１６相クロックは一定の位相差を持つように設計されている。しかしなんらかの原因により、図１０(b)のようにクロックの位相差が一定ではなくずれが生じる場合がある。
この場合、ＲＦ信号のパルス長データを正しく測定することができない。しかし上記に示したようにＶＣＯの周波数を２倍にした場合は奇数番目のクロックしか使わないので、CLK2やCLK4の位相がずれてもパルス長データの計測には影響を与えない。さらにＶＣＯの周波数を１６倍にした場合はCLK1のみしか使用しないためにCLK1の位相さえ正しければ、他の15本のクロックの位相差にずれが生じても正しくパルス長データを計測することができる。
【００５８】
また、図１１(a)(b)のようにCLK1の位相差が50％ずれた場合を考える。それぞれのＶＣＯの発振周波数は、図１１(a)が50MHz、図１１(b)が100MHzである。この図より周波数が高い方(図１１(d)の方）が、同じ50％のずれでも位相誤差の絶対的なずれ量は小さいことがわかる。
つまりnTap Modeによれば、使用するクロックが相対的な位相誤差をもっていても、その影響を小さくすることができ、ＲＦ信号をより正しく読むことができるものである。
【００５９】
３．周波数制御回路
３−１ 周波数ずれについて
次に周波数制御回路３について説明する。上述のように周波数制御回路３は、パルス長計測回路２から供給されるパルス長データより周波数ずれを検出し、パルス長データの補正を行う。
まず、周波数ずれについて説明する。
【００６０】
ＲＦ信号の周波数とＶＣＯの発信周波数にずれが生じた場合には図１２のようにパルス長データに変化が生じる。
図１２（ａ）（ｂ）（ｃ）は、理想的なＲＦ信号の３Ｔに対して、ＶＣＯの周波数が一致している場合、ＲＦ信号に対してＶＣＯが2％速い場合、ＲＦ信号に対してＶＣＯが2％遅い場合の3つの例を示している。
図１２（ａ）のように周波数が一致している場合、パルス長データは正しく３Ｔと計測される（３Ｔ＋0/16Ｔ）。
ところが図１２（ｂ）のように、ＶＣＯの周波数がＲＦ信号の周波数に比べて早くなるとパルス長データは長く計測される（３Ｔ＋1/16Ｔ）。
反対に図１２（ｃ）のように、ＶＣＯの周波数がＲＦ信号の周波数に比べて遅くなると、パルス長データは短く計測される（２Ｔ＋15/16Ｔ）。
【００６１】
このため、入力されるパルス長データが傾向として長く計測される頻度が多い場合は、ＶＣＯの周波数がＲＦ信号の周波数に対して早くなっていることがわかる。逆に、入力されるパルス長データが傾向として短く計測される頻度が多い場合は、ＶＣＯの周波数がＲＦ信号の周波数に対して遅くなっていることがわかる。
【００６２】
３−２ 周波数ずれ補正のアルゴリズム
３−２−１ 入力パルス長データの周波数ずれ検出方法
個々の入力パルス長データの周波数のずれ量および方向、すなわちＶＣＯがＲＦ信号に比べてどれくらい遅くなっているのか、もしくはどれくらい早くなっているのかを検出する方法について説明する。
【００６３】
周波数ずれを検出する方法を説明するために、図１３にＲＦ信号のパルス長データの例を示す。
図１３（ａ）は、ＲＦ信号の７Ｔに対して、ＶＣＯの周波数が一致している場合を示している。
このように理想的な状態、つまりＲＦ信号の周波数とＶＣＯの周波数が完全に一致しているときは、パルス長はすべて整数値となる（７Ｔ＋0/16Ｔ）。
【００６４】
しかしＲＦ信号の周波数に比べてＶＣＯの周波数が早くもしくは遅くなった場合にはパルス長データは端数成分を持つ。ここで、デジタルＰＬＬの構成上、ＲＦ信号とＶＣＯの周波数のずれの極性を示す情報が存在しない。そのために入力されるパルス長よりなんらかの方法でずれの方向を判断することが必要になる。このアルゴリズムでは、次の「３−２−２ 全体の周波数ずれの検出方法」で述べるようにして算出する全体の周波数ずれの値を利用する。
【００６５】
図１３（ｂ）は、ＶＣＯの周波数がＲＦ信号の周波数に比べて6%早くなった状態を表している。この場合のパルス長は７Ｔ+7/16Ｔとなり、単純に考えるとこの長さはＶＣＯの周波数が遅く8Tが短くなったものなのか、ＶＣＯの周波数が早く7Tが長くなったものなのか判断できない。
しかしながら全体の周波数ずれの値が、ＶＣＯが5%速いという情報を持っていれば、このパルス長データをＶＣＯの周波数が早くなり７Ｔが７Ｔ＋7/16Ｔへと長く計測されたと判断することができる。このパルス長データの周波数ずれは(7T+7/16T)/7T=7.4375/7≒6.3%と算出できる。
【００６６】
また図１３（ｃ）は、ＶＣＯの周波数が6%遅い状態を表したものである。パルス長データは６Ｔ＋9/16Ｔとなっており、ずれの方向は先ほどと同様にパルス長データのみの情報では判断できない。ここで全体の周波数ずれの値がＶＣＯが5%遅いという情報を持っていれば、このパルス長データをＶＣＯが遅くなり７Ｔが６Ｔ＋9/16Ｔと短く計測されたと判断することができる。このパルス長データの周波数ずれは(6T+9/16T)/7T=6.5625/7≒−6.2%と算出できる。
このようにパルス長と全体の周波数ずれの値を用いることにより入力パルス長データの周波数ずれを検出することができる。
【００６７】
３−２−２ 全体の周波数ずれの検出方法
個々の入力パルス長の周波数ずれを算出すると、全体の周波数ずれを算出することができる。ところがジッターや突発的なエラーによって周波数ずれでないにも関わらず、個々の入力パルス長が周波数ずれをもってしまうことが考えられる。これを回避するための方法として、個々の入力パルス長の周波数ずれをＩＩＲ型デジタルフィルタに通すことにより、ジッター等のノイズ成分が取り除かれ、全体の周波数ずれの値と方向を算出することが出来る。またこのＩＩＲ型デジタルフィルタの時定数は外部から制御できるように設定しているので、時定数を大きくすることでノイズ等の影響に対してより強くすることや、時定数を下げることにより周波数ずれの認識スピードをあげることができる。
【００６８】
３−２−３ 周波数ずれ補正方法
周波数ずれの補正量は、入力パルス長データとそのときの全体の周波数ずれ、方向により求めることができる。
計算上ＶＣＯ が5%速い場合、図１４（ａ）に示すように5TのＲＦ信号は、5T+4T/16と計測され、また図１４（ｂ）のように10TのＲＦ信号は、10T+8T/16と計測される。
しかし実際に計測されるパルス長データは、ジッター等のノイズにより5T+3T/16、5T+5T/16と揺らぎを持っている。
周波数制御回路３の目的は入力パルス長データの周波数ずれ成分のみを補正することなので、ジッター等による外乱の影響を無視する。つまり補正量は全体の周波数ずれから計算上求められる値とする。例えば、ＶＣＯ周波数がＲＦ信号に対して5%速い事を検出した場合、パルス長データが5Tの長さの時は、補正量を−4T /16、10Tの長さの時は補正量を−8T /16とする。
【００６９】
４．デジタルアシンメトリ補正回路
４−１ アシンメトリずれについて
次にデジタルアシンメトリ補正回路４について説明する。上述のようにデジタルアシンメトリ補正回路４は、パルス長データからアシンメトリずれを検出し、パルス長データに補正を行う。
まず、アシンメトリずれについて説明する。
【００７０】
初めに、図１５に光ディスクの信号における、ディフェクト（欠陥）によるアシンメトリずれが発生する機構の例を示す。
光ディスクのＲＦ信号は、図８０の回路で説明したように、そのＲＦ信号自身の平均値をスライスレベルとして使用することができる。これは、ＲＦ信号のDC成分（平均値）がＲＦ信号の中心を得られるように、振幅の＋側と−側のバランスを保つように生成されているためである。
【００７１】
ところが、ＲＦ信号はディスクの信号面の光の反射から生成されるため、ディスクの表面に傷や汚れがあった場合、図１５のようにＲＦ信号が一時的にオフセットを持つ場合がある。しかしながら、スライスレベルは正常なＲＦ信号に存在する短期的な正負のアンバランスによって変動しないように、ＲＦ信号の周波数に比べて充分に長い時定数を持っている。そのため、ディフェクトによるオフセットの発生がスライスレベル生成のための時定数よりも充分に短かった場合に、スライスレベルはＲＦ信号のセンターレベルを追従することができなくなる。
この状態がアシンメトリずれであり、アシンメトリずれが起きている区間はＲＦ信号を正しく２値化することができなくなり、プレヤビリティが下がり、且つ、ＰＬＬ動作が不安定になる等の影響が考えられる。この仕組みを図１６で説明する。
【００７２】
図１６のように、光ディスクのＲＦ信号はある程度の傾きを有したアナログ信号であり、パルス長データによってその振幅も違ってくる。そのため、スライスレベルが出来るだけ正確にセンタレベルを維持して２値に分割できることが理想である。
しかし、前記のようにアシンメトリずれが起きてスライスレベルがずれてしまうと、パルス長データが＋側もしくは−側のどちらかの比率が大きくなる。
例えば図１６においてスライスレベルが、「ズレ量＋小」「ズレ量＋大」などとして示すように＋側にずれた場合、パルス長データは本来のパルス長データに比べて＋側の信号が短く、−側の信号が長くなってしまう。
逆にスライスレベルが、「ズレ量−小」「ズレ量−大」などとして示すように−側にずれた場合、パルス長データは本来のパルス長データに比べて−側の信号が短く、＋側の信号が長くなってしまう。
これは逆に言えば、パルス長データが交互に長短のエラー成分を持っているときには、アシンメトリずれが発生していると考えることができる。
【００７３】
４−２ デジタルアシンメトリ補正のアルゴリズム
４−２−１ アシンメトリずれの検出方法
アシンメトリのずれ量および方向、すなわちスライスレベルが＋側にずれているか、もしくは−側にずれているかを検出する方法について説明する。
図１７に、アシンメトリずれを検出する方法を説明するためのＲＦ信号とスライスレベル、そしてパルス長データの例を示す。
【００７４】
理想的なＲＦ信号においてスライスレベルが適正なレベル、すなわちセンタにあるときは、パルス長データは正しく整数化された値になる。
しかしスライスレベルが＋側もしくは−側にずれた場合にはパルス長データは端数成分を持ち、スライスレベルのずれの方向とＲＦ信号の極性によって本来のパルス長データに対して端数成分が増減する方向が決まる。すなわち、ずれ量が＋側にずれると、＋側のパルス長データが短くなり、−側のパルス長データが長くなる。逆にずれ量が−側にずれると、＋側のパルス長データが長くなり、−側のパルス長データが短くなる。
従って入力されるパルス長データから、なんらかの方法でアシンメトリずれの極性を判断することが必要になる。このアルゴリズムでは、ＣＤおよびＤＶＤのＲＦ信号のフォーマットとして、パルス長データが３Ｔ〜１１Ｔ、１４Ｔの整数値しか持たないことを利用する。
【００７５】
例えば図１７の例において、アシンメトリのスライスレベルが＋側にずれることによって発生したパルス長データを見ると端数成分が丁度0.5T、すなわち単位パルス長データの半分になった状態になっている。この場合、１番目の5.5Tと、２番目の5.5Tでは、単純に予測すれば、ずれ量が0.5Tであり、どちらかが5T、どちらかが6Tであると考えられるが、1番目と2番目のどちらを5Tおよび6Tに補正すればよいのかを判断することができない。
しかしながら、3番目のパルス長データが2.5Tであり、ＣＤのＲＦ信号には本来2Tという成分が存在しないことから、このパルス長データは3Tがアシンメトリずれによって短くなったものであると判断することができる。同様に、4番目のパルス長データは11.5Tであり、CDには12Tは存在しないことから、これは11Tが長くなったものと判断できる。
【００７６】
ここで、パルス長データを交互にとって、それぞれを図示するようにGroup a およびGroup b と考える。そうすると、それぞれのGroupがＲＦ信号のどちらかの極性のパルス長データの集合とすることができる。
これに図示するアシンメトリずれを起こしたパルス長データを当てはめて考えてみる。
ずれ量＋の場合、3番目のパルス長データが2.5Tであることから、Groupａのデータが小さくなる方向にアシンメトリずれが起きていると判断することができる。
ずれ量−の場合は、3番目のパルス長データを見てもアシンメトリずれの極性を判断することが出来ない。しかし5番目のパルス長データを見ると11.5Tであることから、これはGroupａのデータが大きくなる方向にアシンメトリずれが起きていると判断することができる。
以上のようにして、3T以下、もしくは11T以上のパルス長データを検出することで、アシンメトリずれの方向を知ることが出来る。
【００７７】
４−２−２ アシンメトリ補正の開始条件
アシンメトリずれを検出すると、その時点からアシンメトリ補正を開始することができる。
ところが、ＲＦ信号を扱う上で、ジッターや突発的なエラーによって、アシンメトリずれでないにもかかわらず、アシンメトリずれと似たエラーが偶然発生することが考えられる。すなわち、＋側および−側への端数成分が偶然交互に発生してしまい、それをアシンメトリずれと誤認識する可能性がある。
これを回避するための方法として、端数成分の符号の反転が繰り返される回数に下限を設け、一定回数以上繰り返されることでアシンメトリずれと判断する。
また、定常的にジッターが乗っている場合には、回数の制限を長く設けたとしても、確率的に誤認識が発生してしまう。これは、端数成分がある一定以上であることを条件に加えることで、通常発生しやすい小さいレベルでのジッターによる誤補正の可能性を下げることが出来る。
以上の結果から、パルス長データの端数成分のずれが交互に発生する回数と、端数成分が一定量以上であることの両方をアシンメトリ補正開始条件とすることで、精度の高いアシンメトリずれ検出を行うことが出来る。
また、これらの値は任意の値に設定可能である。
【００７８】
４−２−３ アシンメトリずれ量の検出および補正量の生成
デジタルアシンメトリ補正回路４では、検出したアシンメトリずれから補正量を生成することで、適正な量の補正をかけることができる。
図１８に、ディフェクトによるアシンメトリずれの発生過程の具体例を示す。これは、光ディスクの汚れによってＲＦ信号の欠落が起こった場合のＲＦ信号の変化を示すものである。
【００７９】
この場合、ディフェクトによってＲＦ信号の欠落と、それに伴うオフセットが発生し、ディフェクトの終了と共にＲＦ信号が再び発生する。
その後は、ＲＦ信号発生直後のアシンメトリずれが1番大きく、時間と共にアシンメトリずれが小さくなるという過程を辿る。この信号を正しく補正しようとするならば、アシンメトリずれが変化する過程において、補正量もそれに合わせて変化させる必要がある。すなわち検出したずれ量を、適宜パルス長データに対してフィードバックをかけることで、時間と共に変動するアシンメトリずれ量に対して補正をかけることが出来る。
【００８０】
補正量は極めて単純なアルゴリズムによって生成される。
図１７で説明したように、アシンメトリずれによるパルス長データの端数成分への影響は、ＲＦ信号の極性とアシンメトリずれの極性によって一意的にその傾向が決まる。すなわち、アシンメトリずれの量は、パルス長データの端数成分を、交互に符号を変えて積算することで算出することができる。
端数成分の積算においては、積算回数が少ないと、例えばジッターや、アシンメトリずれとは関係のない突発的なエラーの成分を加味してしまう可能性が高くなる。また、積算回数をあまり多くすると、アシンメトリずれの変動が速い場合に、追従できなくなり、適正な補正量のフィードバックを行うことができなくなる。
実際のシステムにおいては、積算する回数は可変にしておき、ハードウエアシステムの構成に応じてファームウエアで切り替えることができるようにすることで、システムに最適な積算回数を選択できるようになっている。
【００８１】
４−２−４ アシンメトリ補正の終了条件
アシンメトリ補正を開始した後、いくつかの条件のうちどれかを満たすことによって補正の実行を停止する。
第１の条件として、アシンメトリの補正量に下限値を設け、補正量が下限値より小さい値になった場合には補正を停止する。これは、ある程度以下の小さいずれ量である場合には、あえてアシンメトリ補正処理を行う必要はないからである。この下限値は任意に設定可能である。
【００８２】
第２の条件として、特定の範囲外のパルス長データが発生した場合に補正を停止する。これは、入力信号が規定のフォーマットから極端に外れた値をもっていた場合、アシンメトリ補正回路４が、そのずれ量を正確に検出することが困難な状態である可能性が高いため、アシンメトリのずれを誤検出して結果として誤訂正が行われるのを防ぐことを目的としている。
【００８３】
５．クロック位相制御及びランレングス生成回路
５−１ 本回路の概要
クロック位相制御及びランレングス生成回路（位相制御／データ抽出回路）５について説明する。
位相制御／データ抽出回路５では、仮想チャンネルクロックを生成し、パルス長データを仮想チャンネルクロックでカウントし、その値をランレングスデータとするとともに、位相エラーを抽出する。
【００８４】
まず、従来のチャンネルクロックについて簡単に述べておく。
光ピックアップによるレーザ光照射により光ディスクからより読みとられたＲＦ信号は、時間軸方向に揺らぎを持っている。
そして、この揺らいだＲＦ信号を正しく読み取るには、図１９（ｂ）のようなＲＦに同期したチャンネルクロックが必要であり、このクロック生成にデジタルＰＬＬが用いられていた。このチャンネルクロックで図１９（ａ）の２値化されたＲＦ信号を取り込むと、図１９（ｃ）のようになる。
従来、チャンネルクロックを生成する際には、図２０（ａ）のようにチャンネルクロックの8倍の高周波クロック（Hif）を使う。そしてＲＦ信号とチャンネルクロックの位相と周波数を合わせるために、高周波クロック（Hif）の逆エッジも使いながら、高周波クロックを7.5分周、8.0分周、8.5分周して、図２０（ｂ）のようにチャンネルクロックの位相を進ませたり遅らせたりさせて生成していた。そしてこの生成されたチャンネルクロックの立ち上がりで図１９（ｃ）のようにＲＦ信号を取り込み、ＲＦ信号からランレングスデータを計測していた。
これに対して本実施の形態では、従来のデジタルＰＬＬのようにクロックを生成し、そのクロックでＲＦ信号をサンプリングしてランレングスデータを生成するのではなく、ＲＦ信号のエッジとチャンネルクロックの位相関係を数値化して、その数値をもとにＲＦ信号のパルス長データからランレングスデータを生成する。以下に本例のアルゴリズムを説明する。
【００８５】
５−２ 仮想チャンネルクロックとランレングスデータ生成の概念
上述したように、パルス長計測回路２で測定したLand／Pitのパルス長データは、パルス長の整数部分とパルス長の端数部分で表されている。例えばパルス長データが、3T+2T/16(=3.125T)の場合、パルス長の整数部分は3T、パルス長の端数部分は2T/16となる。
次に詳細は後述するが、そのパルス長データを用いてＲＦ信号のエッジから仮想チャンネルクロックまでの位相差を計算する。仮想チャンネルクロックは、実際のクロック信号ではない。そして図２１(a)に２値化されたＲＦ信号、図２１(b)に仮想チャンネルクロックを示すが、図２１(c)を例にすると、ＲＦ信号のエッジからチャンネルクロックの立ち上がりまでが、11T/16と数値化した仮想チャンネルクロックの位相差である。
ランレングスデータの生成は、図２１(f)のLandのパルス長データに仮想チャンネルクロックの立ち上がりが何回入るかを計算して求める。図２１の場合、Landのパルス長データには３回の仮想チャンネルクロックの立ち上がりが入るため、ランレングスデータを３Ｔと判断する。
【００８６】
５−３ ランレングスデータ確定アルゴリズム
以下に、位相制御／データ抽出回路５がパルス長データからランレングスデータを生成する具体的な動作を説明する。
図２１(f)のパルス長データが3T+4T/16の場合についてランレングスデータの生成方法を述べる。
図２１(b) の仮想チャンネルクロックの１番目の立ち上がりは、図２１(g)のエッジＡから11T/16遅れたところに来ており、また２番目の立ち上がりは1T+11T/16、３番目は2T+11T/16、４番目は3T+11T/16遅れたところに来る。
図２１(f)のパルス長データは、3T+4T/16なので、３番目の仮想チャンネルクロックの立ち上がりである2T+11T/16より長く、４番目の仮想チャンネルクロックの立ち上がり3T+11T/16より短い。
つまり、３つの仮想チャンネルクロックの立ち上がりがＲＦ信号のエッジから次のエッジまでをカウントしたことになり、このパルス長データのランレングスデータは３Ｔと判断する。
【００８７】
次に、パルス長データの端数部分と仮想チャンネルクロックの位相差が同じになった場合についてのランレングスデータの生成方法を述べる。
パルス長データが3T+4T/16、仮想チャンネルクロックが4T/16の場合を図２２に示す。図２２(b)のパルス長データのエッジが４番目の仮想チャンネルクロックの立ち上がりと同じになっており、そのため、パルスＡの長さは、3Tか4Tか判断できない。これは、２値化したＲＦ信号をサンプリングしたものと比べるからであり、サンプリングされる前の２値化したＲＦのエッジと仮想チャンネルクロックとを比較すれば良い。
図２２(b)のパルス長データのサンプリングする前の信号は、ＲＦ信号と仮想チャンネルクロックが非同期な為、図２２(a)のようなエッジを持つ２値化したＲＦ信号である。図２２(a)の２値化したＲＦ信号のエッジは、仮想チャンネルクロックの立ち上がりより短いところに存在する。そのため、パルスＡの長さは、そのパルスＡのエッジと同じところに来る仮想チャンネルクロックより短いと判断する。
【００８８】
５−４ 仮想チャンネルクロック生成アルゴリズム
仮想チャンネルクロック生成アルゴリズムを図２１で説明する。図２１(j)の次のパルス長データからランレングスデータを求めるために、図２１(h)のエッジＢから 図２１(d)に示す次の仮想チャンネルクロックの位相差を求める必要がある。
図２１(f)の今のパルス長データのランレングスデータを求めた時の仮想チャンネルクロックは、図２１(g)のエッジＡに対して11T/16遅れたところに存在していた。ここで今のパルス長データは3T+4T/16であったため、エッジＢは、今の仮想チャンネルクロックに対して4T/16遅れることになる。つまり、エッジＢから図２１(i)の次の仮想チャンネルクロックの位相差は、
11T/16−4T/16＝7T/16
になる。
【００８９】
５−５ 仮想チャンネルクロックの位相制御アルゴリズム
仮想チャンネルクロックの位相制御アルゴリズムについて図２３を用いて説明する。図２３では、ＲＦ信号のエッジに対して仮想チャンネルクロックの位相差がCase AからCasePまであることを示している。
ＲＦ信号の時間軸方向の揺らぎやジッター等のノイズがあっても、正しくランレングスデータを生成できるように、仮想チャンネルクロックを位相制御しなければならない。そのため位相制御は、仮想チャンネルクロックがＲＦ信号に対してセットアップタイムとホールドタイムが最大になる、CasePとCaseAになるように制御している。
【００９０】
CasePとCaseAの場合にセットアップタイムとホールドタイムが最大になる理由を、図２５で説明する。図２５のPointAとPointBが仮想チャンネルクロックとする。その場合のセットアップタイムとホールドタイムが最大になる理想的なＲＦ信号のエッジは、PointAから0.5TずれたエッジＡになる。
ここでＲＦ信号のエッジがエッジＢやエッジＣになった場合を考える。エッジＢとエッジＣの２値化したＲＦ信号は、１６相２端子ＶＣＯ１０による１６相クロックでサンプリングされ、図２５(b)(c)のようになる。つまり、ＲＦ信号と仮想チャンネルクロックが理想的な位相差である時、図２５(b)(c)のエッジからPointBまでの位相差7T/16または8T/16の2つのCaseがある。そのため、位相差が7T/16または8T/16の時は、理想的な位相差と判断し、位相差の補正を行わない（これを不感帯とする）。図２３では、その不感帯はCasePとCaseAに該当する。
【００９１】
位相エラーは次のように決定される。図２３で示す仮想チャンネルクロックの立ち上がりが、CaseB〜CaseHまでの場合、CaseAからのずれ量を位相エラーとし、またCaseI〜CaseOまでの場合、位相エラーをCasePからのずれ量とする。
【００９２】
図２３で示す仮想チャンネルクロックの立ち上がりが、CaseB〜CaseHまでの場合、位相制御／データ抽出回路５は理想状態であるCaseAやCasePに対して仮想チャンネルクロックが遅れていると判断する。逆にCaseI〜CaseOまでの場合、仮想チャンネルクロックが進んでいると判断する。
進み遅れの判断基準の範囲は、ＲＦ信号の素性によって、CaseAとCasePの両隣のCaseBとCaseOも不感帯として扱うとプレヤビリティが良い場合がある。そのため、判断基準の範囲を任意に設定できるようにすることが適切である。
またCaseHやCaseIのようなところでは、位相が遅れているのか進んでいるのか判断しないほうが良い場合があり、不感帯として設定できるようにしている。
【００９３】
ＲＦ信号に対して仮想チャンネルクロックが「進んでいる」又は「遅れている」と判断した場合、次のようにして仮想チャンネルクロックの位相差を補正する。
進んでいる場合、次の仮想チャンネルクロックの位相差に対して位相が遅れるように補正を行う。例えば、仮想チャンネルクロックがCaseCにあった場合、CaseBになるように位相値を1T/16補正する。遅れている場合は、次の仮想チャンネルクロックの位相差に対して位相が進むように補正を行う。
図２３では位相差の補正量は1T/16であったが、図２４のように補正量を1T/32に設定可能としてもよい。
図２４の1T/32 制御モードは、1T/16制御モードに比べて分解能が上がる事になり、高周波数ジッター成分を持ったＲＦ信号に強い再生モードとなる。
しかし、位相制御のゲインが落ちることになり、ＲＦ信号の周波数変化に対する追従能力が落ちる。
【００９４】
そこで、1T/16制御と1T/32制御を自動的に切り替えて、1T/16制御の追従性能と1T/32制御の耐ジッター性能を兼ね備えたモードを設けることが適切となる。
このモードは通常1T/32制御で動作しているが、位相の進みまたは遅れが３回連続して検出された場合、自動的に1T/16制御に切り替わる。理想状態に戻ったら1T/32制御に自動的に戻るもどるものである。
【００９５】
また本例の位相制御においては、EFM信号（ＣＤの場合）やEFM+信号（ＤＶＤの場合）のフォーマット外のパルス長データが来た場合、位相補正を行わない設定を設けた。なぜならば、フォーマット外のパルスのエッジは信憑性が無く、信憑性のないＲＦ信号のエッジに対して位相制御する事は、意味が無いどころか、間違った方向に位相制御しかねないためである。
以上で述べたモードや不感帯の範囲、補正量を設定することにより、いかなる光ディスクにおいてもプレヤビリティを強化する事ができるようになる。
【００９６】
６．ＲＬＬ回路
６−１ ＰＬＬシステムとＲＬＬ回路について
ＲＬＬ回路（ランレングス補正回路）６について説明する。
ＲＬＬ回路は、ＲＦ信号が何らかの要因によってフォーマット違反したデータになってしまった場合、いくつかの法則によって元のデータを推測し、補正をかけるものである。
【００９７】
上述した位相制御／データ抽出回路５を経て生成されたランレングスデータを、もとのＲＦ信号と対比して示したものを図２６に示す。
図２６（ａ）において、ＲＦ信号はスライスレベルを基準にして２値化されている。ＲＦ信号とスライスレベルの交点が２値化されたＲＦ信号のエッジになり、隣り合ったエッジ間の長さが、上述したパルス長計測回路２でパルス長データとして算出される（図２６（ｂ））。
そして上記のように位相制御／データ抽出回路５で、パルス長データからランレングスデータと位相エラーを算出する（図２６（ｃ））。
ＰＬＬが正常にロックしている状態であれば、この位相エラーは各パルス長データのノイズによる誤差成分を表すものである。このために、ＲＬＬ回路６では位相エラーを用いて補正を行う。
【００９８】
ＲＬＬ回路６における補正処理の順序は図２７のようになる。ここではフォーマット違反の短いランレングスデータのことをエラーと表現する。
最初に処理３１として、シンクパターンおよびフォーマット違反した長いランレングスデータの補正処理を行う。
次に、処理３２として３連以上のエラーの補正処理を行う。この補正処理では、連続する３つ以上のエラーをある法則に沿って補正するが、補正しきれないエラーは、２連続以下のエラーにし、次の処理３３の２連エラー補正処理、および処理３４の単発エラー補正処理に委ねる。
処理３３の２連続エラーの補正処理では、ＲＬＬ回路に入力された時点で２連続エラーだったものと、前段の処理３２での３連以上のエラー補正処理によって生成されることのある２連続エラーの、両方に対して補正が行われる。このエラー処理でも直しきれないものは単発エラーのデータにして、処理３４の単発エラー補正処理に委ねる。
最後の処理３４の単発エラーの補正処理では、ＲＬＬ回路に入力された時点で単発のエラーだったものと、前段にある３連以上のエラー補正処理および２連続エラー補正によって生成されることのある単発エラーの、すべてに対して行われる。
以上の補正処理を順に行うことで、最終的には３Ｔ未満のランレングスをすべて３Ｔ以上のランレングスに補正することができる。
【００９９】
６−２ ランレングスデータのエラーパターン
ランレングスエラーが発生するパターンを図２８〜図３３に示す。
図２８は３Ｔ未満のランレングスデータが１回発生し、その前後のデータが３Ｔ以上の場合である。
これは、３Ｔなどの小さなＴが、振幅の不足やスライスレベルのずれ、ジッター等の要因によってエラーになったか、もしくは前後のＴとエラーのＴを合計した長いＴの中にノイズが混じってしまったものと考えられる。
【０１００】
図２９は、３Ｔ未満のランレングスデータが２回発生し、その前後のランレングスデータが３Ｔ以上の場合である。これは、前後のランレングスデータのエッジがチャタリングを起こしてしまったものと考えられるが、ディスクの素性や大きなジッター等があれば、２つの短いＴ、例えば3T＋3Tという連続したランレングスデータが両方とも３Ｔ未満になることも考えられる。
【０１０１】
図３０は、３Ｔ未満のランレングスデータが３回発生し、その前後のランレングスデータが３Ｔ以上の場合である。これは振幅の不足やノイズの影響によって、１つのランレングスデータが３つの小さなランレングスデータに分割されてしまったものと考えられる。
【０１０２】
図３１は、３Ｔ未満のランレングスデータが４回以上発生し続ける場合である。通常再生中にこのような事が起きる原因としては、大きな汚れや欠損などによってＲＦ信号が無くなり、振幅が非常に小さくなったＲＦ信号とスライスレベルが同じレベルになることで、意味の無いパターンが発生していると考えられる。
【０１０３】
図３２は１２Ｔ以上のランレングスデータが発生した例である。これもノイズやジッター、アシンメトリずれ等の影響によって、１１Ｔもしくはそれ以下のランレングスデータが、フォーマットとしてありえない１２Ｔになったものと考えられる。
【０１０４】
図３３はシンクパターンが壊れる例である。ノイズやジッター、アシンメトリずれ等の影響で、本来11T＋11Tであるはずのシンクパターンを保てなくなった場合などである。
【０１０５】
６−３ ランレングス エラーの補正方法の概要
エラーのパターンを補正する方法について示す。以降、説明を簡単にするためにランレングスデータを整数で記述しているが、これは特に記述が無い限り小数点以下の長さをもつデータを意味する。
位相制御／データ抽出回路５の説明において述べたように、本例のデジタルＰＬＬシステムにおいては、仮想チャンネルクロックに相当するエッジをいくつ挟むかによってランレングスデータが決定されるので、例えば０Ｔと表現されたランレングスデータにおいても、基準エッジを跨がない範囲でのランレングスデータを持つものである。
【０１０６】
Ｔを補正する方向、すなわち前のランレングスデータ側か、もしくは後ろのランレングスデータ側に補正をかけるかは、前後のランレングスデータの長さＬ、およびエラーになったランレングスデータの両エッジの仮想チャンネルクロックに対する位相エラーφを元に決定される。
また、位相エラーφの条件については、前後のＬの条件によって制約を受けない場合、前後のエッジの位相エラーφ1およびφ2の大小関係のみでなく、φ=0、すなわちエッジが理想的な位置にあるかどうかも考慮することがある。位相エラーφを考慮しない場合というのは、エラーの発生パターンをランレングスデータＬのみで判断し、特定のパターンに補正してしまう方法である。これらの条件のどれを行うかは、システムとして選択可能である。以下に各ランレングスデータのエラーパターンの補正方法について具体的に述べる。
【０１０７】
６−３−１ ０Ｔの単発エラーの補正方法。
図３４に、0T（1T未満）のランレングス エラーの補正方法について示す。補正方法としては、図３４にパターンa〜eで示す５種類が考えられる。
【０１０８】
３つのランレングスデータをそれぞれL1,L2,L3として、L2が0Tとなった場合、3Tに拡張する方法としてパターンa〜dの4種類の補正が考えられる。この際、拡張した3T分は、その補正パターンによって前後のランレングスデータ L1とL2から削る。
また、0Tを削除する場合には、パターンeのように、３つのランレングスデータはそれら全てを足して１つのランレングスデータとする。すなわち、L1+L2+L3（L2=0なので、実質はL1+L3）の長さを持つ１つのランレングスデータとする。
【０１０９】
エラーとなったランレングスデータの両エッジの位相エラーφ１、φ2、およびその前後のランレングスデータ L1、L3の値による補正方法は、ひとつには図３５のような補正方法となる。
これは、エラーとなっているL2の値を可能な限り3Tとして復元する方法である。
図３５には（１）〜（１１）として条件に応じた補正処理を示している。
例えば（１）に示すように、Ｌ１＋Ｌ３≦８の場合のみは、０Ｔを削除するものとしてパターンｅを用い、修正後のランレングスとして示すように、Ｌ１＋Ｌ３のランレングスデータとする。
また（２）〜（１１）は、それぞれ図示するＬ１，Ｌ３の条件及びφ１，φ３の条件に応じて、パターンａ〜ｄのいずれかにより、エラーとなっているL2の値を3Tとして復元する場合となる。
【０１１０】
また、図３６のような補正方法も考えられる。
これは、L1+L2+L3の合計が11T以下になる場合にはL2を削除することを優先的に行う方法である。
即ち（１）の条件においてパターンｅを用い、修正後のランレングスとして示すように、Ｌ１＋Ｌ３のランレングスデータとする。
一方（２）〜（５）の条件が満たされる場合は、それぞれ図示するようにパターンａ〜ｄのいずれかにより、エラーとなっているL2の値を3Tとして復元する。
【０１１１】
さらには、位相エラーφの条件を使わない補正方法も考えられ、これを図３７に示す。これは、実際に起きているランダムエラーを解析したところ、正しいデータの並びはnT+3T+3T(n≧3)のようにL2とL3が3TであるCaseが多く見られたことから、このような一意的な補正方法を用意した。
この場合、図示するように（１）〜（４）の各条件に応じて、パターンａ〜ｄのいずれかにより、エラーとなっているL2の値を3Tとして復元する。
【０１１２】
６−３−２ 1Tの単発エラーの補正方法
次に図３８に、1T以上2T未満のランレングスエラー（以降、1T）の補正方法について示す。
補正方法として図３８のパターンa〜dの４種類の補正方法が考えられる。
まず、３つのランレングスデータをそれぞれL1,L2,L3として、L2が1Tとなった場合、これを3Tに拡張する方法としてパターンa〜cの3種類の補正が考えられる。この際、拡張した3T分は、その補正パターンによって前後のランレングスデータ L1とL3から削る。
また、1Tを削除する場合には、パターンdのように3つのランレングスデータはそれら全てを足して1つのランレングスデータとする。すなわち、L1+L2+L3の長さを持つ1つのランレングスデータとする。
【０１１３】
エラーとなったランレングスデータの両エッジの位相エラーφ１、φ2、およびその前後のランレングスデータ L1、L3の値を条件とする補正方法は、ひとつには図３９のような補正方法となる。これは、エラーとなっているL2の値を可能な限り3Tとして復元する方法である。
例えば（１）に示すように、Ｌ１＋Ｌ２＋Ｌ３≦８の場合のみは、０Ｔを削除するものとしてパターンｄを用い、修正後のランレングスとして示すように、Ｌ１＋Ｌ２＋Ｌ３のランレングスデータとする。
また（２）〜（６）は、それぞれ図示するＬ１，Ｌ３の条件及びφ１，φ３の条件に応じて、パターンａ〜ｃのいずれかにより、エラーとなっているL2の値を3Tとして復元する場合となる。
【０１１４】
また図４０のような補正方法も考えられる。これは、L1+L2+L3の合計が11T以下になる場合にはL2を削除することを優先的に行う方法である。
即ち（１）の場合はパターンｄの補正でＬ１＋Ｌ２＋Ｌ３のランレングスデータとし、（２）〜（４）の場合はパターンａ〜ｃのいずれかにより、エラーとなっているL2の値を3Tとして復元する
【０１１５】
さらに、位相エラーφの条件を使わない補正方法として、図４１に示す方法がある。これは、上記図３７のように0Tの位相エラーφの条件を使わない補正と同じ理由によるものである。
この場合、図示するように（１）〜（３）の各条件に応じて、パターンａ〜ｃのいずれかにより、エラーとなっているL2の値を3Tとして復元する。
【０１１６】
６−３−３ 2Tの単発エラーの補正方法
図４２では、2T以上3T未満のランレングスエラー（以降、2T）の補正方法について示す。
補正方法には図４２のパターンa〜cの3種類の補正方法が考えられる。
まず３つのランレングスデータをそれぞれL1,L2,L3として、L2が2Tとなった場合に、これを3Tに拡張する方法としてパターンa、bの2種類の補正が考えられる。この際、拡張した3T分は、その補正パターンによって前後のランレングスデータ L1とL3から削る。
また、2Tを削除する場合には、パターンcのように3つのランレングスデータはそれら全てを足して1つのランレングスデータとする。すなわち、L1+L2+L3の長さを持つ1つのランレングスデータとする。
【０１１７】
エラーとなったランレングスデータの両エッジの位相エラーφ１、φ2、およびその前後のランレングスデータ L1、L3の値による補正方法は図４３のような補正方法となる。
これは、前後の値L1、L3のどちらか、もしくは両方が3Tになっている場合を特殊ケースとして処理し、それ以外の場合はφ１、φ2の条件によって2Tを3Tとして再生する方法である。
そして（１）の場合、つまりL1、L3の両方が3Tになっている場合は、パターンｃとして、Ｌ１＋Ｌ２＋Ｌ３（＝８Ｔ）のランレングスデータとする。
また（２）（３）のようにL1、L3のどちらかが3Tになっている場合は、パターンａ又はｂにより、3Tではない方から１Ｔを削ってＬ２に加え、Ｌ２を３Ｔとする。
【０１１８】
６−３−４ 2連続エラーの補正方法
図４４では、3T未満のランレングス エラーが２回連続して発生した場合と、その補正方法のパターンについて示す。
補正方法は、図４４のパターンa〜cのようにエラーが前後のランレングスデータL1とL4の間のチャタリングとみなし、L2とL3のランレングスデータをL1とL4に割り振ってしまう方法と、もうひとつはパターンｄのように、連続したエラーL2とL3を、2つの連続した3Tとみなす方法である。
補正パターンａ〜ｄの選択は、L1、L2、L3、L4それぞれの長さと、エラーであるL2、L3のエッジの位相エラーφ1、φ2、φ3を条件として決定される。
【０１１９】
図４５および図４６は、エラーとなっているランレングスデータのエッジの位相エラー条件を優先して補正をかける方法である。
図４５はφ2の位相エラーが０となった場合に、2つのランレングスエラーを3T+3Tとすることを優先する。
それに対して図４６の補正は、φ1もしくはφ3の位相エラーが0になった場合に、そのエッジを保持する形で、L1〜L4のランレングスを2つのランレングス パターンに分けることを優先する。
【０１２０】
図４７はランレングスエラー L2、L3の長さの組み合わせと、それに応じた両端のランレングスデータL1、L4の長さの組み合わせによって補正パターンを決定する方法である。
これは、L1、L4が11Tを超えない範囲でL2+L3をL1もしくはL4のどちらかに足し、一方11Tを超えてしまう場合にはL2+L3をそのままひとつのランレングスデータとしてまとめてしまう。
この場合、図からわかるように、L2+L3が3T未満になることもある。しかしならがこの時点では、３Ｔ未満の発生はそのまま採用され、図２７で説明したように、この処理（処理３３）の後段の処理３４としての単発エラーの補正回路によって補正処理される。
【０１２１】
６−３−５ ３連続エラーで、エラーの合計が3T未満の場合の補正方法
図４８では、3T未満のランレングス エラーが３回連続して発生し、かつそのランレングスデータの合計が3T未満の場合のパターンと、その補正方法について示す。
この場合は、ランレングスデータの値や、位相エラーの値にかかわらず、3個のランレングスデータを合計して１個のランレングスデータとする。補正方法は図４９に示すように、Ｌ１，Ｌ５又はφ１，φ２の条件によらず、Ｌ２＋Ｌ３＋Ｌ４が１つのランレングスデータとされる。
このときＬ２＋Ｌ３＋Ｌ４の値は3T未満になるが、そのまま採用し、図２７で説明した後段の処理３４の単発エラー補正によって処理される。
【０１２２】
６−３−６ ３連続エラーで、エラーの合計が3Tの場合の補正方法
図５０では、3T未満のランレングス エラーが３回連続して発生し、かつそのランレングスデータの合計が3Tの場合のパターンと、その補正方法について示す。
この場合も、ランレングスデータの値や、位相エラーの値にかかわらず、3個のランレングスデータを合計して１個のランレングスデータとする。補正方法は図５１に示すように、Ｌ１，Ｌ５又はφ１，φ２の条件によらず、Ｌ２＋Ｌ３＋Ｌ４が１つのランレングスデータとされる。この場合、３個のエラーを合計したＬ２＋Ｌ３＋Ｌ４の値は３Ｔとなる。
【０１２３】
６−３−７ ３連続エラーで、エラーの合計が4T以上の場合の補正方法
図５２では、3T未満のランレングスエラーが3回連続して発生し、かつそのランレングスデータの合計が4T以上の場合のパターンと、その補正方法について示す。
補正方法には２種類あり、そのどちらかの方法を以って補正を行う。
図５３は、図５２のパターンａを常に用いて補正する方法である。即ち上記図４９，図５１と同様に、Ｌ１，Ｌ５又はφ１，φ２の条件によらず、Ｌ２＋Ｌ３＋Ｌ４が１つのランレングスデータとされる。この場合、３個のエラーを合計したＬ２＋Ｌ３＋Ｌ４の値は４Ｔ以上となる。
【０１２４】
もう１つの補正方法は図５４に示される。これは図５２のパターンａ〜ｃを選択的に用いて補正する方法である。
そして、３個の連続するランレングスエラーの、両端の位相エラーの大小を比較し、その結果から、3個のランレングスデータのかわりに１個の3Tに置き換える。このとき、３個のエラーの合計から３を引いた値は、その条件にしたがって、L1、L5のどちらかに加算する。図５４の（１）（２）として、当該条件によりパターンｃ、ｂが用いられる場合が示されている。
【０１２５】
６−３−８ 4連続以上のエラーの補正方法
図５５では、３Ｔ未満のランレングスデータが4回以上連続して発生した場合のパターンと、その補正方法について示す。
この場合、元のランレングスデータを推測することは殆ど不可能なので、図５６に示す単純なパターンによって、連続するランレングスデータを１個もしくは２個のランレングスデータに変換する。補正パターンは図５５のパターンａ又はｂとなる。
また、このとき合計した値が3T未満になっても特別な処理はせずに、後段の２連続エラー補正（図２７の処理３３）、単発エラー補正（処理３４）に処理を委ねる。
【０１２６】
６−３−９ 12Tの補正方法
図５７では、１２Ｔが発生した場合と、その補正パターンを示す。
１２Ｔは、１１Ｔが変化して出来たものと考えられるので、補正パターンは図５７のパターンａ又はｂとなり、図５８の条件に従ってランレングスデータの補正を行う。
ただし、図５８に（３）として示すように、ランレングスデータL1、L3の条件が合わない場合は何もしない。これは、シンクパターン、すなわち11T+11Tのパターンが、本来のシンクの位置ではない場所に発生してしまうことを避けるためである。
【０１２７】
６−３−１０ シンク パターンのエラー補正方法
図５９（ａ）（ｂ）には、ＣＤおよびＤＶＤシンク パターンの例を示す。
ＣＤ或いはＤＶＤのフォーマットとして定められているように、ＣＤには11T+11T、ＤＶＤには14T+4Tの固定パターンが、シンクパターンとして一定の周期で書き込まれている。このパターンが、正しい周期およびシンクパターンからどの程度ずれているかによって、補正方法を考えることが出来る。
【０１２８】
補正方法は、ＣＤの場合は図６０、図６２、図６４、図６６、図６８の５通りから選択することができ、またＤＶＤの場合は、図６１、図６３、図６５、図６７、図６９の５通りから選択することができる。
パターンのずれ方は、ＣＤでは１６通り、ＤＶＤでは１４通り考えられる。これらの１６通り又は１４通りが上記各図に（１）〜（１６）又は（１）〜（１４）として示されている。各図における波形では、補正前のパターンを実線で、補正後のパターンを点線で示している。
これら以外のずれかたのパターンについては、この補正処理を行わない。
【０１２９】
図６０及び図６１は、最小限の補正でシンクパターンの復元が出来るもの以外は、補正処理を行わない方法を示している。
すなわち、ＣＤの場合の図６０の(1),(16)およびＤＶＤの場合の図６１の(1),(14)を除き、パターンが来るべき３つのエッジの位置に対し、エッジのずれが1箇所だけの場合に限って補正を行う方法である。
【０１３０】
図６２および図６３は、シンク パターンが来るべき周期、すなわち、前回のシンクパターンを検出した位置から、CDの場合は588T、DVDの場合は1488Tの位置が正しい位置であるという判断を優先して補正を行う方法を示す。
即ち、図６２のＣＤの場合、１１Ｔ（Ｌ２）と１１Ｔ（Ｌ３）の間のエッジ位置が５８８Ｔの位置であるか否かを判断し、これを合わせ込むことを優先し、それに応じて必要であれば前後のパルス長（Ｌ１，Ｌ４）を増減する。
図６３のＤＶＤの場合は、１４Ｔ（Ｌ２）と４Ｔ（Ｌ３）の間のエッジ位置が１４８８Ｔの位置であるか否かを判断し、これを合わせ込むことを優先して、それに応じて必要であれば前後のパルス長（Ｌ１，Ｌ４）を増減する。
【０１３１】
図６４および図６５は、基本的には上記図６２および図６３と同じく、シンクパターンが来るべき周期を優先して補正を行うが、補正しなければならない量が多い場合には、シンクの周期に捉われない補正を行うものである。例えば図６４では（４）（６）（１１）の場合は、５８８Ｔ周期にとらわれない補正が行われる。また図６５の（３）（４）では、１４８８Ｔ周期にとらわれない補正が行われる。
【０１３２】
図６６および図６７は、シンク周期の中にシンクパターンと同じランレングスデータの存在を正しいものとすることを優先する方法である。すなわち、ＣＤの場合は１１Ｔ、ＤＶＤの場合は１４Ｔもしくは４Ｔが存在すれば、それが正しいと判断し、もう一方のランレングスデータを補正する方法である。
例えば図６６では、（２）（３）（７）〜（１０）（１４）（１５）のように、Ｌ２又はＬ３として１１Ｔが存在すれば、それを基準に他のパルス長を補正する。
また図６７では、（２）（３）（７）（８）（９）（１２）（１３）のようにＬ２として１４Ｔ又はＬ３として４Ｔが存在すれば、それを基準に他のパルス長を補正する。
【０１３３】
図６８および図６９は、基本的には図６６および図６７と同じであるが、補正しなければならない量が多い場合には、ランレングスデータのパターンの存在位置に捉われない補正を行う。
つまり、図６６および図６７で「補正しない」と示したパターンについても、図６８および図６９に示すように補正を行うものである。
【０１３４】
６−３−１１ モニタ信号
なお、以上のようなそれぞれの補正方法が行われるが、ランレングスデータに対してどの補正を実行したのかを外部からモニタできるようにすることが好ましい。このためＲＬＬ回路６は、どの補正方法を実行したかのモニタ信号を出力するようにする。このようにすれば、補正方法や頻度から粗悪ディスクの傾向を掴む事が可能になる。
【０１３５】
７．２端子制御ＶＣＯ
上述したように１６相２端子ＶＣＯ１０は、ラフ側制御端子とファイン側制御端子によりＶＣＯの発振周波数を制御する。
図７０に、１６相２端子ＶＣＯ１０の、コントロール電圧に対する発振周波数を示す。横軸をVCF（ファイン側コントロール電圧）、左縦軸を発振周波数、右縦軸をVCR（ラフ側コントロール電圧）とし、各コントロール電圧はVSSの時に発振周波数が最大、VDDの時に最小となる。発振周波数はVCRの変化に対し大きく変わり、VCFの変化に対し小さく変わる。
VCFによる周波数変動をΔｆ８／ΔＶとして示す。
【０１３６】
本例の１６相２端子ＶＣＯ１０では、ラフ側でおおよその周波数を合わせて、ファイン側で微調整を行う。
従来の１端子制御ＶＣＯの場合、図８１のΔｆ１／ΔＶのように周波数変動が大きくなるのに対して、本例の１６相２端子ＶＣＯ１０の場合、図７０のΔｆ８／ΔＶのように周波数変動が小さくなっていることが分かる。
これにより、ノイズがVCFに加わっても周波数の変動が小さいためにプレヤビリティに大きな影響は及ぼさない。そのためにVCF側のローパスフィルタの時定数を小さくすることができ、偏芯やスピンドル回転による揺らぎに対して追従性をあげることができる。
一方、VCRにノイズが加わると周波数の変動が非常に大きくプレヤビリティに多大な影響を与えるが、これもVCR側のローパスフィルタの時定数を大きくすることにより対応することができる。小さな周波数変動はVCFで追従するために、VCRのLPFの時定数を大きくしても通常再生における追従性に問題はない。
【０１３７】
また図８２のように複数のＶＣＯを切り替えて用いる方法とは異なり、VCR、VCFのいずれの制御端子もリニアに制御できるので、発振周波数をシームレスに制御することができる。これよりシームレスに、ＣＤの0.5倍速から48倍速まで、ＤＶＤの0.5倍速から16倍速までの広帯域な発振が可能になる。
【０１３８】
次に１６相２端子ＶＣＯ１０の制御について説明する。
VCFを常にVDD/2にするべく、VCRを制御する。図７１において、VCRがa、VCFがd の状態で発振している場合、同じ発振周波数でVCFがVDD/2となるように、VCRはa→b へと推移し、VCFはd→e へと推移する。
同様に、VCRがc、VCFがfの状態であった場合は、VCRはc→b へと推移し、VCFもf→eへと推移する。
このようにしてVCFがVDD/2にない場合は、VCFがVDD/2になるようにVCRを制御することにより、シームレスに追従可能になる。
【０１３９】
図７２に２端子ＶＣＯのＰＬＬ構成を示す。即ちこれは１６相２端子ＶＣＯ１０に対する２端子ＶＣＯ制御回路９としての構成となる。
２端子ＶＣＯ制御回路９には、１／ｍ分周器４１、１／ｎ分周器４２，位相比較器４３、チャージポンプ４４、VCF側ローパスフィルタ４５、Ａ／Ｄ変換器４６、ラフ端子制御回路４７、VCR側ローパスフィルタ４８が設けられる。
１／ｍ分周器４１にはマスターＰＬＬ制御回路８からリファレンスクロックが供給される，
VCF側ローパスフィルタ４５の出力は１６相２端子ＶＣＯ１０のファイン側制御端子に入力される。
VCR側ローパスフィルタ４８の出力は１６相２端子ＶＣＯ１０のラフ側制御端子に入力される。
また１／ｎ分周器４２には１６相２端子ＶＣＯ１０の発振周波数が供給される。
【０１４０】
この構成において、１／ｍ分周器４１、１／ｎ分周器４２，位相比較器４３、チャージポンプ４４、VCF側ローパスフィルタ４５、及び１６相２端子ＶＣＯ１０は、ファイン側の制御ループを構成するが、これは一般的なＰＬＬと同様である。一般的なＰＬＬ回路構成を図７３に示しているが、上記各部は図７３の１／ｍ分周器１０１、１／ｎ分周器１０２，位相比較器１０３、チャージポンプ１０４、ローパスフィルタ１０５、及びＶＣＯ１０６に相当するものとなる。
【０１４１】
マスターＰＬＬ制御回路６５からのリファレンスクロックが１／ｍ分周器４１で分周され、また１６相２端子ＶＣＯ１０の出力が１／ｎ分周器４２で分周されて、これらが位相比較器４３に入力される。そして位相比較器４３はこれらの の位相差の比較結果をチャージポンプ４４に入力する。チャージポンプ４４は位相差の信号を３値ＰＷＭ形として出力する。
図７４に位相比較器４３の入力とチャージポンプ４４の出力を示す。図７４（ａ）（ｂ）に示される、位相比較器４３に入力される２つの信号、即ちリファレンスクロックの１／ｍと、１６相２端子ＶＣＯ１０の出力の１／ｎとの立ち下がりの差を、チャージポンプ４４で図７４（ｃ）のように３値ＰＷＭ波形に変換し出力するものとなる。
【０１４２】
VCF側ローパスフィルタ４５では、その時定数は追従性を向上させるために小さくしており、このVCF側ローパスフィルタ４５を通してVCFが確定し、１６相２端子ＶＣＯ１０のファイン側制御端子に入力される。
【０１４３】
ラフ側制御ループは、１／ｍ分周器４１、１／ｎ分周器４２，位相比較器４３、チャージポンプ４４、VCF側ローパスフィルタ４５、Ａ／Ｄ変換器４６、ラフ端子制御回路４７、VCR側ローパスフィルタ４８、及び１６相２端子ＶＣＯ１０で構成される。
このラフ側制御ループでは、VCF側ローパスフィルタ４５からのVCFをＡ／Ｄ変換器４６でＡ／Ｄ変換する。この場合VCFは、VDDを最大値、VSSを最小値として変換される。
【０１４４】
ラフ端子制御回路４７では、Ａ／Ｄ変換されたVCF値に対し、VDD/2をセンターとしてVDD側を”＋”、VSS側を”−”の値として処理され、”H”、”L”、”Hi-Z”の3値のPWM波形として出力される。
図７５にラフ端子制御回路４７から出力されるＰＷＭ波形を示す。ＰＷＭ波形の１周期の長さをp とする。ここで、前述した動作の通り、VCF＞VDD/2の場合はVCRを上げ、VCF＜VDD/2の場合はVCRを下げ、VCFがVDD/2になるように制御する。
そのために、図７５において、VCF値＝＋ｑ の場合は、その長さ分”H”を出力し、残りのｐ−ｑ の区間は”Hi-Z”とする。
VCF値＝−ｒ の場合はその長さ分”L”を出力し、残りのｐ−ｒ の区間は”Hi-Z”とする。
このようにＰＷＭ波形ではVCFのVDD/2からのズレ幅 ｑ 、ｒ の大きさに応じた”H”・”L”を出力する。 従ってｑ 、ｒ の値が大きければ出力される”H”・”L”の長さも長くなり、小さければ短くなる。
【０１４５】
このＰＷＭ波形がVCR側ローパスフィルタ４８によってVCRとなり、１６相２端子ＶＣＯ１０のラフ側制御端子に入力される。
ラフ側制御はコントロール電圧変化に対する周波数変化が大きいので、このVCR側ローパスフィルタ４８の時定数は十分大きくし、電圧の変動を緩やかなものにする必要がある。
【０１４６】
以上の構成により、リファレンスクロックに対してファイン端子、ラフ端子の２端子ＶＣＯの制御を行うことにより、上述したようにシームレスかつ広帯域でＣＮＲ（Ｃ／Ｎ比）の優れたＰＬＬが実現できる。
【０１４７】
８．ジッターメータ
ジッターメータ７は、各ＲＦ信号のエッジと仮想チャンネルクロックまでの位相エラーから積算されるエラー量の生成を行い、設定した周期の間積分し、その値をジッター値として出力している。積算を行う周期は、ＲＦ信号の８フレーム周期で行う。
【０１４８】
位相制御／データ抽出回路５で生成された位相エラーを、上述した図２３や図２４と対応させながら図７６に示す。
位相制御が図２３で説明した1T/16モードの時は1T/16、図２４で説明した1T/32モードの時は1T/32の精度で位相エラー量が生成される。
積算されるエラー量は、仮想チャンネルクロックの理想のポイントであるCaseAとCasePまたはCaseP’を０として、それから離れるほど大きくなるような値になる。
【０１４９】
ここで、従来のジッターメータと比較する。図７６では本例及び従来例での位相エラーの変換表を、また図７７では本例及び従来例での位相エラーのリニアリティ特性を示している。
従来のジッターメータは、図７６，図７７からわかるように、位相エラーを1T/8の精度で検出しているため、本例のデジタルＰＬＬの位相エラーの精度より粗い。且つ、従来例では位相エラーと積算されるエラー量は相関が弱くなっている。これは、従来の問題点で述べたように高周波クロックが高い周波数であるためである。これに対して本例では、精度が高くなり、また位相エラーが大きいほど積算されるエラー量は大きくなって、その相関が強いものとなる。
【０１５０】
これらの違いによってジッターメータの特性が変わってくる。市販のジッターメータの値を横軸に、従来及び本例のジッターメータの値を縦軸に図７８に示す。従来のジッターメータは、５%以下では計測不能であったのに対して、今回開発したジッターメータは、すべての領域において綺麗な相関が得られる。
このようにして、ジッターメータは位相制御／データ抽出回路５で生成される精度の高い位相エラー量を使うことにより、高性能なジッターメータ機能をＬＳＩ内部で持つことを可能にしたものである。
【０１５１】
９．本例のデジタルＰＬＬによる効果
以上の説明からわかるように本実施の形態のデジタルＰＬＬシステムでは、まず１６相２端子ＶＣＯ１０を用いることにより、デジタルＰＬＬでありながらアナログＰＬＬと同等の低い動作周波数で、例えばＤＶＤの１６倍速までの高速再生に対応できるものとなる。さらにＲＦ信号を従来に比べて高精度で判定可能になる。
また動作周波数を下げることができたため、ＬＳＩの寿命、歩留まりを向上も実現できる。
またデジタルＰＬＬで構成することにより、温度変化や電源電圧依存を受けないシステムを実現できる。
また広いキャプチャーレンジ、ロックレンジを有することになるため、アクセスタイムを短縮することができた。
【０１５２】
またアシンメトリずれをデジタルデータとして補正することが可能になり、例えば一般に流通しているアシンメトリずれディスク（粗悪ディスク）に対しての再生能力も強化できる。
また、フォーマット違反のランレングスデータを正しいランレングスデータへ補正することで、粗悪ディスクの再生能力を強化できる。さらに、すべての補正内容をモニタ可能とすることで、粗悪ディスクのエラーの傾向を容易に解析できるようになった。
またシンクパターンを正しく補正することにより、従来のシンク保護に加え、さらに保護機能を強化した。
また位相制御のループゲイン、不感帯、フォーマット違反したランレングスデータの位相制御オン／オフ機能を用いることにより、従来再生不能であった粗悪ディスクをも再生可能とできる。
【０１５３】
またＶＣＯの制御端子をラフ側、ファイン側の2つに分けることにより、コントロール電圧にのるノイズの影響を小さくしつつ、シームレスに且つＲＦ信号の時間軸方向の揺らぎに対して追従性を高めることを可能にした。
またnTap Modeを設定することで、ＣＮＲの優れた領域での再生、及び１６相２端子ＶＣＯ１０のクロックに位相差が生じた場合でも位相のずれの影響を小さくすることを可能にした。
またＲＦ信号のエッジ毎に生成される位相エラー値を積算することで、高い精度でジッター値を計測することが可能となった。
またいかなる再生速度においてもジッター値を正確に計測できるようになり、再生速度に応じたＲＦ信号の波形整形ができるようになった。
またジッターメータをＬＳＩに内蔵することにより、市販の測定器を使うことなくＲＦ信号のジッターを計測できるようになった。たとえば、製造の最終工程での製品チェックなどで利用する事ができる。
【０１５４】
１０．１６相ＶＣＯの位相誤差判定
１０−１ 位相誤差
以上説明してきた本例のデジタルＰＬＬシステムでは、パルス長計測回路２において、１６相２端子ＶＣＯ１０からの１６相クロック（CLK1、CLK2、・・・CLK16)を用いて、入力されるＲＦ信号のパルス長を計測している。
そのため１６相クロックが一定の位相差(360゜/16＝22.5°)で保たれていなければ、パルス長を正しく計測することができなくなり、プレヤビリティに影響を与えてしまう。そこで１６相クロックが正しい位相差を保っているのかを判定するテストをしなければならない。
【０１５５】
位相差のずれを検出する方法としては、１６相クロックをテスタで直接計測する方法が考えられるが、１６相２端子ＶＣＯ１０はテスタに入力しているテスト信号に対して非同期に発振するため、基準点がわからず位相差を測定することができない。そのために１６相クロックを直接計測する以外のテスト方法が必要になる。
【０１５６】
１６相クロックの位相差のずれは、図７９に示すように２種類ある。定常的な位相誤差と、クロックにジッター成分がある場合の位相誤差である。
図７９（ａ）は、位相誤差のない理想的な状態を示している。即ち各クロックＣＬＫ１〜ＣＬＫ１６が、順次２２．５°の位相差を保っている状態である。
図７９（ｂ）は、例えばクロックＣＬＫ９が、破線で示す理想的な位置より矢印Ｆだけ定常的にずれている状態を示している。
図７９（ｃ）は、例えばクロックＣＬＫ９がジッター成分をもち、破線で示す理想的な位置から矢印Ｊの範囲で揺らいでいる状態を示している。
本例では、これらの定常的な位相誤差と、ジッターによる位相誤差を、それぞれ後述するように判定する。
【０１５７】
１０−２ 位相誤差判定のための構成
図１に示す本例のデジタルＰＬＬシステムでは、位相誤差判定のための構成として、セレクタ９１、ＶＣＯテスト用カウント回路９２、クロック選択回路９３、１／６分周器９４、制御／計測値出力回路９５が設けられる。
【０１５８】
上述したようにセレクタ９１は、通常はアシンメトリ補正回路１の入力を常に選択しているが、位相誤差判定を行う際には、入力を選択する。具体的には、上記の定常的な位相誤差を判定する際には、アシンメトリ補正回路１の入力であるＲＦ信号を、１６相クロックと非同期のＲＦ信号として選択する。
一方、ジッタによる位相誤差を判定する際には、１／６分周器９４の出力を、１６相クロックと同期したＲＦ信号として選択する。
【０１５９】
ＶＣＯテスト用カウント回路９２には、セレクタ９１で選択されたＲＦ信号と、１６相クロックが供給される。そしてＲＦ信号について１６相クロックでサンプリングを行い、各クロックＣＬＫ１〜ＣＬＫ１６の間に発生するＲＦ信号の変化点をカウントする。
【０１６０】
クロック選択回路９３は、１６相クロックの各クロックＣＬＫ１〜ＣＬＫ１６の内で１つのクロックを選択して出力する。
１／６分周器９４は、クロック選択回路９３で選択されたクロックを分周し、１６相クロックに同期したＲＦ信号としてセレクタ９１に供給する。
【０１６１】
制御／計測値出力回路９５は、位相誤差判定のための動作制御として、セレクタ９１の切換制御、クロック選択回路９３の選択指示を行う。また、ＶＣＯテスト用カウント回路９２によるカウント値を取込、端子９６から出力する。端子９６は、例えば当該デジタルＰＬＬシステムとしてのＬＳＩに設けられる端子である。
【０１６２】
なお、これらの構成はデジタルＰＬＬシステムとしてＬＳＩに内蔵されるものとして説明するが、これらを内蔵せず、上記各構成が測定用の外部装置において設けられるようにしてもよい。その場合、デジタルＰＬＬシステムのＬＳＩとしては、例えば２値化したＲＦ信号や１６相クロックの出力端子、分周器９４の出力の入力端子などを形成しておき、測定用の外部装置と接続することで図１の構成が成立するようにすればよい。
【０１６３】
１０−３ 定常的位相誤差の判定
以下、上記２種類の位相差のずれを検出するためのテスト処理を述べる。
まず１６相クロックが理想的な位相差から定常的にずれている事を検出する方式について図８０を用いて説明する。
【０１６４】
この場合のテスト方法は、１６相２端子ＶＣＯ１０とは非同期なＲＦ信号を入力し、１６相クロックでサンプリングを行い、各クロック間に来るＲＦ信号の変化点（２値化された信号のＨ／Ｌの変化点：信号のエッジ）の数を計測するものである。
この場合、ＲＦ信号とＶＣＯクロック周波数が非同期なので、長い時間で考えるとＲＦ信号の変化点は１６相クロックの一周期の間に均一に存在する。
図８０（ａ）は位相差が理想状態である場合を示しているが、この理想状態においては、各クロック間に来るＲＦ信号の変化点の数はすべて等しくなる。
例えば図８０（ａ）の下部に、クロック間のＲＦ信号の変化点の数を示しているが、ここでは１６相クロックの一周期において８００回のＲＦ信号の変化点があるとし、位相差が理想状態であることから、各クロック間に均等に５０回ずつＲＦ信号の変化点がカウントされたことを示している。
【０１６５】
ところが、図８０（ｂ）のように位相誤差がある場合は、各クロック間に来るＲＦ信号の変化点の数は等しくならない。
例えば図示するようにクロックＣＬＫ９が定常的にずれているとした場合、先ほどと同様に８００回のＲＦ信号の変化点が各クロック間にどのように分布するかを計測すると、定常的位相誤差でクロックＣＬＫ８とＣＬＫ９の間隔が広くなっているため、その期間に８０回もＲＦ信号の変化点が計測されている。またクロックＣＬＫ９とＣＬＫ１０の間は狭くなっているので、その期間では２０回しか計測されない。
つまり、定常的な位相誤差がある場合、各クロック間の計測値が一定にならない。従って、各クロック間に来るＲＦ信号の変化点の数を計測することにより、定常的な位相ずれを検出することができる。
【０１６６】
このような方式で定常的位相誤差を判別するテスト処理手順を図８１に示す。このテストを開始する際には、ステップＦ１０１としてセレクタ９１を非同期のＲＦ信号側に設定する。つまり、制御／計測値出力回路９５は、セレクタ９１がアシンメトリ補正回路１からの入力を選択するように制御する。
ステップＦ１０２としては、この状態で、ＶＣＯテスト用カウント回路９２においてＲＦ変化点の数のカウントが行われる。
即ち、１６相クロックの各クロックのタイミングでカウントリセット／スタートを行いながら、ＲＦ信号のエッジをカウントしていく。
ステップＦ１０３では、制御／計測値出力回路９５が、ＶＣＯテスト用カウント回路９２が各クロックのタイミングでリセットされる際のカウント値を取り込み、それを端子９６から出力する。このステップＦ１０２，Ｆ１０３が、ステップＦ１０４でテスト終了とされるまで繰り返される。
従って、図８０（ａ）（ｂ）においてそれぞれ下部に示した値、つまりクロック間のＲＦ信号変化点のカウント値が、順次継続して端子９６から出力されていくことになる。
そして端子９６には例えばロジックテスタを接続し、出力されてくる計測値を観測していけば、位相誤差判定ができるものとなる。つまり各クロック間で一定の計測値が得られていれば理想状態であり、逆に一定でなければ位相誤差が生じていると判定できる。
【０１６７】
１０−４ ジッタによる位相誤差の判定
次にクロックがジッターを持っている場合の判定方法について図８２を用いて説明する。
このテストの際には、１６相クロックのうち１つのクロックを６分周したものをＲＦ信号とする。即ち１６相クロックに同期したＲＦ信号とする。そして、このＲＦ信号について１６相クロックでサンプリングを行い、各クロック間に来るＲＦ信号の変化点の数を計測することで、ＲＦ信号と各クロックのタイミング関係を検出する。
【０１６８】
図８２（ａ）（ｂ）は、例えばクロックＣＬＫ１を分周した信号をＲＦ信号とした場合を示している。
図８２（ａ）は、１６相クロックがジッタ成分を持っていない理想状態である。
クロックＣＬＫ１を分周して得たＲＦ信号は、配線遅延等により一定時間遅れる。そしてこの場合、クロックにジッタ成分が無ければ、ＲＦ信号の変化点は必ずクロックＣＬＫ８とＣＬＫ９の間に入ることになる。クロックＣＬＫ８とＣＬＫ９の間に入るのは、分周したＲＦ信号の周波数と配線等の遅延により、ＲＦ信号の変化点がクロックＣＬＫ１のタイミングから固定の期間遅れて発生することによるものであり、この例では、その変化点タイミングがクロックＣＬＫ８とＣＬＫ９の間に入るということである。
従って、変化点の数としては、クロックＣＬＫ８とＣＬＫ９の間のみカウントされる。
【０１６９】
一方、図８２（ｂ）はクロックＣＬＫ９がジッタにより揺らいでいる場合を示している。この場合、ＲＦ信号の変化点のタイミングは、必ずしもクロックＣＬＫ８とＣＬＫ９の間に入るとは限らない。つまり、クロックＣＬＫ９の時間軸方向の揺らぎにより、例えばクロックＣＬＫ９とＣＬＫ１０の間のタイミングでＲＦ信号の変化点がカウントされることもある。
つまりこの場合、例えばクロックＣＬＫ１を分周したＲＦ信号の変化点タイミングを計測していき、そのＲＦ信号の変化点のタイミングと各クロックのタイミング関係が固定的であれば、クロックＣＬＫ９にジッタによるクロックの揺らぎがなく、逆にタイミング関係が変動する場合はクロックＣＬＫ９にジッタによる位相誤差が発生していると判定できる。
従って、分周してＲＦ信号とするクロックを順次切り換えて上記判定を行うことにより、クロックＣＬＫ１〜ＣＬＫ１６のすべてについて順次、ジッタによる位相誤差発生の有無を判定できるものとなる。
【０１７０】
このような方式でジッタによる位相誤差を判別するテスト処理手順を図８３に示す。
このテストを開始する際には、ステップＦ２０１としてセレクタ９１を、１６相クロックに同期したＲＦ信号側に設定する。つまり、制御／計測値出力回路９５は、セレクタ９１が１／６分周器９４からの入力を選択するように制御する。
【０１７１】
制御／計測値出力回路９５は、ステップＦ２０２で変数ｎ＝１とし、またステップＦ２０３で変数Ｒ＝１とする。変数ｎはクロック選択回路９３で選択させるクロックを指定する変数であり、変数Ｒは、或るクロックの選択状態においてＲＦ信号とクロックのタイミング関係を計測する回数を示す変数である。
そしてステップＦ２０３では、制御／計測値出力回路９５はクロック選択回路９３に対してクロックＣＬＫ（ｎ）の選択指示を行う。従って最初はクロック選択回路９３でクロックＣＬＫ１が選択され、クロックＣＬＫ１が１／６分周器９４で分周されて、ＲＦ信号とされることになる。
【０１７２】
ステップＦ２０４としては、この状態で、ＶＣＯテスト用カウント回路９２においてＲＦ変化点の数のカウントが行われる。
即ち、１６相クロックの各クロックのタイミングでカウントリセット／スタートを行いながら、ＲＦ信号のエッジをカウントしていく。上記図８２で説明したように、ＲＦ信号の変化点は、或るクロックＣＬＫ（ｘ）とＣＬＫ（ｘ＋１）の間で観測される（カウントアップされる）。制御／計測値出力回路９５は、各クロック間でのカウント値が「０」か「１」かにより、ＲＦ信号の変化点とクロックのタイミング関係を判別でき、そのタイミング関係の計測値を端子９６から出力する。
この処理が、ステップＦ２０８で変数Ｒがインクリメントされながら繰り返され、ステップＦ２０７で変数Ｒが所定値Ｒｔｈ以上とされるまで行われる。つまりクロックＣＬＫ１を用いたＲＦ信号の変化点と１６相の各クロックのタイミング関係検出がＲｔｈ回行われる。
そして端子９６には例えばロジックテスタを接続し、出力されてくる計測値を観測していけば、例えば図８２の例に則して言えば、クロックＣＬＫ９のジッタによる位相誤差判定ができるものとなる。つまり、ＲＦ信号の変化点がクロックＣＬＫ８とＣＬＫ９の間にあることがＲｔｈ回の全て（或いはほぼ全て）検出されれば、クロックＣＬＫ９にジッタ成分はないと判定でき、逆にＲＦ信号の変化点がクロックＣＬＫ８とＣＬＫ９であったり、クロックＣＬＫ９とＣＬＫ１０の間であったりと、一定でなければ、クロックＣＬＫ９にジッタ成分があると判定できる。
【０１７３】
なお、制御／計測値出力回路９５は、タイミング関係の情報を端子９６から出力してもよいが、各クロック間のカウント値をそのまま端子９６から出力し、ロジックテスタ側でタイミング関係を確認するような処理でも良い。
あるいはＲｔｈ回での各クロック間のカウント値を累計し、その累計値を端子９６から出力してもよい。例えば、クロックＣＬＫ１を元とするＲＦ信号の場合、ジッタがなければ、クロックＣＬＫ８とＣＬＫ９の間の累計値はＲｔｈになり、他のクロック間は０になる。このような累計値をロジックテスタで確認しても、ジッタ判定が可能である。
【０１７４】
Ｒｔｈ回の処理を完了したら、制御／計測値出力回路９５はステップＦ２０９で変数ｎが１６に達しているか否かを確認し、達していなければステップＦ２１０で変数ｎをインクリメントしてステップＦ２０３に戻る。
そして変数Ｒを１にセットし、またステップＦ２０４でクロック選択回路９３へクロックＣＬＫ（ｎ）の選択指示を行う。従って今度は、クロックＣＬＫ２を分周してＲＦ信号とし、同様にＲｔｈ回、タイミング関係を計測する処理を行う。これによってクロックＣＬＫ１０についてジッタの有無の判定ができる。
【０１７５】
さらにその後、変数ｎをインクリメントし、順次クロック選択回路９３での選択クロックをＣＬＫ３，ＣＬＫ４・・・と変化させながら同様の処理を行い、クロックＣＬＫ１６の選択状態での処理を終えれば、ステップＦ２０９からテストを終了する。この時点で、クロックＣＬＫ１〜ＣＬＫ１６の全てについて、ジッタの有無を判定できていることになる。
【０１７６】
１０−５ 位相誤差判定による効果
以上のような位相誤差判定を行うことで、本例のデジタルＰＬＬシステムにおける１６相クロックの適否を容易に判別することができる。これによって、例えば本例のデジタルＰＬＬシステムを実装したＬＳＩについての製品テストが効率よく実施でき、また適切に製品の合否判定が可能となる。特に上述したように１６相クロックの位相誤差は直接計測できなかったが、上記方法で計測することで、１６相クロック位相誤差が判定できることで、ＬＳＩの合否判定の信頼性を向上させるものとなる。
また、図１のようにＬＳＩ内部に位相誤差判定のための構成を備えることで、ロジックテスタに特別な機器を付与することなく１６相クロックの位相差のずれを検出することができ、テストコストを抑えることができる。さらには、ロジックテスタを有することで測定可能となるため、外部業者への測定委託などの容易性も向上し、製造効率向上に寄与する。
【０１７７】
【発明の効果】
以上の説明から理解されるように本発明では、２値化した再生信号を高周波クロックで計測することは行わずに、Ｎ相クロック（例えば１６相クロック）を用いて、パルス長データを生成する。そしてパルス長データを仮想チャンネルクロックによりカウントすることでランレングスデータを抽出する。さらに２端子制御のＮ相ＶＣＯを用いる。
これにより、高周波クロックが不要となり、動作周波数を低く抑えることができるという効果がある。そしてこのため、例えばＤＶＤ１６倍速などの高速再生にも容易に対応できる。
また例えばディスクの低倍速再生から高倍速再生についてシームレスな追従も可能である。特にＶＣＯ制御をラフ側、ファイン側の２つに分けることにより、コントロール電圧にのるノイズの影響を小さくしつつ、シームレスに且つＲＦ信号の時間軸方向の揺らぎに対して追従性を高めることが可能になる。
また、Ｎ相クロックにより、（１／Ｎ）精度のパルス長計測が可能となるため、再生信号のパルス長を、より高精度に測定できるという効果もある。
また従来のデジタルＰＬＬに比べて動作周波数を下げることができることは、本発明を実現するＬＳＩの寿命や歩留まりを向上させることにもなる。
【０１７８】
そして、このようなデジタルＰＬＬ装置では、Ｎ相クロックの各クロックの位相差が一定に保たれ、位相誤差が無いことが、そのプレヤビリティの向上のために要求されるが、本発明では、入力信号としてＮ相クロックと非同期の信号を入力し、Ｎ相クロックの各クロックの間の期間における非同期の信号の変化点の数を検出する。位相誤差がなければ、各クロック間の変化点の数は、平均的に見て一定であるはずであるため、各クロックの間の期間における非同期の信号の変化点の数を観測していけば、Ｎ相クロックの定常的な位相誤差を判定できる。
また、入力信号としてＮ相のクロックと同期した信号を入力し、同期した信号の変化点の位置と、Ｎ相クロックの各クロックとのタイミング関係を検出する。ジッタによるクロックの揺らぎがなければ、同期した信号の変化点のタイミングとＮ相の各クロックのタイミング関係は固定的であるため、タイミング関係を観測すればジッタによるクロック位相の揺らぎを判別できる。
即ちこれらの手法で、Ｎ相クロックの位相誤差を簡易且つ適切に判定することができるという効果がある。
また実際には、ロジックテスター等により上記変化点の計測値を観測していけばよいため、テストコストは抑えられ、また効率的なテスト作業が可能となる。
【０１７９】
さらに本発明のデジタルＰＬＬ装置では、入力選択手段、変化点検出手段を備えること、さらにはクロック選択手段、同期信号生成手段を備える（例えばデジタルＰＬＬとしてのチップ内に内蔵する）ことで、上記の位相誤差判定の実施が容易なものとなる。特にロジックテスターに特別な機器や回路を付加することなく、判定が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデジタルＰＬＬシステムのブロック図である。
【図２】実施の形態のパルス長計測回路２のブロック図である。
【図３】実施の形態のランレングスデータ生成処理の説明図である。
【図４】実施の形態の１６相クロックの波形図である。
【図５】実施の形態の１６相レジスタ回路のブロック図である。
【図６】実施の形態のノイズ時のエッジ検出の説明図である。
【図７】実施の形態の２端子制御ＶＣＯの特性の説明図である。
【図８】実施の形態のパルス長計測の説明図である。
【図９】実施の形態のパルス長計測の説明図である。
【図１０】実施の形態の１６相クロックの位相差の説明図である。
【図１１】実施の形態の１６相クロックの位相差の説明図である。
【図１２】実施の形態のＲＦ信号とＶＣＯ周波数の周波数ずれの説明図である。
【図１３】実施の形態のＲＦ信号とＶＣＯ周波数の周波数ずれの際のパルス長データの説明図である。
【図１４】パルス長に対する周波数ずれの影響の説明図である。
【図１５】ディフェクトによるアシンメトリずれの説明図である。
【図１６】アシンメトリずれによるＲＦ信号の２値化への影響の説明図である。
【図１７】実施の形態のアシンメトリずれ検出アルゴリズムの説明図である。
【図１８】時間経過に伴うアシンメトリずれの変化の説明図である。
【図１９】ＲＦ信号と従来のチャンネルクロックの説明図である。
【図２０】従来のデジタルＰＬＬでのチャンネルクロック生成の説明図である。
【図２１】実施の形態の仮想チャンネルクロックの説明図である。
【図２２】実施の形態の仮想チャンネルクロックの立ち上がり位置の説明図である。
【図２３】実施の形態のパルス長データと仮想チャンネルクロックの位相関係の説明図である。
【図２４】実施の形態のパルス長データと仮想チャンネルクロックの位相関係の説明図である。
【図２５】実施の形態のパルス長データと仮想チャンネルクロックの位相が理想的な状態の説明図である。
【図２６】実施の形態のＲＦ信号とランレングスデータと位相エラーの説明図である。
【図２７】実施の形態のＲＬＬ回路の処理構成のブロック図である。
【図２８】ランレングスデータの単発エラーの例の説明図である。
【図２９】ランレングスデータの２連続エラーの例の説明図である。
【図３０】ランレングスデータの３連続エラーの例の説明図である。
【図３１】ランレングスデータの４連続以上のエラーの例の説明図である。
【図３２】ランレングスデータの１２Ｔエラーの例の説明図である。
【図３３】ランレングスデータのシンクエラーの例の説明図である。
【図３４】実施の形態の０Ｔ単発エラーの補正の説明図である。
【図３５】実施の形態の０Ｔ単発エラーの補正例の説明図である。
【図３６】実施の形態の０Ｔ単発エラーの補正例の説明図である。
【図３７】実施の形態の０Ｔ単発エラーの補正例の説明図である。
【図３８】実施の形態の１Ｔ単発エラーの補正の説明図である。
【図３９】実施の形態の１Ｔ単発エラーの補正例の説明図である。
【図４０】実施の形態の１Ｔ単発エラーの補正例の説明図である。
【図４１】実施の形態の１Ｔ単発エラーの補正例の説明図である。
【図４２】実施の形態の２Ｔ単発エラーの補正の説明図である。
【図４３】実施の形態の２Ｔ単発エラーの補正例の説明図である。
【図４４】実施の形態の２連続エラーの補正の説明図である。
【図４５】実施の形態の２連続エラーの補正例の説明図である。
【図４６】実施の形態の２連続エラーの補正例の説明図である。
【図４７】実施の形態の２連続エラーの補正例の説明図である。
【図４８】実施の形態の３連続エラーの補正の説明図である。
【図４９】実施の形態の３連続エラーの補正例の説明図である。
【図５０】実施の形態の３連続エラーの補正の説明図である。
【図５１】実施の形態の３連続エラーの補正例の説明図である。
【図５２】実施の形態の３連続エラーの補正の説明図である。
【図５３】実施の形態の３連続エラーの補正例の説明図である。
【図５４】実施の形態の３連続エラーの補正例の説明図である。
【図５５】実施の形態の４連続以上のエラーの補正の説明図である。
【図５６】実施の形態の４連続以上のエラーの補正例の説明図である。
【図５７】実施の形態の１２Ｔエラーの補正の説明図である。
【図５８】実施の形態の１２Ｔエラーの補正例の説明図である。
【図５９】シンクパターンの説明図である。
【図６０】実施の形態のシンクエラーの補正例の説明図である。
【図６１】実施の形態のシンクエラーの補正例の説明図である。
【図６２】実施の形態のシンクエラーの補正例の説明図である。
【図６３】実施の形態のシンクエラーの補正例の説明図である。
【図６４】実施の形態のシンクエラーの補正例の説明図である。
【図６５】実施の形態のシンクエラーの補正例の説明図である。
【図６６】実施の形態のシンクエラーの補正例の説明図である。
【図６７】実施の形態のシンクエラーの補正例の説明図である。
【図６８】実施の形態のシンクエラーの補正例の説明図である。
【図６９】実施の形態のシンクエラーの補正例の説明図である。
【図７０】実施の形態の１６相２端子ＶＣＯ１０の特性の説明図である。
【図７１】実施の形態の１６相２端子ＶＣＯ１０の制御方法の説明図である。
【図７２】実施の形態の２端子ＶＣＯ制御回路のブロック図である。
【図７３】一般的なＰＬＬ回路構成のブロック図である。
【図７４】実施の形態の位相比較入力とチャージポンプ出力の波形図である。
【図７５】実施の形態のラフ端子制御回路の出力の波形図である。
【図７６】実施の形態及び従来のジッターメータの位相エラー変換の説明図である。
【図７７】実施の形態及び従来のジッターメータの位相エラーのリニアリティの説明図である。
【図７８】実施の形態の及び従来のジッターメータの計測値の説明図である。
【図７９】実施の形態の１６相クロックの位相誤差の説明図である。
【図８０】実施の形態の１６相クロックの定常的位相誤差判定の説明図である。
【図８１】実施の形態の１６相クロックの定常的位相誤差判定手順のフローチャートである。
【図８２】実施の形態の１６相クロックのジッタによる位相誤差判定の説明図である。
【図８３】実施の形態の１６相クロックのジッタによる位相誤差判定手順のフローチャートである。
【図８４】従来のデジタルＰＬＬシステムのブロック図である。
【図８５】アナログ回路によるアシンメトリ補正の回路図である。
【図８６】１端子制御ＶＣＯの周波数特性の説明図である。
【図８７】４つの１端子ＶＣＯを用いる場合の説明図である。
【図８８】実際のＶＣＯの周波数特性の説明図である。
【図８９】パルス長に対する周波数ずれの影響の説明図である。
【図９０】アシンメトリずれによるＲＦ信号の２値化への影響の説明図である。
【符号の説明】
１ アシンメトリ補正回路、２ パルス長計測回路、３ 周波数制御回路、
４ デジタルアシンメトリ補正回路、５ 位相制御／データ抽出回路、６ ＲＬＬ回路、７ ジッターメータ、８ マスターＰＬＬ制御回路、９ ２端子ＶＣＯ制御回路、１０ １６相２端子ＶＣＯ、９１ セレクタ、９２ ＶＣＯテスト用カウント回路、９３ クロック選択回路、９４ １／６分周器、９５ 制御／計測値出力回路

Claims (7)

1. 入力信号とランレングスデータの周波数に基づくリファレンスクロックを生成し、該リファレンスクロックを用いてＮ相クロックを生成するクロック生成手段と、上記２値化された再生信号のパルス長を上記Ｎ相クロックを用いて計測し、パルス長データを出力するパルス長計測手段と、上記パルス長データを仮想チャンネルクロックでカウントすることで、ランレングスデータを抽出するランレングスデータ抽出手段とを備えたデジタルＰＬＬ装置における、上記Ｎ相クロックの位相誤差判定方法として、
   上記入力信号として上記Ｎ相クロックと非同期の信号を入力し、
   上記Ｎ相クロックの各クロックの間の期間における上記非同期の信号の変化点の数を検出し、
   上記変化点の数の検出結果から上記Ｎ相クロックの位相誤差を判定することを特徴とする位相誤差判定方法。
2. 入力信号とランレングスデータの周波数に基づくリファレンスクロックを生成し、該リファレンスクロックを用いてＮ相クロックを生成するクロック生成手段と、上記２値化された再生信号のパルス長を上記Ｎ相クロックを用いて計測し、パルス長データを出力するパルス長計測手段と、上記パルス長データを仮想チャンネルクロックでカウントすることで、ランレングスデータを抽出するランレングスデータ抽出手段とを備えたデジタルＰＬＬ装置における、上記Ｎ相クロックの位相誤差判定方法として、
   上記入力信号として上記Ｎ相のクロックと同期した信号を入力し、
   上記同期した信号の変化点のタイミングと、上記Ｎ相クロックの各クロックとのタイミング関係を検出し、
   上記タイミング関係の検出結果から上記Ｎ相クロックの位相誤差を判定することを特徴とする位相誤差判定方法。
3. 上記同期した信号は、上記Ｎ相クロックから選択した１つのクロックを分周して生成するとともに、
   上記選択するクロックを順次変更しながら、上記同期した信号の変化点のタイミングと、上記Ｎ相クロックの各クロックとのタイミング関係を検出することを特徴とする請求項２に記載の位相誤差判定方法。
4. 入力信号とランレングスデータの周波数に基づくリファレンスクロックを生成し、該リファレンスクロックを用いてＮ相クロックを生成するクロック生成手段と、
   上記２値化された再生信号のパルス長を上記Ｎ相クロックを用いて計測し、パルス長データを出力するパルス長計測手段と、
   上記パルス長データを仮想チャンネルクロックでカウントすることで、ランレングスデータを抽出するランレングスデータ抽出手段と、
   上記入力信号として、上記Ｎ相クロックと非同期の信号と、上記Ｎ相クロックと同期した信号を選択する入力選択手段と、
   上記入力選択手段で選択された入力信号の変化点を、上記Ｎ相クロックの各クロックとの関係において検出する変化点検出手段と、
   を備えたことを特徴とするデジタルＰＬＬ装置。
5. 上記変化点検出手段は、上記Ｎ相クロックの各クロックの間の期間における上記非同期の信号の変化点の数を検出することを特徴とする請求項４に記載のデジタルＰＬＬ装置。
6. 上記変化点検出手段は、上記同期した信号の変化点のタイミングと、上記Ｎ相クロックの各クロックとのタイミング関係を検出することを特徴とする請求項４に記載のデジタルＰＬＬ装置。
7. 上記Ｎ相クロックから１つのクロックを選択するクロック選択手段と、
   上記クロック選択手段で選択されたクロックを分周して、上記同期した信号を生成する同期信号生成手段と、
   をさらに備えたことを特徴とする請求項４に記載のデジタルＰＬＬ装置。

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