WO2005086352A1 - 位相同期回路および情報再生装置 - Google Patents

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Definitions

  • Patent Document 2 JP-A-11-308097
  • Figure 10A Figure 10H is a timing chart showing the operation of the integrator and comparator using a counter.
  • the comparator FIG. 14 is a diagram illustrating an operation example when NONM is output.
  • FIGS. 12A to 12F are timing charts showing the operation of the pattern detection and gain adjustment circuit at the initial frequency pull-in.
  • the NRZ data is encoded by the encoder 20, and the laser of the optical head 12 is drive-controlled by the laser driver 21 based on the result.
  • the frequency of the input data signal is considered to be higher than the oscillation frequency of VC023, and thus the up signal UP is output.
  • the flip-flops 201-203 are arranged at the input stage of the frequency comparator 25, and latch the zero-cross signal ZC by the zero-cross comparator 24 in synchronization with the three-phase clocks CLKA, CLKB, and CLKC of the VC023.
  • the EXOR 218 performs an exclusive OR operation on the output A1 of the flip-flop 204 and the output B1 of the flip-flop 205, and outputs the result to the H input of the switch 226, the negative input of the AND gate 221 and the first input of the AND gate 222. The negative input and the first input of OR gate 223.
  • the Q output of flip-flop 207 is supplied to the L input of switch circuit 226, the D input of the next flip-flop 210, the first input of AND gate 231 and the third input of AND gate 234.
  • the Q output of flip-flop 213 is provided to a second input of AND gate 230.
  • the Q output of flip-flop 214 is provided to a third input of AND gate 231 and a second input of AND gate 232.
  • the AND gates 229 and 230 do not output the up signal UP or the down signal DOWN because there is no edge phase transition and the error cannot be detected. Output low level signals to the gates 224 and 225, respectively.
  • the AND gates 233 and 234 do not output the up signal UP or the down signal DOWN because there is no edge phase transition and error detection is not possible. Output low level signals to the gates 224 and 225, respectively.
  • the OR gate 224 takes the logical sum of the output signals of the AND gates 229, 231 and 233, and supplies the OR signal to the D input of the flip-flop 216 in the output stage of the up signal UP.
  • the output B3 of the flip-flop 208 and the output C4 of the flip-flop 212 are output.
  • the output of the flip-flop 215, which is at a high level and latches data 1T earlier, is also at a high level.
  • the AND gate 233 assumes that the frequency of the input data signal is higher than the oscillation frequency of VC023, and supplies a high-level signal to the OR gate 224 to output the up signal UP. I do.
  • each peak of the distribution is a 2T-8T pattern.
  • the ratio of 2T per unit time is the largest, and it is considered that the signal quality of this edge has a large effect on the accuracy of frequency detection.
  • FIG. 8 is a diagram showing output characteristics of the frequency comparator.
  • the horizontal axis represents the frequency error (FERR), and the vertical axis represents the output (FCMPOT) of the frequency comparator.
  • the frequency detection gain is not constant with respect to the frequency error, but has a convex shape with a peak around 7% of the frequency error.If the frequency error increases, the gain decreases. I will.
  • the up signal UP and the down signal DOWN which are the outputs of the frequency detector 25, are integrated in the integration circuit 26.
  • the three error signals UPM, DOWNM, and NONM from the comparator 27 are input to the pattern detection and gain adjustment circuit 28.
  • the pattern detection and gain adjustment circuit 28 includes three signals UPM, D
  • the pattern detection and gain adjustment circuit 28 Is not output, and the gain is set to 0.
  • FIGS. 13A to 13F are timing charts showing an example of the operation of the pattern detection and gain adjustment circuit 28 during the pull-in operation based on the logic of FIG.
  • the output of the ADC 16 is input to the phase comparison circuit 22 of the PLL circuit 40, and the phase error data S22 is integrated by the loop filter 30, and controls the VC023 to match the sampling phase of the ADC16.
  • the zero-cross signal ZC from the zero-cross comparator 24 is fetched in synchronization with the three-phase clocks CLKA, CL KB, and CLKC from the VC023, and thereafter, for example, to the first-phase clock CLKA.
  • a frequency detection method other than the above for example, in a frequency comparison method of directly measuring the zero-cross interval of data, the influence of erroneous detection is reduced, and a stable and high-speed frequency pull-in is possible.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

　周波数比較器の誤検出が発生しても、その影響を低減でき、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置であって、ＶＣＯ２３によるクロックＣＬＫＡ～Ｃに同期してゼロクロス信号ＺＣを取り込み、クロックＣＬＫＡに同期してゼロクロスのエッジがどの位相からどの位相に変化したか観察することにより周波数の高低を周波数誤差として検出しアップ信号ＵＰ、ダウン信号ＤＯＷＮを出力する周波数比較器２５と、信号ＵＰまたはＤＯＷＮを積分する積分回路２６と、積分されたアップ信号ＵＰまたはダウン信号ＤＯＷＮ受けて、周波数誤差の向きを判定し、ＵＰＭ，ＤＯＷＮＭ，ＮＯＮＭの３信号を出力するコンパレータ２７と、信号ＵＰＭ、ＤＯＷＮＭ、およびＮＯＮＭの時系列のパターンから、信号を出力するか否かおよび帰還ゲインを決定して出力するゲイン調整回路２８とを有する。

Description

位相同期回路および情報再生装置
技術分野
[0001] 本発明は、たとえば光ディスク装置等の RF信号処理系に適用される位相同期回路
(PLL : Phase Locked Loop)およびそれを備えた情報再生装置に関するもので ある。
背景技術
[0002] 一般的に、光ディスク等のデジタル記録再生装置の RF信号処理系では、データを 記録再生するために位相、周波数を比較して適切なクロックを得る PLL回路が用い られている。
[0003] 光ディスクの PLL回路における周波数比較の方法として、たとえばディスク上のゥォ ブル信号を抜き出し、この周波数にロックすることによりディスクの回転速度に同期す る方法が使われている。
し力しこの方法は、たとえばゥォブル信号が存在しな 、ディスクの場合（1例としてブ ルレィディスクの ROM、以下 BDROM)には使用することができない。
[0004] ゥォブル信号を使用しないで、記録フレーム毎に周期的に記録されているフレーム 同期信号を抜き出し、この信号にロックする方法も使用されている (たとえば特許文献
1参照)。
[0005] また、ランダムなデータパターンから、周波数誤差を抽出する方法としては、電圧制 御発振器 (VCO)基準の多相クロックあるいは、リング VCOの多相クロックを基準にし たデータエッジの位相遷移をモニタする方法が知られて 、る（たとえば特許文献 2参 照)。
特許文献 1：特開平 11 232795号公報
特許文献 2：特開平 11—308097号公報
発明の開示
発明が解決しょうとする課題
[0006] しカゝしながら、特許文献 1に記載された方式の場合には、位相周波数比較周期が フレーム周期に依存して長くなつてしまうため（BDROMの場合には 1932T周期）、フ レームシンク検出確立までの時間も含めると引き込みに時間が力かってしまい、高速 での周波数引き込みには向かないという不利益がある。
[0007] また、特許文献 2に記載された方式では、高密度光ディスクに応用した場合には、 アナログ信号の等化誤差やディスクの摂動、ノイズの影響等により入力データエッジ の品質が悪いため、周波数検出器の誤検出が多発し、安定した周波数引き込みを 行うことができな ヽと 、う不利益がある。
またこの方式では、周波数検出ゲインが周波数誤差に対して比例せず、ある程度 誤差が大きくなるとゲインが低下してくるため、初期周波数誤差が大きい状態でのこ のような誤検出は引き込み時間を増大させ、あるいは引き込みレンジ外へ周波数が 発散してしまう可能性もある。
さらに、位相モードへの切り替え時に周波数誤差は位相引き込みレンジ内にある必 要があるが、周波数ループの誤検出により収束値が安定しない場合には、位相引き 込みができず、データが読めなくなってしまう可能性がある。
周波数ループの安定性を確保するためにはループゲインを下げれば良 、が、その 場合には引き込みに力かる時間が増大してしまう。
[0008] 本発明の目的は、周波数比較器の誤検出が発生する場合であっても、その影響を 低減することができ、安定かつ高速な周波数引き込みを実現することが可能な PLL 回路および情報再生装置を提供することにある。
課題を解決するための手段
[0009] 本発明の第 1の観点の位相同期回路は、制御信号に応じた周波数をもって発振し て所定周波数のクロックを出力する発振回路と、上記発振回路によるクロックと入力 信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較 回路の位相差データおよび帰還信号に基づ!/、て上記制御信号を生成し、上記発振 回路に供給する帰還回路と、入力信号と上記発振回路のクロックの周波数を比較し 、周波数誤差に応じた信号を出力する周波数比較器と、上記周波数比較器の周波 数誤差に応じた信号を積分する積分回路と、上記積分回路の積分結果から周波数 誤差の向きを判定する判定回路と、上記判定回路の判定結果に基づいて上記帰還 信号の帰還ゲインを切り替えるゲイン調整回路とを有する。
[0010] 好適には、上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに 基づいて上記帰還信号の帰還ゲインを切り替える。
[0011] 好適には、上記積分回路の積分定数は調整可能である。
[0012] 好適には、上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が 当該しきい値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止さ せる信号を出力する。
また、好適には、上記判定回路の判定しきい値は調整可能である。
[0013] 好適には、上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず 、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増力 tlさせる。 また、好適には、上記ゲイン調整回路は、引き込み途中で、誤検出により逆方向の 周波数誤差が検出された判定結果を入力すると、一旦帰還ゲインをゼロとし、以後、 同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる。
[0014] 本発明の第 2の観点の位相同期回路は、制御信号に応じた周波数をもって発振し
、それぞ; 立相の異なる多相クロックを出力する発振回路と、上記発振回路による多 相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力 する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づ ヽ て上記制御信号を生成し、上記発振回路に供給する帰還回路と、入力信号のゼロク ロス信号および上記発振回路の多相クロックに基づいて、上記入力信号のゼロクロス エッジ力 入力信号とクロックとの周波数誤差を検出し、周波数誤差に応じた信号を 出力する周波数比較器と、上記周波数比較器の周波数誤差に応じた信号を積分す る積分回路と、上記積分回路の積分結果から周波数誤差の向きを判定する判定回 路と、上記判定回路の判定結果に基づ!、て上記帰還信号の帰還ゲインを切り替える ゲイン調整回路とを有する。
[0015] 好適には、上記周波数比較器は、上記発振回路の多相クロックに基づいて入力信 号のゼロクロス信号を取り込み、当該多相クロックのうちの上記一のクロックに同期し て、入力データ信号のゼロクロスのエッジがどの位相からどの位相に変化した力観察 することにより周波数が高いか低いかを周波数誤差として検出する。 [0016] また、好適には、上記周波数比較器は、ゼロクロスのエッジの変化を、正常動作の 場合には起こりえないタイミングで検出した場合には、上記周波数誤差に応じた信号 の出力を停止する。
[0017] 本発明の第 3の観点は、記録媒体力も読み出した信号をクロックに基づいてサンプ リングしてデジタル信号に変換し再生する情報再生回路であって、上記クロックによ るサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位 相同期回路は、制御信号に応じた周波数をもって発振して所定周波数のクロックを 出力する発振回路と、上記発振回路によるクロックと入力信号の位相差を検出し、位 相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび 帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と 、入力信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号 を出力する周波数比較器と、上記周波数比較器の周波数誤差に応じた信号を積分 する積分回路と、上記積分回路の積分結果から周波数誤差の向きを判定する判定 回路と、上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替 えるゲイン調整回路とを有する。
[0018] 本発明の第 4の観点は、記録媒体力 読み出した正弦波状の信号をクロックに基 づ 、てサンプリングしてデジタル信号に変換し再生する情報再生回路であって、上 記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を 有し、上記位相同期回路は、制御信号に応じた周波数をもって発振し、それぞれ位 相の異なる多相クロックを出力する発振回路と、上記発振回路による多相クロックのう ちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較 回路と、上記位相比較回路の位相差データおよび帰還信号に基づ!、て上記制御信 号を生成し、上記発振回路に供給する帰還回路と、上記読み出した信号のゼロクロ ス信号および上記発振回路の多相クロックに基づいて、上記入力信号のゼロクロス エッジ力 入力信号とクロックとの周波数誤差を検出し、周波数誤差に応じた信号を 出力する周波数比較器と、上記周波数比較器の周波数誤差に応じた信号を積分す る積分回路と、上記積分回路の積分結果から周波数誤差の向きを判定する判定回 路と、上記判定回路の判定結果に基づ!、て上記帰還信号の帰還ゲインを切り替える ゲイン調整回路とを有する。
[0019] 本発明によれば、発振回路のクロックが位相比較回路および周波数比較器に供給 される。
まず、周波数比較器において、入力信号と発振回路のクロックの周波数が比較され 、周波数誤差に応じた信号が積分回路に出力される。
積分回路においては、周波数比較器の周波数誤差に応じた信号が積分され判定 回路に供給される。判定回路においては、積分回路の積分結果から周波数誤差の 向きが判定され、判定回路の判定結果に基づいて帰還信号の帰還ゲインが切り替え られる。
また、位相比較回路において、発振回路によるクロックと入力信号の位相差が検出 されて、位相差データが帰還回路に出力される。
そして、位相比較回路の位相差データおよび帰還信号に基づ!、て制御信号が生 成されて、発振回路の発振周波数が制御される。
発明の効果
[0020] 本発明によれば、入力信号のたとえばゼロクロスエッジの品質が悪ぐ周波数比較 器の誤検出が発生する場合であっても、その影響を低減することができ、その結果安 定かつ高速な周波数引き込みが可能となる。
また、上記以外の周波数検出方法、たとえばデータのゼロクロス間隔を直接測定す る周波数比較方式においても、誤検出の影響を低減し、安定かつ高速な周波数引き 込みが可能となる利点がある。
図面の簡単な説明
[0021] [図 1]図 1は本実施形態に係る PLL回路を採用した光ディスク装置の RF信号処理系 の一実施形態を示すシステム構成図である。
[図 2]図 2A—図 2Zは本実施形態に係る PLL回路における入力データ信号、ゼロク ロス信号、 3相クロック、および周波数比較器の各部の波形を示すタイミングチャート である。
[図 3]図 3は本実施形態に係る周波数比較器の動作イメージを示す図である。
[図 4]図 4は本実施形態に係る周波数比較器の比較論理を示す図である。 [図 5]図 5は図 3の検出動作を可能にする周波数比較器のロジック回路の一例を示す 回路図である。
[図 6]図 6は高密度光ディスクにおける読み出しデータの等化後波形の一例を示す図 である。
[図 7]図 7は高密度光ディスクにおけるデータゼロクロスタイミングの分布例を示す図 である。
[図 8]図 8は周波数比較器の出力特性 (検出ゲイン)を示す図である。
[図 9]図 9A—図 9Hはカウンタを使用した積分器およびコンパレータの動作を示すタ イミングチャートであって、積分設定値を 8、判定しきい値を 4とした場合に、コンパレ 一タカも信号 UPMが出力される場合の動作例を示す図である。
[図 10]図 10A—図 10Hはカウンタを使用した積分器およびコンパレータの動作を示 すタイミングチャートであって、積分設定値を 8、判定しきい値を 4とした場合に、コン パレータカも信号 NONMが出力される場合の動作例を示す図である。
[図 11]図 11は本実施形態に係るパターン検出およびゲイン調整回路の論理を示す 図である。
[図 12]図 12A—図 12Fはパターン検出およびゲイン調整回路の周波数引き込み初 期の動作を示すタイミングチャートである。
[図 13]図 13A—図 13Fはパターン検出およびゲイン調整回路の周波数引き込み途 中の動作を示すタイミングチャートである。
[図 14]図 14A—図 14Fはパターン検出およびゲイン調整回路の収束時の動作を示 すタイミングチャートである。
符号の説明
10· ··光ディスク装置、 11· ··光ディスク、 12· ··光学ヘッド、 13· ··プリアンプ、 1Φ ··Α GC回路、 15…アナログイコライザ、 16、アナログデジタルコンバータ（ADC)、 17· ·· FIRフィルタ、 18…ビタビ復号器、 19…デコーダ（ECC、インタフェース（IZF)、 20 …エンコーダ、 21…レーザドライノく、 22…位相比較器、 23- --VCO, 24· ··ゼロクロス コンパレータ、 25· ··周波数比較器、 26…積分回路、 27· ··判定回路としてのコンパレ ータ、 28…パターン検出およびゲイン調整回路、 29· ··チャージポンプ回路、 30· ··ル ープフィルタ、 40 .PLL回路。
発明を実施するための最良の形態
[0023] 以下、本発明の実施形態を添付図面に関連付けて説明する。
[0024] 図 1は、本実施形態に係る PLL回路 (位相同期回路)を採用した光ディスク装置の
RF信号処理系の一実施形態を示すシステム構成図である。
[0025] 本光ディスク装置 10は、図 1に示すように、記録媒体としての光ディスク 11、光学へ ッド（OPHD) 12、プリアンプ（PREAMP) 13、 AGC (Auto Gain Control)回路 1 4、アナログイコライザ (AEQZ) 15、アナログデジタルコンバータ（ADC) 16、 FIRフ ィルタ 17、ビタビ復号器 (VITERBI) 18、デコーダ（DEC、 ECC、インタフェース（iZ F) ) 19、エンコーダ（ENC) 20、レーザドライバ（LZRDRV) 21、位相比較器（PCM P) 22、 VC023、ゼロクロスコンパレータ（ZCCMP) 24、周波数比較器（FCMP) 25 、積分回路 26、判定回路としてのコンパレータ（CMP) 27、パターン検出（PTNDT) およびゲイン調整回路（GAINADJ) 28、チャージポンプ回路（CP) 29、およびルー プフィルタ（LP) 30を有して!/、る。
[0026] これらの構成要素のうち、位相比較器 22、 VC023、ゼロクロスコンパレータ 24、周 波数比較器 25、積分回路 26、判定回路としてのコンパレータ 27、パターン検出およ びゲイン調整回路 28、チャージポンプ回路 29、およびループフィルタ 30により本発 明の PLL回路 40が構成されている。そして、チャージポンプ回路 29、およびループ フィルタ 30により本発明の帰還回路が構成される。
以下、この PLL回路の構成要素の具体的な機能を中心に説明する。
[0027] 光ディスク装置 10において、光学ヘッド 12から出力されプリアンプ 13で増幅された 再生信号は、 AGC回路 14で振幅調整され、アナログイコライザ回路 15に入力される アナログイコライザ 15により等化され、高域ノイズを除去された再生信号は、 ADC1 6およびゼロクロスコンパレータ 24に入力される。
ADC16の出力は、 PLL回路の位相比較器 22に入力され、後述するように PLL回 路 40において VC023をコントロールして ADC16のサンプリング位相を一致させる ように制御される。 また、 ADC 16の出力は FIRフィルタ 17に入力され、さらに高精度に等化された後、 ビタビ復号器 18に入力され、デコード、エラー訂正されたのち、 NRZ (non— return -to-zero)データとして出力される。
また、 NRZデータはエンコーダ 20でエンコードされ、この結果に基づいて、レーザ ドライバ 21により光学ヘッド 12のレーザが駆動制御される。
[0028] 以下、 PLL回路について具体的に説明する。
[0029] 位相比較器 22は、 ADC16によるデジタル信号の位相と VC023の出力クロック C LKAの位相を比較し、位相誤差データ S22をループフィルタ 30に出力する。
[0030] VC023は、インバータ 231— 233の 3段リング構成になっており、ループフィルタ 3 0で位相誤差データ S22を積分して得られた制御信号 S30により発振周波数が制御 される。
VC023は、 3段リング構成の各段力もの出力は、図 2C,図 2D,図 2Eに示すような CLKの一周期を 3分割する 3相クロック CLKA, CLKB, CLKCとなっており、これら 3相クロック CLKA, CLKB, CLKCは周波数比較器 25に供給される。
VC023の第 1相クロック（インバータ 233の出力クロック）は、 ADC16、 FIRフィル タ 17、ビタビ復号器 18、および位相比較器 22に供給される。
[0031] ゼロクロスコンパレータ 24は、アナログイコライザ 15による、たとえば図 2Aに示すよ うな正弦波状の RF再生信号 S 15を受けて、ゼロクロス点に対応してレベルが変化す る図 2Bに示すようなゼロクロス信号 ZCを周波数比較器 25に出力する。
[0032] PLL回路により、 ADC16のサンプリング位相を正しい状態に一致させる必要があ る力 入力信号周波数とクロック周波数のずれが大きい場合 (たとえば 3%前後を超 える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ルー プにより周波数ずれを引き込む必要がある。
周波数比較器 25は、この周波数ループの初段部に配置されている。
[0033] 周波数比較器 25は、 VC023による 3相クロック CLKA, CLKB, CLKCに同期し てゼロクロスコンパレータ 24によるゼロクロス信号 ZCを取り込み、以降、たとえば第 1 相クロック CLKAに同期して、入力データ信号のゼロクロスのエッジがどの位相から どの位相に変化したカゝ観察することにより周波数が高 ヽか低 ヽかを周波数誤差とし て検出して、アップ信号 UPまたはダウン信号 DOWNを積分回路 26に出力する。
[0034] 図 3は、本実施形態に係る周波数比較器の動作イメージを示す図である。また、図
4は、本実施形態に係る周波数比較器の比較論理を示す図である。
[0035] 図 3に示すように、 3相クロックである第 1相クロック CLKA、第 2相クロック CLKB、 第 3相クロック CLKCにより、 1クロック CLK区間を 3分割し、各位相区間を A、 B、 Cと する。
このとき、入力データ信号のゼロクロスの現在のエッジ Ynと次のエッジ Yn+1の位 相の遷移から周波数誤差 (の方向）を次のようにして検出する。
[0036] クロック CLK1周期内の各位相 A、 B、 Cに対して、エッジの遷移が順方向（A→B→ C)であれば、入力信号周波数は VC023の発振周波数よりも低いと考えられるため 、ダウン信号 DOWNを出力する。
エッジの遷移が逆方向（C→B→A)であれば、入力データ信号の周波数は VC02 3の発振周波数よりも高いと考えられるため、アップ信号 UPを出力する。
エッジの位相遷移がない場合には、誤差検出はできないため、何も出力されない。
[0037] 具体的には、図 4に示すように、周波数比較器 25は、エッジ Ynが位相 Aで次のェ ッジ Yn+1が位相 Αの場合には、エッジの位相遷移がなく誤差検出はできないため、 アップ信号 UPもダウン信号 DOWNも出力しな!、。
エッジ Ynが位相 Aで次のエッジ Yn+1が位相 Bの場合には、入力データ信号の周 波数は VC023の発振周波数よりも低いと考えられるため、ダウン信号 DOWNを出 力する。
エッジ Ynが位相 Aで次のエッジ Yn+1が位相 Cの場合には、入力データ信号の周 波数は VC023の発振周波数よりも高いと考えられるため、アップ信号 UPを出力す る。
エッジ Ynが位相 Bで次のエッジ Yn+1が位相 Aの場合には、入力データ信号の周 波数は VC023の発振周波数よりも高いと考えられるため、アップ信号 UPを出力す る。
エッジ Ynが位相 Bで次のエッジ Yn+1が位相 Bの場合には、エッジの位相遷移がな く誤差検出はできないため、アップ信号 UPもダウン信号 DOWNも出力しない。 エッジ Ynが位相 Bで次のエッジ Yn+1が位相 Cの場合には、入力データ信号の周 波数は VC023の発振周波数よりも低いと考えられるため、ダウン信号 DOWNを出 力する。
エッジ Ynが位相 Cで次のエッジ Yn+1が位相 Aの場合には、入力データ信号の周 波数は VC023の発振周波数よりも低いと考えられるため、ダウン信号 DOWNを出 力する。
エッジ Ynが位相 Cで次のエッジ Yn+1が位相 Bの場合には、入力データ信号の周 波数は VC023の発振周波数よりも高いと考えられるため、アップ信号 UPを出力す る。
エッジ Ynが位相 Cで次のエッジ Yn+1が位相 Cの場合には、エッジの位相遷移が なく誤差検出はできないため、アップ信号 UPもダウン信号 DOWNも出力しない。
[0038] 図 5は、図 3の検出動作を可能にする周波数比較器のロジック回路の一例を示す 回路図である。
[0039] 図 5の周波数比較器 25は、 D型フリップフロップ 201— 217、排他的論理和（EXO R)ゲート 218— 220、負入力を含む 2入力 ANDゲート 221、負入力を含む 3入力 A NDゲート 222、 3入力 ORゲート 223— 225、スィッチ回路 226— 228、 2入力 AND ゲート 229、 3入力 ANDゲート 230— 234、および第 1相クロック CLKAを遅延等さ せるためのバッファ 235, 236を有している。
[0040] フリップフロップ 201— 203はゼロクロス信号 ZCの入力 ZCINに対して並列に配置 されている。フリップフロップ 201は第 1相クロック CLKAに同期してゼロクロス信号 Z Cをラッチし、フリップフロップ 202は第 2相クロック CLKBに同期してゼロクロス信号 Z Cをラッチし、フリップフロップ 203は第 3相クロック CLKCに同期してゼロクロス信号 Z Cをラッチする。
すなわち、フリップフロップ 201— 203は周波数比較器 25の入力段に配置されて、 VC023の 3相クロック CLKA, CLKB, CLKCに同期して、ゼロクロスコンパレータ 2 4によるゼロクロス信号 ZCをラッチする。
図 2F—図 2Hにフリップフロップ 201— 203の Q出力をそれぞれ AO, BO, COとして 示している。 なお、初段以降の各フリップフロップ 204— 217は、第 1相クロック CLKAに同期し てデータの入出力を行う。
[0041] フリップフロップ 204の D入力は初段のフリップフロップ 201の Q出力に接続され、フ リップフロップ 205の D入力は初段のフリップフロップ 202の Q出力に接続され、フリツ プフロップ 206の D入力は初段のフリップフロップ 203の Q出力に接続されている。 フリップフロップ 204— 206は、バッファ 235を介した第 1相クロック CLKAに同期し てそれぞれフリップフロップ 201— 203の出力をラッチする。
図 21—図 2Kにフリップフロップ 204— 206の Q出力をそれぞれ Al, Bl, C1として 示している。
[0042] EXOR218は、フリップフロップ 204の出力 A1とフリップフロップ 205の出力 B1との 排他的論理和をとり、その結果をスィッチ 226の H入力、 ANDゲート 221の負入力、 ANDゲート 222の第 1負入力、および ORゲート 223の第 1入力に供給する。
EXOR219は、フリップフロップ 205の出力 B1とフリップフロップ 206の出力 C1との 排他的論理和をとり、その結果をアンドゲート 221の正入力、アンドゲート 222の第 2 負入力、および ORゲート 223の第 2入力に供給する。
EXOR220は、フリップフロップ 206の出力 C1と初段のフリップフロップ 201の出力 AOとの排他的論理和をとり、その結果をアンドゲート 222の正入力、および ORゲー ト 223の第 3入力に供給する。
これら 3つの EXOR218— 220は今（現在）のクロックを得るために設けられており、 クロック CLKA, CLKB, CLKCのいずれか一つを取り出す。
図 2L—図 2Nに EXOR218— 220の出力をそれぞれ A2, B2, C2として示してい る。
EXOR218— 220の出力 A2, B2, C2はゼロクロスがあるときにいずれかがハイレ ベルとなる。この例では、 EXOR220の出力 C2がハイレベルとなっている。
[0043] ANDゲート 221の出力はスィッチ回路 227の H入力に供給され、 ANDゲート 22の 出力はスィッチ回路 228の H入力に供給される。
ORゲート 223は、 EXOR218— 220の出力 A2, B2, C2の論理和をとり、スィッチ 信号 SWとしてスィッチ回路 226— 228に出力する。 [0044] スィッチ回路 226— 228は、スィッチ信号 SWがハイレベルの場合にはゼロクロス点 が検出されたものとして H入力を選択して次段の対応するフリップフロップ 207— 20 9の D入力に出力する。
スィッチ回路 226— 228は、スィッチ信号 SWがローレベルの場合にはゼロクロス点 が検出されていないものとして L入力を選択して次段の対応するフリップフロップ 207 一 209の Q出力を D入力に入力させるループを形成する。
図 20に ORゲート 223の出力であるスィッチ信号 SWを示している。
[0045] フリップフロップ 207— 209は、上述したように対応するスィッチ回路 226— 228の 出力を、バッファ 235, 236を介した第 1相クロック CLKAに同期して取り込む。
フリップフロップ 207— 209は、ゼロクロスが検出されていない間は、スィッチ回路 2 26— 228で形成されるループによる前回ラッチしたデータを、第 1相クロック CLKA に同期してラッチし続け、ゼロクロスが検出された場合に、スィッチ回路 226— 228を 通して検出時点のデータを第 1相クロック CLKAに同期してラッチする。
フリップフロップ 207の Q出力は、スィッチ回路 226の L入力、次段のフリップフロッ プ 210の D入力、 ANDゲート 231の第 1入力に、および ANDゲート 234の第 3入力 に供給される。
フリップフロップ 208の Q出力は、スィッチ回路 227の L入力、次段のフリップフロッ プ 211の D入力、 ANDゲート 230の第 3入力、および ANDゲート 233の第 2入力に 供給される。
フリップフロップ 209の Q出力は、スィッチ回路 228の L入力、次段のフリップフロッ プ 212の D入力、 ANDゲート 229の第 2入力、および ANDゲート 232の第 3入力に 供給される。
図 2P—図 2Rにフリップフロップ 207— 209の Q出力をそれぞれ A3, B3, C3として 示している。
[0046] フリップフロップ 210— 212は、ノ ッファ 235, 236を介した第 1相クロック CLKAに 同期してそれぞれフリップフロップ 207— 209の出力をラッチする。
フリップフロップ 210の出力は、次段のフリップフロップ 213の D入力、 ANDゲート 2 29の第 1入力、および ANDゲート 230の第 1入力に供給される。 フリップフロップ 211の出力は、次段のフリップフロップ 214の D入力、 ANDゲート 2 31の第 2入力、および ANDゲート 232の第 1入力に供給される。
フリップフロップ 212の出力は、次段のフリップフロップ 215の D入力、 ANDゲート 2 33の第 1入力、および ANDゲート 234の第 2入力に供給される。
図 2S—図 2Uにフリップフロップ 210— 212の Q出力をそれぞれ A4, B4, C4として 示している。
[0047] フリップフロップ 213— 215は、ノ ッファ 235, 236を介した第 1相クロック CLKAに 同期してそれぞれフリップフロップ 210— 212の出力をラッチする。
フリップフロップ 213の Q出力は、 ANDゲート 230の第 2入力に供給されている。 フリップフロップ 214の Q出力は、 ANDゲート 231の第 3入力、および ANDゲート 2 32の第 2入力に供給される。
フリップフロップ 215の出力は、 ANDゲート 233の第 3入力、および ANDゲート 23 4の第 1入力に供給される。
[0048] ANDゲート 229は、図 4の論理に基づいて、エッジ Ynが位相 Aで次のエッジ Yn+1 が位相 Cの場合には、入力データ信号の周波数は VC023の発振周波数よりも高い ものとして、アップ信号 UPを出力させるためにハイレベルの信号を ORゲート 224の 第 1入力に供給する。
ANDゲート 230は、図 4の論理に基づいて、前回のエッジ Ynが位相 Aで次のエツ ジ Yn+1が位相 Bの場合には、入力データ信号の周波数は VC023の発振周波数よ りも低いものとして、ダウン信号 DOWNを出力させるためにハイレベルの信号を OR ゲート 225の第 1入力に供給する。
ANDゲート 229および 230は、エッジ Ynが位相 Aで次のエッジ Yn+1が位相 Aの 場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号 UPもダウ ン信号 DOWNも出力しないようにローレベルの信号をそれぞれゲート 224, 225に 出力する。
[0049] ANDゲート 231は、図 4の論理に基づいて、前回のエッジ Ynが位相 Bで次のエツ ジ Yn+1が位相 Aの場合には、入力データ信号の周波数は VC023の発振周波数よ りも高いものとして、アップ信号 UPを出力させるためにハイレベルの信号を ORゲート 224の第 2入力に供給する。
ANDゲート 232は、図 4の論理に基づいて、前回のエッジ Ynが位相 Bで次のエツ ジ Υη+1が位相 Cの場合には、入力データ信号の周波数は VC023の発振周波数よ りも低いものとして、ダウン信号 DOWNを出力させるために、ハイレベルの信号を OR ゲート 225の第 2入力に供給する。
ANDゲート 231および 232は、エッジ Ynが位相 Bで次のエッジ Yn+1が位相 Βの 場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号 UPもダウ ン信号 DOWNも出力しないようにローレベルの信号をそれぞれゲート 224, 225に 出力する。
[0050] ANDゲート 233は、図 4の論理に基づいて、前回のエッジ Ynが位相 Cで次のエツ ジ Yn+1が位相 Bの場合には、入力データ信号の周波数は VC023の発振周波数よ りも高いものとして、アップ信号 UPを出力させるためにハイレベルの信号を ORゲート 224の第 3入力に供給する。
ANDゲート 234は、図 4の論理に基づいて、前回のエッジ Ynが位相 Cで次のエツ ジ Yn+1が位相 Aの場合には、入力データ信号の周波数は VC023の発振周波数よ りも低いものとして、ダウン信号 DOWNを出力させるために、ハイレベルの信号を OR ゲート 225の第 3入力に供給する。
ANDゲート 233および 234は、エッジ Ynが位相 Cで次のエッジ Yn+1が位相じの 場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号 UPもダウ ン信号 DOWNも出力しないようにローレベルの信号をそれぞれゲート 224, 225に 出力する。
[0051] ORゲート 224は、 ANDゲート 229、 231、 233の出力信号の論理和をとり、アップ 信号 UPの出力段のフリップフロップ 216の D入力に供給する。
ORゲート 225は、 ANDゲート 230、 232、 234の出力信号の論理和をとり、ダウン 信号 DWMの出力段のフリップフロップ 217の D入力に供給する。
図 2V,図 2Wに ORゲート 224, 225の出力をそれぞれ UO, DOとして示している。
[0052] フリップフロップ 216は、ノッファ 235, 236を介した第 1相クロック CLKAに同期し て ORゲート 234のハイレベルまたはローレベルをとる出力 U0をラッチして、 Q出力か らアップ信号 UPを積分回路 26に出力する。
フリップフロップ 217は、ノッファ 235, 236を介した第 1相クロック CLKAに同期し て ORゲート 235のハイレベルまたはローレベルをとる出力 DOをラッチして、 Q出力か らダウン信号 DOWNを積分回路 26に出力する。
図 2X,図 2Yにフリップフロップ 216, 217の出力であるアップ信号 UPおよびダウン 信号 DOWNをそれぞれ示して!/ヽる。
[0053] なお、フリップフロップ 216, 217に供給される第 1相クロック CLKAは、たとえば図 5中破線で示すように分周器 (たとえば 2分周） 237を設け、分周後の第 1相クロック C LK2として、アップ信号 UPおよびダウン信号 DOWNをラッチし、出力するように構 成することも可能である。
図 2Zにこのクロック CLK2を示して!/、る。
バッファ 235, 236を介した第 1相クロック CLKAまたはさらに分周されたクロック CL K2は、図 1に示すように、積分回路 26の積分器（INTG) 261, 262、コンパレータ 2 7、およびパターン検出およびゲイン調整回路 28の動作クロックとして供給される。
[0054] なお、図 5の周波数比較器 25では、フリップフロップ 210— 212には前回のゼロクロ スがいずれの相で検出されたかを示すデータがセットされ、フリップフロップ 207— 2 09には今回（次の）のゼロクロスがいずれの相で検出されたかを示すデータがセット されることから、前回のエッジ Ynの検出位相の情報と次のエッジ Yn+1の検出位相の 情報が得られていることから、相変化を検出するには、フリップフロップ 213— 215を 必ずしも設ける必要はない。
本実施形態において、フリップフロップ 213— 215を設けたのは、以下の理由によ る。
[0055] 第 1相クロック CLKAの 1周期以内にゼロクロスが 2度検出されることは、データの特 性上ありえないことから、もし、 1T内に検出位相に変化があると、ノイズ等に基づくデ ータを取り込んだものとして、アップ信号 UPおよびダウン信号 DOWNを出力させず 、無視させるために設けている。
[0056] たとえば、正常動作の場合には、前回のエッジ Ynが位相 Aで次のエッジ Yn+1力 S 位相 Bの場合には、フリップフロップ 210の出力 A4、フリップフロップ 208の出力 B3 がハイレベルで、かつ、 IT前のデータをラッチするフリップフロップ 213の出力もハイ レベルであるはずであることから、 ANDゲート 230においては、入力データ信号の周 波数は VC023の発振周波数よりも低いものとして、ダウン信号 DOWNを出力させる ためにハイレベルの信号を ORゲート 225に供給する。
し力し、ノイズ等のために、 1T内に検出位相に変化があるとフリップフロップ 213の 出力はローレベルであることから、 ANDゲート 230の出力はマスクされてローレベル に保持され、ダウン信号 DOWNの出力が抑止される。
[0057] 同様に、正常動作の場合には、前回のエッジ Ynが位相 Bで次のエッジ Yn+1が位 相 Αの場合には、フリップフロップ 207の出力 A3、フリップフロップ 211の出力 B4が ハイレベルで、かつ、 1T前のデータをラッチするフリップフロップ 214の出力もハイレ ベルであるはずであることから、 ANDゲート 231においては、入力データ信号の周 波数は VC023の発振周波数よりも高いものとして、アップ信号 UPを出力させるため にハイレベルの信号を ORゲート 224に供給する。
し力し、ノイズ等のために、 1T内に検出位相に変化があるとフリップフロップ 214の 出力はローレベルであることから、 ANDゲート 231の出力はマスクされてローレベル に保持され、アップ信号 UPの出力が抑止される。
[0058] 同様に、正常動作の場合には、前回のエッジ Ynが位相 Bで次のエッジ Yn+1が位 相 Cの場合には、フリップフロップ 209の出力 C3、フリップフロップ 211の出力 B4が ハイレベルで、かつ、 1T前のデータをラッチするフリップフロップ 214の出力もハイレ ベルであるはずであることから、 ANDゲート 232においては、入力データ信号の周 波数は VC023の発振周波数よりも低いものとして、ダウン信号 DOWNを出力させる ためにハイレベルの信号を ORゲート 225に供給する。
し力し、ノイズ等のために、 1T内に検出位相に変化があるとフリップフロップ 214の 出力はローレベルであることから、 ANDゲート 232の出力はマスクされてローレベル に保持され、ダウン信号 DOWNの出力が抑止される。
[0059] 同様に、正常動作の場合には、前回のエッジ Ynが位相 Cで次のエッジ Yn+1が位 相 Bの場合には、フリップフロップ 208の出力 B3、フリップフロップ 212の出力 C4が ハイレベルで、かつ、 1T前のデータをラッチするフリップフロップ 215の出力もハイレ ベルであるはずであることから、 ANDゲート 233においては、入力データ信号の周 波数は VC023の発振周波数よりも高いものとして、アップ信号 UPを出力させるため にハイレベルの信号を ORゲート 224に供給する。
し力し、ノイズ等のために、 1T内に検出位相に変化があるとフリップフロップ 215の 出力はローレベルであることから、 ANDゲート 233の出力はマスクされてローレベル に保持され、アップ信号 UPの出力が抑止される。
[0060] 同様に、正常動作の場合には、前回のエッジ Ynが位相 Cで次のエッジ Yn+1が位 相 Αの場合には、フリップフロップ 207の出力 A3、フリップフロップ 212の出力 C4が ハイレベルで、かつ、 1T前のデータをラッチするフリップフロップ 215の出力もハイレ ベルであるはずであることから、 ANDゲート 234においては、入力データ信号の周 波数は VC023の発振周波数よりも低いものとして、ダウン信号 DOWNを出力させる ためにハイレベルの信号を ORゲート 225に供給する。
し力し、ノイズ等のために、 1T内に検出位相に変化があるとフリップフロップ 215の 出力はローレベルであることから、 ANDゲート 234の出力はマスクされてローレベル に保持され、ダウン信号 DOWNの出力が抑止される。
[0061] なお、上述した周波数比較器 25の周波数比較方法を高密度記録されたランダム データパターンにおいて使用する場合、各種要因によるデータエッジのタイミング品 質劣化により、正しい周波数検出がなされない場合が発生する。品質劣化要因とし ては次のようなものがある。
• チルト（ラジアル、タンジェンシャル）による劣化、
• フォーカスずれによる劣化、
• ライトパワーずれによるァシンメトリ（非線形歪み）、
• 球面収差による劣化、
• イコライザの周波数特性に依存する等化誤差、
である。
[0062] また、パーシャルレスポンス等化を行う場合には、必ずしもゼロクロスエッジからの周 波数検出ができるとは限らないが、 BDROMの場合にはチャネル符号（1— 7RLL)と PR2 (1— 2— 1)の組み合わせにより、ゼロクロス情報を周波数検出に使用することが できる。
しかしこの組み合わせでは、等化後のデータレベルは ± 1、 ± 2の 4値を取るため、 短周期パターン（2T)の振幅がデータのエンベロープに対して小さくなり、そのため、 ゼロクロスエッジの傾きが緩やかになり、回路オフセットやノイズその他の要因による タイミング品質の劣化の要因となる。
[0063] 図 6は、 BDROMの場合の等化後波形の一例を示す図である。
また、図 7は前記の要因により劣化した場合のゼロクロスエッジの分布の一例を示 す図である。
図 7において、分布の各山は 2T— 8Tの各パターンである。
このデータ力もも分かるとおり、単位時間あたりの 2Tの割合は最も多ぐこのエッジ の信号品質が周波数検出の精度に及ぼす影響は大きいと考えられる。
各データパターンの分布の広がりが ± 1T以上の幅を持っているためパターン毎の 分離が十分にされておらず、このために誤検出が多発する。
以上のような要因により、周波数検出器の誤検出が発生した場合でも高速に周波 数引き込みを行う必要がある。
[0064] 図 8は、周波数比較器の出力特性を示す図である。図 8において、横軸が周波数 誤差 (FERR)を、縦軸が周波数比較器の出力（FCMPOT)をそれぞれ表して ヽる。 この方式による周波数検出においては、周波数検出ゲインが周波数誤差に対して 一定になっておらず、周波数誤差 7%付近をピークとする凸型になっており、周波数 誤差が増大するとゲインが低下してしまう。
このようなゲインの低下を防ぎ、周波数誤差によらず安定な高速引き込みを実現す る必要がある。
[0065] そのため、まず図 1にも示すとおり、周波数検出器 25の出力であるアップ信号 UP、 およびダウン信号 DOWNを積分回路 26において積分する。
[0066] 積分回路 26は、たとえばカウンタ力もなる UP用積分器 261と DOWN用積分器 26
2とを有し、周波数比較器 25のアップ信号 UPまたはダウン信号 DOWNをレジスタ（
REG) 31に設定された積分値設定値 INTSTVに基づいて積分し、コンパレータ 27 に出力する。 [0067] なお、本実施形態では、回路の簡単ィ匕のために積分器としてカウンタを使用してい る力 積分器として機能すれば他の物でも良ぐ LPF(Low Pass Filter)等であっても かまわない。
[0068] コンパレータ 27は、積分回路 26により積分されたアップ信号 UPまたはダウン信号 DOWNを受けて、レジスタ (REG) 32に設定される判定閾（しきい）値 (TRSHV)に 応じて周波数誤差の向きを判定し、判定結果に応じて UPM, DOWNM, NONM の 3信号をパターン検出およびゲイン調整回路 28に出力する。
[0069] 図 9A—図 9Hおよび図 10A—図 10Hは、カウンタを使用した積分器およびコンパ レータの動作を示すタイミングチャートであって、図 9A—図 9Hは積分設定値 INTG STVを 8、判定しきい値 TRSHVを 4とした場合に、コンパレータ 27から信号 UPMが 出力される場合の動作を示している。図 10A—図 10Hは積分設定値 INTGSTVを 8 、判定しきい値 TRSHVを 4とした場合に、コンパレータ 27から信号 NONMが出力さ れる場合の動作を示して ヽる。
なお、カウンタの場合にはアップ信号 UPまたはダウン信号 DOWNのカウント値が 設定値に到達した時点でコンパレータにてカウント値を比較し、信号 UPMまたは D OWNMを出力し、カウンタをリセットする。
[0070] 図 9A—図 9Hにおいては、信号 UPMが出力される場合を示した力 信号 DOWN Mについても同様の動作となる。
この例では、積分回路 26の UPカウンタ 261は 8をカウンタし、 DOWNカウンタ 262 は 3をカウントしている。そして、両カウント値の差 5が判定しきい値 4よりも大きいこと から、信号 UPMが出力される。
また、コンパレータ 27は閾値設定機能を持っており、カウント値の差が閾値 4よりも 小さ 、場合には信号 NONMを出力することにより、信頼性の低!、比較結果につ!ヽ てはマスクすることができる。
[0071] 図 10A—図 10Hは信号 NONMを出力する場合である。
この例では、積分回路 26の UPカウンタ 261は 8をカウンタし、 DOWNカウンタ 262 は 5をカウントしている。そして、両カウント値の差 3が判定しきい値 4よりも小さいこと から、信号 NONMが出力される。信頼性の低い比較結果についてはマスクしている [0072] これらの機能だけでは、書き込みパターン等に依存した局所的な誤検出を防止す ることができない場合があるため、次のようにして積分値を増やすことなぐ局所的な 誤検出の影響を防止する。
コンパレータ 27による UPM、 DOWNM、および NONMの 3つのエラー信号はパ ターン検出およびゲイン調整回路 28に入力される。
[0073] パターン検出およびゲイン調整回路 28は、コンパレータ 27による 3信号 UPM、 D
OWNM、および NONMの時系列から、信号 UPOUTまたは DOWNOUTをチヤ ージポンプ回路 29に出力し、あるいはなにも出力せず、また出力パルスの幅をパタ ーンに応じて変化させる。
[0074] 図 11は、パターン検出およびゲイン調整回路 28の論理を示す図である。
この例では、コンパレータ 27の 3回前の出力、 2回前の出力、 1回前の出力、並び に現在のコンパレータ 27の出力を時系列的に見て、出力および帰還ゲイン (パルス 幅）を決定している。
[0075] コンパレータ 27の 3回前の出力、 2回前の出力、 1回前の出力が UPM以外で、現 在のコンパレータ 27の出力が UPMの場合、パターン検出およびゲイン調整回路 28 はなにも出力せず、ゲインは 0とする。
コンパレータ 27の 3回前の出力および 2回前の出力のどちらかが UPMで、 1回前 の出力が UPM以外で、現在のコンパレータ 27の出力が UPMの場合、パターン検 出およびゲイン調整回路 28は信号 UPOUTを出力し、ゲインは 0. 25 (1T)とする。 コンパレータ 27の 3回前の出力および 2回前の出力のいずれもが UPM以外で、 1 回前の出力が UPMで、現在のコンパレータ 27の出力が UPMの場合、パターン検 出およびゲイン調整回路 28は信号 UPOUTを出力し、ゲインは 0. 25 (1T)とする。 コンパレータ 27の 3回前の出力が UPM以外で、 2回前の出力が UPMで、 1回前 の出力が UPMで、現在のコンパレータ 27の出力が UPMの場合、パターン検出およ びゲイン調整回路 28は信号 UPOUTを出力し、ゲインは 0. 5 (2T)とする。
コンパレータ 27の 3回前の出力、 2回前の出力、 1回前の出力、現在のコンパレー タ 27の出力が全て UPMの場合、パターン検出およびゲイン調整回路 28は信号 UP OUTを出力し、ゲインは 1 (4T)とする。
[0076] コンパレータ 27の 3回前の出力、 2回前の出力、 1回前の出力が DOWNM以外で 、現在のコンパレータ 27の出力が DOWNMの場合、パターン検出およびゲイン調 整回路 28はなにも出力せず、ゲインは 0とする。
コンパレータ 27の 3回前の出力および 2回前の出力のどちらかが DOWNMで、 1 個前の出力が DOWNM以外で、現在のコンパレータ 27の出力が DOWNMの場合 、 ノターン検出およびゲイン調整回路 28は信号 DOWNOUTを出力し、ゲインは 0. 25 (1T)とする。
コンパレータ 27の 3回前の出力および 2回前の出力のいずれもが DOWNM以外 で、 1回前の出力が DOWNMで、現在のコンパレータ 27の出力が DOWNMの場合 、 ノターン検出およびゲイン調整回路 28は信号 DOWNOUTを出力し、ゲインは 0. 25 (1T)とする。
コンパレータ 27の 3回前の出力が DOWNM以外で、 2回前の出力のいずれもが D OWNMで、 1回前の出力が DOWNMで、現在のコンパレータ 27の出力が DOWN Mの場合、パターン検出およびゲイン調整回路 28は信号 DOWNOUTを出力し、ゲ インは 0. 5 (2T)とする。
コンパレータ 27の 3回前の出力、 2回前の出力、 1回前の出力、現在のコンパレー タ 27の出力が全て DOWNMの場合、パターン検出およびゲイン調整回路 28は信 号 DOWNOUTを出力し、ゲインは 1 (4T)とする。
[0077] また、コンパレータ 27の 3回前の出力、 2回前の出力、 1回前の出力が UPM, UP M以外、 DOWNM、 DOWNM以外のいずれかであり、現在のコンパレータ 27の出 力が全て NONMの場合、パターン検出およびゲイン調整回路 28はなにも出力せず 、ゲインは 0とする。
[0078] 図 12A—図 12Fは、図 11の論理に基づくパターン検出およびゲイン調整回路 28 の弓 Iき込み初期の動作例を示すタイミングチャートである。
引き込み開始時には、過去の系列を参照できないため、 1発目の UPMまたは DO WNMの信号に対するフィードバックはゼロとする。
その後、同一の信号が連続して入力されると、フィードバックゲインは 0. 25, 0. 5, 1. 0と順次増加する。
[0079] 図 12A—図 12Fの例の場合には初期に誤検出が発生した場合を想定して 、るが、 誤検出によるコントロール電圧の変動は、このようなゲイン調整を行わない場合に比 ベ 1Z8に抑圧できている。実際には、誤検出により周波数誤差が拡大した場合には 既に示したとおり、検出ゲインが低下してしまうため、このような誤検出による影響を 抑えることが重要である。
[0080] 図 13A—図 13Fは、図 11の論理に基づくパターン検出およびゲイン調整回路 28 の引き込み途中の動作例を示すタイミングチャートである。
引き込み途中で誤検出により逆方向の周波数誤差が検出された場合には、ー且ゲ インを 0とする。その後、同一の信号が連続した場合にはフィードバックゲインを順次 増加する。
図 13A—図 13Fの例の場合、このようなゲイン調整を行わない場合に比べ、誤検 出による周波数変動を 1Z8に抑圧できている。
[0081] 図 14A—図 14Fは、図 11の論理に基づくパターン検出およびゲイン調整回路 28 の収束時の動作例を示すタイミングチャートである。
収束時にはアップ信号 UPおよびダウン信号 DOWNの積分結果の差は小さくなり 、信号 UPMおよび DO WNMの出現確立がほぼ同一となる。
また、信号 NONMの出現確立が高くなる。
図 14A—図 14Fの例の場合には検出結果が連続しないことにより、ゲインが増加 せず、このようなゲイン調整を行わない場合に比べ、周波数変動を 1Z4から 1Z8に 抑圧できる。
[0082] なお、パターンによるゲイン調整方法としてはこの論理でなくても良ぐモニタするパ ターン長、パターンのノ リエーシヨン、ゲインの可変レンジや分解能等を変更しても良 い。
これらの機能により、引き込み途中での誤検出に対しては、ゲインが自動的に低下 し誤検出による VCO周波数の変動を抑圧することができる。
また、周波数引き込みが収束した場合には、平均的なフィードバックゲインは自動 的に低下し誤検出による周波数変動を抑圧することが可能である。 [0083] また、本実施形態におけるゲイン調整方法としては、高速でのゲイン切り替えが可 能なため、チャージポンプ 29のスイッチングパルス幅を変化させる方法を用いたが、 ゲインを調整できれば他の方法でもよぐたとえば電流源の電流値を切り替えても良 い。
[0084] 次に、図 1の回路の動作を説明する。
[0085] 光学ヘッド 12から出力されプリアンプ 13で増幅された再生信号は、 AGC回路 14 で振幅調整され、アナログイコライザ回路 15に入力される。
アナログイコライザ 15により等化され、高域ノイズを除去された再生信号は、 ADC1 6およびゼロクロスコンパレータ 24に入力される。
[0086] このとき、 PLL回路 40により ADC16のサンプリング位相を正しい状態に一致させる 必要があるが、入力信号周波数とクロック周波数のずれが大きい場合 (3%前後を超 える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ルー プにより周波数ずれを引き込む。
[0087] ゼロクロスコンパレータ 24の出力は、 PLL回路 40の周波数比較器 25に入力され、 周波数誤差の方向（UPまたは DOWN)の検出に用いられる。
このアップ信号 UPまたはダウン信号 DOWNの出力はさらに積分回路 26 (積分器 2 61, 262)にて積分されたのち、コンパレータ 27にて比較され、設定されたしきい値 に応じて、 UPM, DOWNM, NONMの 3信号としてパターン検出およびゲイン調 整回路 28に出力される。
ノターン検出およびゲイン調整回路 28は、この 3信号の時系列から、信号 UPOU Tまたは DOWNOUTを出力し、あるいはなにも出力せず、また出力パルスの幅をパ ターンに応じて変化させる。
[0088] パターン検出およびゲイン調整回路 28の出力は、周波数ループ用のチャージボン プ回路 29にて電流に変換され、ループフィルタ 30で積分される。
ループフィルタ 30の出力制御信号 S30により VC023の発振周波数がコントロール され、入力データ信号の周波数に一致させるように動作する。
VC023は、 3段リング構成になっており、各段からの出力は CLKの一周期を 3分 割する 3相クロック CLKA, CLKB, CLKCとなっている。この 3相クロック CLKA, C LKB, CLKCが周波数比較器 25に入力され、ゼロクロスコンパレータ 24から出力さ れたゼロクロス信号 ZCと比較することにより周波数検出が行われる。
[0089] 以上が周波数モードの動作であり、周波数ループの動作により入力データ信号と V C023の発振周波数がほぼ一致すると、 PLL回路 40は、位相ロックモードに切り替 わる。
[0090] ADC16の出力は、 PLL回路 40の位相比較回路 22に入力され、その位相誤差デ ータ S22はループフィルタ 30で積分され、 VC023をコントロールして ADC16のサ ンプリング位相を一致させる。
また、 ADC 16の出力は FIRフィルタ 17に入力され、さらに高精度に等化された後、 ビタビ復号器 18に入力され、デコード、エラー訂正されたのち、 NRZデータとして出 力される。
[0091] 以上説明したように、本実施形態によれば、 VC023による 3相クロック CLKA, CL KB, CLKCに同期してゼロクロスコンパレータ 24によるゼロクロス信号 ZCを取り込み 、以降、たとえば第 1相クロック CLKAに同期して、入力データ信号のゼロクロスのェ ッジがどの位相からどの位相に変化した力観察することにより周波数が高いか低いか を周波数誤差として検出して、アップ信号 UPまたはダウン信号 DOWNを出力する 周波数比較器 25と、周波数比較器 25のアップ信号 UPまたはダウン信号 DOWNを レジスタ 31に設定された積分値設定値に基づいて積分する積分回路 26と、積分回 路 26により積分されたアップ信号 UPまたはダウン信号 DOWN受けて、レジスタ 32 に設定される判定閾（しきい)値に応じて周波数誤差の向きを判定し、判定結果に応 じて UPM, DOWNM, NONMの 3信号を出力するコンパレータ 27と、コンパレータ 27による 3信号 UPM、 DOWNM,および NONMの時系列のパターンから、信号 U POUTまたは DO WNOUTを出力するか否かおよび帰還ゲインを決定してチャージ ポンプ回路 29に出力するパターン検出およびゲイン調整回路 28とを有することから 、以下の効果を得ることができる。
[0092] すなわち、入力データと VCOの多相クロックを使用した周波数比較方法において、 入力信号のゼロクロスエッジの品質が悪ぐ周波数比較器の誤検出が発生する場合 でも、その影響を低減することができ、その結果安定かつ高速な周波数引き込みが 可能となる。
また、上記以外の周波数検出方法、たとえばデータのゼロクロス間隔を直接測定す る周波数比較方式においても、誤検出の影響を低減し、安定かつ高速な周波数引き 込みが可能となる。
産業上の利用可能性
本発明に係る PLL回路および情報再生装置は、周波数比較器の誤検出が発生し ても、その影響を低減でき、安定かつ高速な周波数引き込みを実現することが可能 なことから、たとえばブルレイディスクのような光ディスク装置等に適用可能である。

Claims

請求の範囲
[1] 制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回 路と、
上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力す る位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生 成し、上記発振回路に供給する帰還回路と、
入力信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号 を出力する周波数比較器と、
上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、 上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、 上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイ ン調整回路と
を有する位相同期回路。
[2] 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて 上記帰還信号の帰還ゲインを切り替える
請求項 1記載の位相同期回路。
[3] 上記積分回路の積分定数は調整可能である
請求項 1記載の位相同期回路。
[4] 上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が当該しきい 値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を 出力する
請求項 1記載の位相同期回路。
[5] 上記判定回路の判定しき!、値は調整可能である
請求項 4記載の位相同期回路。
[6] 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同 一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
請求項 1記載の位相同期回路。
[7] 上記ゲイン調整回路は、引き込み途中で、誤検出により逆方向の周波数誤差が検 出された判定結果を入力すると、ー且帰還ゲインをゼロとし、以後、同一の判定結果 を連続して入力すると、上記帰還ゲインを順次増加させる
請求項 6記載の位相同期回路。
[8] 制御信号に応じた周波数をもって発振し、それぞ; 立相の異なる多相クロックを出 力する発振回路と、
上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し 、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生 成し、上記発振回路に供給する帰還回路と、
入力信号のゼロクロス信号および上記発振回路の多相クロックに基づいて、上記入 力信号のゼロクロスエッジ力も入力信号とクロックとの周波数誤差を検出し、周波数 誤差に応じた信号を出力する周波数比較器と、
上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、 上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、 上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイ ン調整回路と
を有する位相同期回路。
[9] 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて 上記帰還信号の帰還ゲインを切り替える
請求項 8記載の位相同期回路。
[10] 上記周波数比較器は、上記発振回路の多相クロックに基づいて入力信号のゼロク ロス信号を取り込み、当該多相クロックのうちの上記一のクロックに同期して、入力デ ータ信号のゼロクロスのエッジがどの位相からどの位相に変化した力観察することに より周波数が高いか低いかを周波数誤差として検出する
請求項 8記載の位相同期回路。
[11] 上記周波数比較器は、ゼロクロスのエッジの変化を、正常動作の場合には起こりえ ないタイミングで検出した場合には、上記周波数誤差に応じた信号の出力を停止す る
請求項 10記載の位相同期回路。
[12] 上記積分回路の積分定数は調整可能である
請求項 8記載の位相同期回路。
[13] 上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が当該しきい 値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を 出力する
請求項 8記載の位相同期回路。
[14] 上記判定回路の判定しき 、値は調整可能である
請求項 13記載の位相同期回路。
[15] 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同 一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
請求項 14記載の位相同期回路。
[16] 記録媒体力 読み出した信号をクロックに基づ 、てサンプリングしてデジタル信号 に変換し再生する情報再生回路であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回 路を有し、
上記位相同期回路は、
制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発 振回路と、
上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出 力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号 を生成し、上記発振回路に供給する帰還回路と、
入力信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信 号を出力する周波数比較器と、
上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、 上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、 上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替える ゲイン調整回路と、を有する
情報再生装置。
[17] 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて 上記帰還信号の帰還ゲインを切り替える
請求項 16記載の情報再生装置。
[18] 上記判定回路は、所定のしき 、値に基づ 、て判定を行 、、判定結果が当該しき 、 値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を 出力する
請求項 16記載の情報再生装置。
[19] 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同 一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
請求項 16記載の情報再生装置。
[20] 上記ゲイン調整回路は、引き込み途中で、誤検出により逆方向の周波数誤差が検 出された判定結果を入力すると、ー且帰還ゲインをゼロとし、以後、同一の判定結果 を連続して入力すると、上記帰還ゲインを順次増加させる
請求項 19記載の情報再生装置。
[21] 記録媒体力 読み出した正弦波状の信号をクロックに基づ 、てサンプリングしてデ ジタル信号に変換し再生する情報再生回路であって、
上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回 路を有し、
上記位相同期回路は、
制御信号に応じた周波数をもって発振し、それぞ; 立相の異なる多相クロックを 出力する発振回路と、
上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検 出し、位相差データを出力する位相比較回路と、
上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号 を生成し、上記発振回路に供給する帰還回路と、 上記読み出した信号のゼロクロス信号および上記発振回路の多相クロックに基 づ 、て、上記入力信号のゼロクロスエッジ力 入力信号とクロックとの周波数誤差を 検出し、周波数誤差に応じた信号を出力する周波数比較器と、
上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、 上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、 上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替える ゲイン調整回路と、を有する
情報再生装置。
[22] 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて 上記帰還信号の帰還ゲインを切り替える
請求項 21記載の情報再生装置。
[23] 上記周波数比較器は、上記発振回路の多相クロックに基づいて入力信号のゼロク ロス信号を取り込み、当該多相クロックのうちの上記一のクロックに同期して、入力デ ータ信号のゼロクロスのエッジがどの位相からどの位相に変化した力観察することに より周波数が高いか低いかを周波数誤差として検出する
請求項 21記載の情報再生装置。
[24] 上記周波数比較器は、ゼロクロスのエッジの変化を、正常動作の場合には起こりえ ないタイミングで検出した場合には、上記周波数誤差に応じた信号の出力を停止す る
請求項 23記載の情報再生装置。
[25] 上記判定回路は、所定のしき 、値に基づ 、て判定を行 、、判定結果が当該しき 、 値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を 出力する
請求項 21記載の情報再生装置。
[26] 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同 一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
請求項 25記載の情報再生装置。
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