JP2005252723A - 位相同期回路および情報再生装置 - Google Patents

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Abstract

【課題】周波数比較器の誤検出が発生しても、その影響を低減でき、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置を提供する。
【解決手段】ＶＣＯ２３によるクロックＣＬＫＡ〜Ｃに同期してゼロクロス信号ＺＣを取り込み、クロックＣＬＫＡに同期してゼロクロスのエッジがどの位相からどの位相に変化したか観察することにより周波数の高低を周波数誤差として検出しアップ信号ＵＰ、ダウン信号ＤＯＷＮを出力する周波数比較器２５と、信号ＵＰまたはＤＯＷＮを積分する積分回路２６と、積分されたアップ信号ＵＰまたはダウン信号ＤＯＷＮ受けて、周波数誤差の向きを判定し、ＵＰＭ，ＤＯＷＮＭ，ＮＯＮＭの３信号を出力するコンパレータ２７と、信号ＵＰＭ、ＤＯＷＮＭ、およびＮＯＮＭの時系列のパターンから、信号を出力するか否かおよび帰還ゲインを決定して出力するゲイン調整回路２８とを有する。
【選択図】 図１

Description

本発明は、たとえば光ディスク装置等のＲＦ信号処理系に適用される位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）およびそれを備えた情報再生装置に関するものである。
一般的に、光ディスク等のデジタル記録再生装置のＲＦ信号処理系では、データを記録再生するために位相、周波数を比較して適切なクロックを得るＰＬＬ回路が用いられている。
光ディスクのＰＬＬ回路における周波数比較の方法として、たとえばディスク上のウォブル信号を抜き出し、この周波数にロックすることによりディスクの回転速度に同期する方法が使われている。
しかしこの方法は、たとえばウォブル信号が存在しないディスクの場合（１例としてブルレイディスクのＲＯＭ、以下ＢＤＲＯＭ）には使用することができない。
ウォブル信号を使用しないで、記録フレーム毎に周期的に記録されているフレーム同期信号を抜き出し、この信号にロックする方法も使用されている（たとえば特許文献１参照）。
また、ランダムなデータパターンから、周波数誤差を抽出する方法としては、電圧制御発振器（ＶＣＯ）基準の多相クロックあるいは、リングＶＣＯの多相クロックを基準にしたデータエッジの位相遷移をモニタする方法が知られている（たとえば特許文献２参照）。
特開平１１−２３２７９５号公報 特開平１１−３０８０９７号公報
しかしながら、特許文献１に記載された方式の場合には、位相周波数比較周期がフレーム周期に依存して長くなってしまうため（ＢＤＲＯＭの場合には1932Ｔ周期）、フレームシンク検出確立までの時間も含めると引き込みに時間がかかってしまい、高速での周波数引き込みには向かないという不利益がある。
また、特許文献２に記載された方式では、高密度光ディスクに応用した場合には、アナログ信号の等化誤差やディスクの摂動、ノイズの影響等により入力データエッジの品質が悪いため、周波数検出器の誤検出が多発し、安定した周波数引き込みを行うことができないという不利益がある。
またこの方式では、周波数検出ゲインが周波数誤差に対して比例せず、ある程度誤差が大きくなるとゲインが低下してくるため、初期周波数誤差が大きい状態でのこのような誤検出は引き込み時間を増大させ、あるいは引き込みレンジ外へ周波数が発散してしまう可能性もある。
さらに、位相モードへの切り替え時に周波数誤差は位相引き込みレンジ内にある必要があるが、周波数ループの誤検出により収束値が安定しない場合には、位相引き込みができず、データが読めなくなってしまう可能性がある。
周波数ループの安定性を確保するためにはループゲインを下げれば良いが、その場合には引き込みにかかる時間が増大してしまう。
本発明は、かかる事情に鑑みてなされたものであり、その目的は、周波数比較器の誤検出が発生する場合であっても、その影響を低減することができ、安定かつ高速な周波数引き込みを実現することが可能なＰＬＬ回路および情報再生装置を提供することにある。
上記目的を達成するため、本発明の第１の観点の位相同期回路は、制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、入力信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を出力する周波数比較器と、上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路とを有する。
好適には、上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて上記帰還信号の帰還ゲインを切り替える。
好適には、上記積分回路の積分定数は調整可能である。
好適には、上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が当該しきい値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を出力する。
また、好適には、上記判定回路の判定しきい値は調整可能である。
好適には、上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる。
また、好適には、上記ゲイン調整回路は、引き込み途中で、誤検出により逆方向の周波数誤差が検出された判定結果を入力すると、一旦帰還ゲインをゼロとし、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる。
本発明の第２の観点の位相同期回路は、制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、入力信号のゼロクロス信号および上記発振回路の多相クロックに基づいて、上記入力信号のゼロクロスエッジから入力信号とクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力する周波数比較器と、上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路とを有する。
好適には、上記周波数比較器は、上記発振回路の多相クロックに基づいて入力信号のゼロクロス信号を取り込み、当該多相クロックのうちの上記一のクロックに同期して、入力データ信号のゼロクロスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する。
また、好適には、上記周波数比較器は、ゼロクロスのエッジの変化を、正常動作の場合には起こりえないタイミングで検出した場合には、上記周波数誤差に応じた信号の出力を停止する。
本発明の第３の観点は、記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、入力信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を出力する周波数比較器と、上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路とを有する。
本発明の第４の観点は、記録媒体から読み出した正弦波状の信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、上記位相同期回路は、制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、上記読み出した信号のゼロクロス信号および上記発振回路の多相クロックに基づいて、上記入力信号のゼロクロスエッジから入力信号とクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力する周波数比較器と、上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路とを有する。
本発明によれば、発振回路のクロックが位相比較回路および周波数比較器に供給される。
まず、周波数比較器において、入力信号と発振回路のクロックの周波数が比較され、周波数誤差に応じた信号が積分回路に出力される。
積分回路においては、周波数比較器の周波数誤差に応じた信号が積分され判定回路に供給される。判定回路においては、積分回路の積分結果から周波数誤差の向きが判定され、判定回路の判定結果に基づいて帰還信号の帰還ゲインが切り替えられる。
また、位相比較回路において、発振回路によるクロックと入力信号の位相差が検出されて、位相差データが帰還回路に出力される。
そして、位相比較回路の位相差データおよび帰還信号に基づいて制御信号が生成されて、発振回路の発振周波数が制御される。
本発明によれば、入力信号のたとえばゼロクロスエッジの品質が悪く、周波数比較器の誤検出が発生する場合であっても、その影響を低減することができ、その結果安定かつ高速な周波数引き込みが可能となる。
また、上記以外の周波数検出方法、たとえばデータのゼロクロス間隔を直接測定する周波数比較方式においても、誤検出の影響を低減し、安定かつ高速な周波数引き込みが可能となる利点がある。
以下、本発明の実施形態を添付図面に関連付けて説明する。
図１は、本発明に係るＰＬＬ回路（位相同期回路）を採用した光ディスク装置のＲＦ信号処理系の一実施形態を示すシステム構成図である。
本光ディスク装置１０は、図１に示すように、記録媒体としての光ディスク１１、光学ヘッド１２、プリアンプ１３、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路１４、アナログイコライザ１５、アナログデジタルコンバータ（ＡＤＣ）１６、ＦＩＲフィルタ１７、ビタビ復号器１８、デコーダ（ＥＣＣ、インタフェース（Ｉ／Ｆ）１９、エンコーダ２０、レーザドライバ２１、位相比較器２２、ＶＣＯ２３、ゼロクロスコンパレータ２４、周波数比較器２５、積分回路２６、判定回路としてのコンパレータ２７、パターン検出およびゲイン調整回路２８、チャージポンプ回路２９、およびループフィルタ３０を有している。
これらの構成要素のうち、位相比較器２２、ＶＣＯ２３、ゼロクロスコンパレータ２４、周波数比較器２５、積分回路２６、判定回路としてのコンパレータ２７、パターン検出およびゲイン調整回路２８、チャージポンプ回路２９、およびループフィルタ３０により本発明のＰＬＬ回路４０が構成されている。そして、チャージポンプ回路２９、およびループフィルタ３０により本発明の帰還回路が構成される。
以下、このＰＬＬ回路の構成要素の具体的な機能を中心に説明する。
光ディスク装置１０において、光学ヘッド１２から出力されプリアンプ１３で増幅された再生信号は、ＡＧＣ回路１４で振幅調整され、アナログイコライザ回路１５に入力される。
アナログイコライザ１５により等化され、高域ノイズを除去された再生信号は、ＡＤＣ１６およびゼロクロスコンパレータ２４に入力される。
ＡＤＣ１６の出力は、ＰＬＬ回路の位相比較器２２に入力され、後述するようにＰＬＬ回路４０においてＶＣＯ２３をコントロールしてＡＤＣ１５のサンプリング位相を一致させるように制御される。
また、ＡＤＣ１５の出力はＦＩＲフィルタ１７に入力され、さらに高精度に等化された後、ビタビ復号器１８に入力され、デコード、エラー訂正されたのち、ＮＲＺデータとして出力される。
また、ＮＲＺデータはエンコーダ２０でエンコードされ、この結果に基づいて、レーザドライバ２１により光学ヘッド１２のレーザが駆動制御される。
以下、ＰＬＬ回路について具体的に説明する。
位相比較器２２は、ＡＤＣ１５によるデジタル信号の位相とＶＣＯ２３の出力クロック（Ａ）の位相を比較し、位相誤差データＳ２２をループフィルタ３０に出力する。
ＶＣＯ２３は、インバータ２３１〜２３３の３段リング構成になっており、ループフィルタ３０で位相誤差データＳ２２を積分して得られた制御信号Ｓ３０により発振周波数が制御される。
ＶＣＯ２３は、３段リング構成の各段からの出力は、図２（Ｃ），（Ｄ），（Ｅ）に示すようなＣＬＫの一周期を３分割する３相クロックＡ，Ｂ，Ｃとなっており、これら３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣは周波数比較器２５に供給される。
ＶＣＯ２３の第１相クロック（インバータ２３３の出力クロック）は、ＡＤＣ１６、ＦＩＲフィルタ１７、ビタビ復号器１８、および位相比較器２２に供給される。
ゼロクロスコンパレータ２４は、アナログイコライザ１５による、たとえば図２（Ａ）に示すような正弦波状のＲＦ再生信号を受けて、ゼロクロス点に対応してレベルが変化する図２（Ｂ）に示すようなゼロクロス信号ＺＣを周波数比較器２５に出力する。
ＰＬＬ回路により、ＡＤＣ１６のサンプリング位相を正しい状態に一致させる必要があるが、入力信号周波数とクロック周波数のずれが大きい場合（３％前後を超える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ループにより周波数ずれを引き込む必要がある。
周波数比較器２５は、この周波数ループの初段部に配置されている。
周波数比較器２５は、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してゼロクロスコンパレータ２４によるゼロクロス信号ＺＣを取り込み、以降、たとえば第１相クロックＡに同期して、入力データ信号のゼロクロスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出して、アップ信号ＵＰまたはダウン信号ＤＯＷＮを積分回路２６に出力する。
図３は、本実施形態に係る周波数比較器の動作イメージを示す図である。また、図４は、本実施形態に係る周波数比較器の比較論理を示す図である。
図３に示すように、３相クロックである第１相クロックＣＬＫＡ、第２相クロックＣＬＫＢ、第３相クロックＣＬＫＣにより、１クロックＣＬＫ区間を３分割し、各位相区間をＡ、Ｂ、Ｃとする。
このとき、入力データ信号のゼロクロスの現在のエッジＹｎと次のエッジＹn+1 の位相の遷移から周波数誤差（の方向）を次のようにして検出する。
クロックＣＬＫ１周期内の各位相Ａ、Ｂ、Ｃに対して、エッジの遷移が順方向（Ａ→Ｂ→Ｃ）であれば、入力信号周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジの遷移が逆方向（Ｃ→Ｂ→Ａ）であれば、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジの位相遷移がない場合には、誤差検出はできないため、何も出力されない。
具体的には、図４に示すように、周波数比較器２５は、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ａの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｂの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いと考えられるため、ダウン信号ＤＯＷＮを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いと考えられるため、アップ信号ＵＰを出力する。
エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｃの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しない。
図５は、図３の検出動作を可能にする周波数比較器のロジック回路の一例を示す回路図である。
図５の周波数比較器２５は、Ｄ型フリップフロップ２０１〜２１７、排他的論理和（ＥＸＯＲ）ゲート２１８〜２２０、負入力を含む２入力ＡＮＤゲート２２１、負入力を含む３入力ＡＮＤゲート２２２、３入力ＯＲゲート２２３〜２２５、スイッチ回路２２６〜２２８、２入力ＡＮＤゲート２２９、３入力ＡＮＤゲート２３０〜２３４、および第１相クロックＣＬＫＡを遅延等させるためのバッファ２３５，２３６を有している。
フリップフロップ２０１〜２０３はゼロクロス信号ＺＣの入力ＺＣＩＮに対して並列に配置されている。フリップフロップ２０１は第１相クロックＣＬＫＡに同期してゼロクロス信号ＺＣをラッチし、フリップフロップ２０２は第２相クロックＣＬＫＢに同期してゼロクロス信号ＺＣをラッチし、フリップフロップ２０３は第３相クロックＣＬＫＣに同期してゼロクロス信号ＺＣをラッチする。
すなわち、フリップフロップ２０１〜２０３は周波数比較器２５の入力段に配置されて、ＶＣＯ２３の３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期して、ゼロクロスコンパレータ２４によるゼロクロス信号ＺＣをラッチする。
図２（Ｅ）〜（Ｇ）にフリップフロップ２０１〜２０３のＱ出力をそれそれＡ０，Ｂ０，Ｃ０として示している。
なお、初段以降の各フリップフロップ２０４〜２１７は、第１相クロックＣＬＫＡに同期してデータの入出力を行う。
フリップフロップ２０４のＤ入力は初段のフリップフロップ２０１のＱ出力に接続され、フリップフロップ２０５のＤ入力は初段のフリップフロップ２０２のＱ出力に接続され、フリップフロップ２０６のＤ入力は初段のフリップフロップ２０３のＱ出力に接続されている。
フリップフロップ２０４〜２０６は、バッファ２３５を介した第１相クロックＣＬＫＡに同期してそれぞれフリップフロップ２０１〜２０３の出力をラッチする。
図２（Ｈ）〜（Ｊ）にフリップフロップ２０４〜２０６のＱ出力をそれそれＡ１，Ｂ１，Ｃ１として示している。
ＥＸＯＲ２１８は、フリップフロップ２０４の出力Ａ１とフリップフロップ２０５の出力Ｂ１との排他的論理和をとり、その結果をスイッチ２２６のＨ入力、ＡＮＤゲート２２１の負入力、ＡＮＤゲート２２２の第１負入力、およびＯＲゲート２２３の第１入力に供給する。
ＥＸＯＲ２１９は、フリップフロップ２０５の出力Ｂ１とフリップフロップ２０６の出力Ｃ１との排他的論理和をとり、その結果をアンドゲート２２１の正入力、アンドゲート２２２の第２負入力、およびＯＲゲート２２３の第２入力に供給する。
ＥＸＯＲ２２０は、フリップフロップ２０６の出力Ｂ１と初段のフリップフロップ２０１の出力Ａ０との排他的論理和をとり、その結果をアンドゲート２２２の正入力、およびＯＲゲート２２３の第３入力に供給する。
これら３つのＥＸＯＲ２１８〜２２０は今のクロックを得るために設けられており、クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣのいずれか一つを取り出す。
図２（Ｋ）〜（Ｍ）にＥＸＯＲ２１８〜２２０の出力をそれそれＡ２，Ｂ２，Ｃ２として示している。
ＥＸＯＲ２１８〜２２０の出力Ａ２，Ｂ２，Ｃ２はゼロクロスがあるときにいずれかがハイレベルとなる。この例では、ＥＸＯＲ２２０の出力Ｃ２がハイレベルとなっている。
ＡＮＤゲート２２１の出力はスイッチ回路２２７のＨ入力に供給され、ＡＮＤゲート２２の出力はスイッチ回路２２８のＨ入力に供給される。
ＯＲゲート２２３は、ＥＸＯＲ２１８〜２２０の出力Ａ２，Ｂ２，Ｃ２の論理和をとり、スイッチ信号ＳＷとしてスイッチ回路２２６〜２２８に出力する。
スイッチ回路２２６〜２２８は、スイッチ信号ＳＷがハイレベルの場合にはゼロクロス点が検出されたものとしてＨ入力を選択して次段の対応するフリップフロップ２０７〜２０９のＤ入力に出力する。
スイッチ回路２２６〜２２８は、スイッチ信号ＳＷがローレベルの場合にはゼロクロス点が検出されていないものとしてＬ入力を選択して次段の対応するフリップフロップ２０７〜２０９のＱ出力をＤ入力に入力させるループを形成する。
図２（Ｎ）にＯＲゲート２２３の出力であるスイッチ信号ＳＷを示している。
フリップフロップ２０７〜２０９は、上述したように対応するスイッチ回路２２６〜２２８の出力を、バッファ２３５，２３６を介した第１相クロックＣＬＫＡに同期して取り込む。
フリップフロップ２０７〜２０９は、ゼロクロスが検出されていない間は、スイッチ回路２２６〜２２８で形成されるループによる前回ラッチしたデータを、第１相クロックＣＬＫＡに同期してラッチし続け、ゼロクロスが検出された場合に、スイッチ回路２２６〜２２８を通して検出時点のデータを第１相クロックＣＬＫＡに同期してラッチする。
フリップフロップ２０７のＱ出力は、スイッチ回路２２６のＬ入力、次段のフリップフロップ２１０のＤ入力、ＡＮＤゲート２３１の第１入力に、およびＡＮＤゲート２３４の第３入力に供給される。
フリップフロップ２０８のＱ出力は、スイッチ回路２２７のＬ入力、次段のフリップフロップ２１１のＤ入力、ＡＮＤゲート２３０の第３入力、およびＡＮＤゲート２３３の第２入力に供給される。
フリップフロップ２０９のＱ出力は、スイッチ回路２２８のＬ入力、次段のフリップフロップ２１２のＤ入力、ＡＮＤゲート２２９の第２入力、およびＡＮＤゲート２３２の第３入力に供給される。
図２（Ｏ）〜（Ｑ）にフリップフロップ２０７〜２０９のＱ出力をそれそれＡ３，Ｂ３，Ｃ３として示している。
フリップフロップ２１０〜２１２は、バッファ２３５，２３６を介した第１相クロックＣＬＫＡに同期してそれぞれフリップフロップ２０７〜２０９の出力をラッチする。
フリップフロップ２１０の出力は、次段のフリップフロップ２１３のＤ入力、ＡＮＤゲート２２９の第１入力、およびＡＮＤゲート２３０の第１入力に供給される。
フリップフロップ２１１の出力は、次段のフリップフロップ２１４のＤ入力、ＡＮＤゲート２３１の第２入力、およびＡＮＤゲート２３２の第１入力に供給される。
フリップフロップ２１２の出力は、次段のフリップフロップ２１５のＤ入力、ＡＮＤゲート２３３の第１入力、およびＡＮＤゲート２３４の第３入力に供給される。
図２（Ｒ）〜（Ｔ）にフリップフロップ２１０〜２１２のＱ出力をそれそれＡ４，Ｂ４，Ｃ４として示している。
フリップフロップ２１３〜２１５は、バッファ２３５，２３６を介した第１相クロックＣＬＫＡに同期してそれぞれフリップフロップ２１０〜２０２の出力をラッチする。
フリップフロップ２１３のＱ出力は、ＡＮＤゲート２３０の第２入力に供給されている。
フリップフロップ２１４のＱ出力は、ＡＮＤゲート２３１の第３入力、およびＡＮＤゲート２３２の第２入力に供給される。
フリップフロップ２１５の出力は、ＡＮＤゲート２３３の第３入力、およびＡＮＤゲート２３４の第１入力に供給される。
ＡＮＤゲート２２９は、図４の論理に基づいて、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２４の第１入力に供給する。
ＡＮＤゲート２３０は、図４の論理に基づいて、前回のエッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２５の第１入力に供給する。
ＡＮＤゲート２２９および２３０は、エッジＹｎが位相Ａで次のエッジＹn+1 が位相Ａの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２４，２２５に出力する。
ＡＮＤゲート２３１は、図４の論理に基づいて、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２４の第２入力に供給する。
ＡＮＤゲート２３２は、図４の論理に基づいて、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるために、ハイレベルの信号をＯＲゲート２２５の第２入力に供給する。
ＡＮＤゲート２３１および２３２は、エッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｂの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２４，２２５に出力する。
ＡＮＤゲート２３３は、図４の論理に基づいて、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２４の第３入力に供給する。
ＡＮＤゲート２３４は、図４の論理に基づいて、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるために、ハイレベルの信号をＯＲゲート２２５の第３入力に供給する。
ＡＮＤゲート２３３および２３４は、エッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｃの場合には、エッジの位相遷移がなく誤差検出はできないため、アップ信号ＵＰもダウン信号ＤＯＷＮも出力しないようにローレベルの信号をそれぞれゲート２２４，２２５に出力する。
ＯＲゲート２２４は、ＡＮＤゲート２２９、２３１、２３３の出力信号の論理和をとり、アップ信号ＵＰの出力段のフリップフロップ２１６のＤ入力に供給する。
ＯＲゲート２２５は、ＡＮＤゲート２３０、２３２、２３４の出力信号の論理和をとり、ダウン信号ＤＷＭの出力段のフリップフロップ２１７のＤ入力に供給する。
図２（Ｕ），（Ｖ）にＯＲゲート２２４，２２５の出力をそれそれＵ０，Ｄ０として示している。
フリップフロップ２１６は、バッファ２３５，２３６を介した第１相クロックＣＬＫＡに同期してＯＲゲート２３４のハイレベルまたはローレベルをとる出力Ｕ０をラッチして、Ｑ出力からアップ信号ＵＰを積分回路２６に出力する。
フリップフロップ２１７は、バッファ２３５，２３６を介した第１相クロックＣＬＫＡに同期してＯＲゲート２３５のハイレベルまたはローレベルをとる出力Ｄ０をラッチして、Ｑ出力からダウン信号ＤＯＷＮを積分回路２６に出力する。
図２（Ｗ），（Ｘ）にフリップフロップ２１６，２１７の出力であるアップ信号ＵＰおよびダウン信号ＤＯＷＮをそれそれ示している。
なお、フリップフロップ２１６，２１７に供給される第１相クロックＣＬＫＡは、たとえば図５中破線で示すように分周器（たとえば２分周）２３７を設け、分周後の第１相クロックＣＬＫ２として、アップ信号ＵＰおよびダウン信号ＤＯＷＮをラッチし、出力するように構成することも可能である。
図２（Ｙ）にこのクロックＣＬＫ２を示している。
バッファ２３５，２３６を介した第１相クロックＣＬＫＡまたはさらに分周されたクロックＣＬＫ２は、図１に示すように、積分回路２６の積分器２６１，２６２、コンパレータ２７、およびパターン検出およびゲイン調整回路２８の動作クロックとして供給される。
なお、図５の周波数比較器２５では、フリップフロップ２１０〜２１２には前回のゼロクロスがいずれの相で検出されたかを示すデータがセットされ、フリップフロップ２０７〜２０９には今回（次の）のゼロクロスがいずれの相で検出されたかを示すデータがセットされることから、前回のエッジＹｎの検出位相の情報と次のエッジＹn+1 の検出位相の情報が得られていることから、相変化を検出するには、フリップフロップ２１３〜２１５を必ずしも設ける必要はない。
本実施形態において、フリップフロップ２１３〜２１５を設けたのは、以下の理由による。
第１相クロックＣＬＫＡの１周期以内にゼロクロスが２度検出されることは、データの特性上ありえないことから、もし、１Ｔ内に検出位相に変化があると、ノイズ等に基づくデータを取り込んだものとして、アップ信号ＵＰおよびダウン信号ＤＯＷＮを出力させず、無視させるために設けている。
たとえば、正常動作の場合には、前回のエッジＹｎが位相Ａで次のエッジＹn+1 が位相Ｂの場合には、フリップフロップ２１０の出力Ａ４、フリップフロップ２０８の出力Ｂ３がハイレベルで、かつ、１Ｔ前のデータをラッチするフリップフロップ２１３の出力もハイレベルであるはずであることから、ＡＮＤゲート２３０においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２５に供給する。
しかし、ノイズ等のために、１Ｔ内に検出位相に変化があるとフリップフロップ２１３の出力はローレベルであることから、ＡＮＤゲート２３０の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ａの場合には、フリップフロップ２０７の出力Ａ３、フリップフロップ２１１の出力Ｂ４がハイレベルで、かつ、１Ｔ前のデータをラッチするフリップフロップ２１４の出力もハイレベルであるはずであることから、ＡＮＤゲート２３１においては、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２４の供給する。
しかし、ノイズ等のために、１Ｔ内に検出位相に変化があるとフリップフロップ２１４の出力はローレベルであることから、ＡＮＤゲート２３１の出力はマスクされてローレベルに保持され、アップ信号ＵＰの出力が抑止される。
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｂで次のエッジＹn+1 が位相Ｃの場合には、フリップフロップ２０９の出力Ｃ３、フリップフロップ２１１の出力Ｂ４がハイレベルで、かつ、１Ｔ前のデータをラッチするフリップフロップ２１４の出力もハイレベルであるはずであることから、ＡＮＤゲート２３２においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２５に供給する。
しかし、ノイズ等のために、１Ｔ内に検出位相に変化があるとフリップフロップ２１４の出力はローレベルであることから、ＡＮＤゲート２３２の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ｂの場合には、フリップフロップ２０８の出力Ｂ３、フリップフロップ２１２の出力Ｃ４がハイレベルで、かつ、１Ｔ前のデータをラッチするフリップフロップ２１５の出力もハイレベルであるはずであることから、ＡＮＤゲート２３３においては、入力データ信号の周波数はＶＣＯ周波数よりも高いものとして、アップ信号ＵＰを出力させるためにハイレベルの信号をＯＲゲート２２４に供給する。
しかし、ノイズ等のために、１Ｔ内に検出位相に変化があるとフリップフロップ２１５の出力はローレベルであることから、ＡＮＤゲート２３３の出力はマスクされてローレベルに保持され、アップ信号ＵＰの出力が抑止される。
同様に、正常動作の場合には、前回のエッジＹｎが位相Ｃで次のエッジＹn+1 が位相Ａの場合には、フリップフロップ２０７の出力Ａ３、フリップフロップ２１２の出力Ｃ４がハイレベルで、かつ、１Ｔ前のデータをラッチするフリップフロップ２１５の出力もハイレベルであるはずであることから、ＡＮＤゲート２３４においては、入力データ信号の周波数はＶＣＯ周波数よりも低いものとして、ダウン信号ＤＯＷＮを出力させるためにハイレベルの信号をＯＲゲート２２５に供給する。
しかし、ノイズ等のために、１Ｔ内に検出位相に変化があるとフリップフロップ２１５の出力はローレベルであることから、ＡＮＤゲート２３４の出力はマスクされてローレベルに保持され、ダウン信号ＤＯＷＮの出力が抑止される。
なお、上述した周波数比較器２５の周波数比較方法を高密度記録されたランダムデータパターンにおいて使用する場合、各種要因によるデータエッジのタイミング品質劣化により、正しい周波数検出がなされない場合が発生する。品質劣化要因としては次のようなものがある。
・ チルト（ラジアル、タンジェンシャル）による劣化、
・ フォーカスずれによる劣化、
・ ライトパワーずれによるアシンメトリ（非線形歪み）、
・ 球面収差による劣化、
・ イコライザの周波数特性に依存する等化誤差、
である。
また、パーシャルレスポンス等化を行う場合には、必ずしもゼロクロスエッジからの周波数検出ができるとは限らないが、ＢＤＲＯＭの場合にはチャネル符号（１−７ＲＬＬ）とＰＲ２（１−２−１）の組み合わせにより、ゼロクロス情報を周波数検出に使用することができる。
しかしこの組み合わせでは、等化後のデータレベルは±１、±２の４値を取るため、短周期パターン（２Ｔ）の振幅がデータのエンベロープに対して小さくなり、そのため、ゼロクロスエッジの傾きが緩やかになり、回路オフセットやノイズその他の要因によるタイミング品質の劣化の要因となる。
図６は、ＢＤＲＯＭの場合の等化後波形の一例を示す図である。
また、図７は前記の要因により劣化した場合のゼロクロスエッジの分布の一例を示す図である。
図７において、分布の各山は２Ｔ〜８Ｔの各パターンである。
このデータからも分かるとおり、単位時間あたりの２Ｔの割合は最も多く、このエッジの信号品質が周波数検出の精度に及ぼす影響は大きいと考えられる。
各データパターンの分布の広がりが±１Ｔ以上の幅を持っているためパターン毎の分離が十分にされておらず、このために誤検出が多発する。
以上のような要因により、周波数検出器の誤検出が発生した場合でも高速に周波数引き込みを行う必要がある。
図８は、周波数比較器の出力特性を示す図である。
この方式による周波数検出においては、周波数検出ゲインが周波数誤差に対して一定になっておらず、周波数誤差７％付近をピークとする凸型になっており、周波数誤差が増大するとゲインが低下してしまう。
このようなゲインの低下を防ぎ、周波数誤差によらず安定な高速引き込みを実現する必要がある。
そのため、まず図１にも示すとおり、周波数検出器２５の出力であるアップ信号ＵＰ、およびダウン信号ＤＯＷＮを積分回路２６において積分する。
積分回路２６は、たとえばカウンタからなるＵＰ用積分器２６１とＤＯＷＮ用積分器２６２とを有し、周波数比較器２５のアップ信号ＵＰまたはダウン信号ＤＯＷＮをレジスタ３１に設定された積分値設定値に基づいて積分し、コンパレータ２７に出力する。
なお、本実施形態では、回路の簡単化のために積分器としてカウンタを使用しているが、積分器として機能すれば他の物でも良く、ＬＰＦ等であってもかまわない。
コンパレータ２７は、積分回路２６により積分されたアップ信号ＵＰまたはダウン信号ＤＯＷＮ受けて、レジスタ３２に設定される判定閾（しきい）値に応じて周波数誤差の向きを判定し、判定結果に応じてＵＰＭ，ＤＯＷＮＭ，ＮＯＮＭの３信号をパターン検出およびゲイン調整回路２８に出力する。
図９および図１０の（Ａ）〜（Ｈ）は、カウンタを使用した積分器およびコンパレータの動作を示すタイミングチャートであって、図９（Ａ）〜（Ｈ）は積分設定値を８、判定しきい値を４とした場合に、コンパレータ２７から信号ＵＰＭが出力される場合の動作を示し、図１０（Ａ）〜（Ｈ）は積分設定値を８、判定しきい値を４とした場合に、コンパレータ２７から信号ＮＯＮＭが出力される場合の動作を示している。
なお、カウンタの場合にはアップ信号ＵＰまたはダウン信号ＤＯＷＮのカウント値が設定値に到達した時点でコンパレータにてカウント値を比較し、信号ＵＰＭまたはＤＯＷＮＭを出力し、カウンタをリセットする。
図９（Ａ）〜（Ｈ）では、信号ＵＰＭが出力される場合を示したが、信号ＤＯＷＮＭについても同様の動作となる。
この例では、積分回路２６のＵＰカウンタ２６１は８をカウンタし、ＤＯＷＮカウンタ２６２は３をカウントしている。そして、両カウント値の差５が判定しきい値４よりも大きいことから、信号ＵＰＭが出力される。
また、コンパレータ２７は閾値設定機能を持っており、カウント値の差が閾値４よりも小さい場合には信号ＮＯＮＭを出力することにより、信頼性の低い比較結果についてはマスクすることができる。
図１０（Ａ）〜（Ｈ）は信号ＮＯＮＭを出力する場合である。
この例では、積分回路２６のＵＰカウンタ２６１は８をカウンタし、ＤＯＷＮカウンタ２６２は５をカウントしている。そして、両カウント値の差３が判定しきい値４よりも小さいことから、信号ＮＯＮＭが出力される。信頼性の低い比較結果についてはマスクしている。
これらの機能だけでは、書き込みパターン等に依存した局所的な誤検出を防止することができない場合があるため、次のようにして積分値を増やすことなく、局所的な誤検出の影響を防止する。
コンパレータ２７によるＵＰＭ、ＤＯＷＮＭ、およびＮＯＮＭの３つのエラー信号はパターン検出およびゲイン調整回路２８に入力される。
パターン検出およびゲイン調整回路２８は、コンパレータ２７による３信号ＵＰＭ、ＤＯＷＮＭ、およびＮＯＮＭの時系列から、信号ＵＰＯＵＴまたはＤＯＷＮＯＵＴをチャージポンプ回路２９に出力し、あるいはなにも出力せず、また出力パルスの幅をパターンに応じて変化させる。
図１１は、パターン検出およびゲイン調整回路２８の論理を示す図である。
この例では、コンパレータ２７の３個前の出力、２個前の出力、１個前の出力、並びに現在のコンパレータ２７の出力を時系列的に見て、出力および帰還ゲイン（パルス幅）を決定している。
コンパレータ２７の３個前の出力、２個前の出力、１個前の出力がＵＰＭ以外で、現在のコンパレータ２７の出力がＵＰＭの場合、パターン検出およびゲイン調整回路２８はなにも出力せず、ゲインは０とする。
コンパレータ２７の３個前の出力および２個前の出力のどちらかがＵＰＭで、１個前の出力がＵＰＭ以外で、現在のコンパレータ２７の出力がＵＰＭの場合、パターン検出およびゲイン調整回路２８は信号ＵＰＯＵＴを出力し、ゲインは０．２５（１Ｔ）とする。
コンパレータ２７の３個前の出力および２個前の出力のいずれもがＵＰＭ以外で、１個前の出力がＵＰＭで、現在のコンパレータ２７の出力がＵＰＭの場合、パターン検出およびゲイン調整回路２８は信号ＵＰＯＵＴを出力し、ゲインは０．２５（１Ｔ）とする。
コンパレータ２７の３個前の出力がＵＰＭ以外で、２個前の出力のいずれもがＵＰＭで、１個前の出力がＵＰＭで、現在のコンパレータ２７の出力がＵＰＭの場合、パターン検出およびゲイン調整回路２８は信号ＵＰＯＵＴを出力し、ゲインは０．５（２Ｔ）とする。
コンパレータ２７の３個前の出力、２個前の出力、１個前の出力、現在のコンパレータ２７の出力が全てＵＰＭの場合、パターン検出およびゲイン調整回路２８は信号ＵＰＯＵＴを出力し、ゲインは１（４Ｔ）とする。
コンパレータ２７の３個前の出力、２個前の出力、１個前の出力がＤＯＷＮＭ以外で、現在のコンパレータ２７の出力がＤＯＷＮＭの場合、パターン検出およびゲイン調整回路２８はなにも出力せず、ゲインは０とする。
コンパレータ２７の３個前の出力および２個前の出力のどちらかがＤＯＷＮＭで、１個前の出力がＤＯＷＮＭ以外で、現在のコンパレータ２７の出力がＤＯＷＮＭの場合、パターン検出およびゲイン調整回路２８は信号ＤＯＷＮＯＵＴを出力し、ゲインは０．２５（１Ｔ）とする。
コンパレータ２７の３個前の出力および２個前の出力のいずれもがＤＯＷＮＭ以外で、１個前の出力がＤＯＷＮＭで、現在のコンパレータ２７の出力がＤＯＷＮＭの場合、パターン検出およびゲイン調整回路２８は信号ＤＯＷＮＯＵＴを出力し、ゲインは０．２５（１Ｔ）とする。
コンパレータ２７の３個前の出力がＤＯＷＮＭ以外で、２個前の出力のいずれもがＤＯＷＮＭで、１個前の出力がＤＯＷＮＭで、現在のコンパレータ２７の出力がＤＯＷＮＭの場合、パターン検出およびゲイン調整回路２８は信号ＤＯＷＮＯＵＴを出力し、ゲインは０．５（２Ｔ）とする。
コンパレータ２７の３個前の出力、２個前の出力、１個前の出力、現在のコンパレータ２７の出力が全てＤＯＷＮＭの場合、パターン検出およびゲイン調整回路２８は信号ＤＯＷＮＯＵＴを出力し、ゲインは１（４Ｔ）とする。
また、コンパレータ２７の３個前の出力、２個前の出力、１個前の出力がＵＰＭ，ＵＰＭ以外、ＤＯＷＮＭ、ＤＯＷＮＭ以外のいずれかであり、現在のコンパレータ２７の出力が全てＮＯＮＭの場合、パターン検出およびゲイン調整回路２８はなにも出力せず、ゲインは０とする。
図１２（Ａ）〜（Ｆ）は、図１１の論理に基づくパターン検出およびゲイン調整回路２８の引き込み初期の動作例を示すタイミングチャートである。
引き込み開始時には、過去の系列を参照できないため、１発目のＵＰＭまたはＤＯＷＮＭの信号に対するフィードバックはゼロとする。
その後、同一の信号が連続して入力されると、フィードバックゲインは０．２５，０．５，１．０と順次増加する。
図１２（Ａ）〜（Ｆ）の例の場合には初期に誤検出が発生した場合を想定しているが、誤検出によるコントロール電圧の変動は、このようなゲイン調整を行わない場合に比べ１／８に抑圧できている。実際には、誤検出により周波数誤差が拡大した場合には既に示したとおり、検出ゲインが低下してしまうため、このような誤検出による影響を抑えることが重要である。
図１３（Ａ）〜（Ｆ）は、図１１の論理に基づくパターン検出およびゲイン調整回路２８の引き込み途中の動作例を示すタイミングチャートである。
引き込み途中で誤検出により逆方向の周波数誤差が検出された場合には、一旦ゲインを０とする。その後、同一の信号が連続した場合にはフィードバックゲインを順次増加する。
図１３（Ａ）〜（Ｆ）の例の場合、このようなゲイン調整を行わない場合に比べ、誤検出による周波数変動を１／８に抑圧できている。
図１４（Ａ）〜（Ｆ）は、図１１の論理に基づくパターン検出およびゲイン調整回路２８の収束時の動作例を示すタイミングチャートである。
収束時にはアップ信号ＵＰおよびダウン信号ＤＯＷＮの積分結果の差は小さくなり、信号ＵＰＭおよびＤＯＷＮＭの出現確立がほぼ同一となる。
また、信号ＮＯＮＭの出現確立が高くなる。
図１４（Ａ）〜（Ｆ）の例の場合には検出結果が連続しないことにより、ゲインが増加せず、このようなゲイン調整を行わない場合に比べ、周波数変動を１／４から１／８に抑圧できる。
なお、パターンによるゲイン調整方法としてはこの論理でなくても良く、モニタするパターン長、パターンのバリエーション、ゲインの可変レンジや分解能等を変更しても良い。
これらの機能により、引き込み途中での誤検出に対しては、ゲインが自動的に低下し誤検出によるＶＣＯ周波数の変動を抑圧することができる。
また、周波数引き込みが収束した場合には、平均的なフィードバックゲインは自動的に低下し誤検出による周波数変動を抑圧することが可能である。
また、本実施形態におけるゲイン調整方法としては、高速でのゲイン切り替えが可能なため、チャージポンプ２９のスイッチングパルス幅を変化させる方法を用いたが、ゲインを調整できれば他の方法でもよく、たとえば電流源の電流値を切り替えても良い。
次に、図１の回路の動作を説明する。
光学ヘッド１２から出力されプリアンプ１３で増幅された再生信号は、ＡＧＣ回路１４で振幅調整され、アナログイコライザ回路１５に入力される。
アナログイコライザ１５により等化され、高域ノイズを除去された再生信号は、ＡＤＣ１６およびゼロクロスコンパレータ２４に入力される。
このとき、ＰＬＬ回路４０によりＡＤＣ１６のサンプリング位相を正しい状態に一致させる必要があるが、入力信号周波数とクロック周波数のずれが大きい場合（３％前後を超える場合）には位相検出器による位相引き込みは困難であるため、まず周波数ループにより周波数ずれを引き込む。
ゼロクロスコンパレータ２４の出力は、ＰＬＬ回路４０の周波数比較器２５に入力され、周波数誤差の方向（ＵＰまたはＤＯＷＮ）の検出に用いられる。
このアップ信号ＵＰまたはダウン信号ＤＯＷＮの出力はさらに積分回路２６（積分器２６１，２６２）にて積分されたのち、コンパレータ２７にて比較され、設定されたしきい値に応じて、ＵＰＭ，ＤＯＷＮＭ，ＮＯＮＭの３信号としてパターン検出およびゲイン調整回路２８に出力される。
パターン検出およびゲイン調整回路２８は、この３信号の時系列から、信号ＵＰＯＵＴまたはＤＯＷＮＯＵＴを出力し、あるいはなにも出力せず、また出力パルスの幅をパターンに応じて変化させる。
パターン検出およびゲイン調整回路２８の出力は、周波数ループ用のチャージポンプ回路２９にて電流に変換され、ループフィルタ３０で積分される。
ループフィルタ３０の出力制御信号Ｓ３０によりＶＣＯ２３の発振周波数がコントロールされ、入力データ信号の周波数に一致させるように動作する。
ＶＣＯ２３は、３段リング構成になっており、各段からの出力はＣＬＫの一周期を３分割する３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣとなっている。この３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣが周波数比較器２５に入力され、ゼロクロスコンパレータ２４から出力されたゼロクロス信号ＺＣと比較することにより周波数検出が行われる。
以上が周波数モードの動作であり、周波数ループの動作により入力データ信号とＶＣＯ２３の発振周波数がほぼ一致すると、ＰＬＬ回路４０は、位相ロックモードに切り替わる。
ＡＤＣ１６の出力は、ＰＬＬ回路４０の位相比較回路２２に入力され、その位相誤差データＳ２２はループフィルタ３０で積分され、ＶＣＯ２３をコントロールしてＡＤＣ１６のサンプリング位相を一致させる。
また、ＡＤＣ１５の出力はＦＩＲフィルタ１７に入力され、さらに高精度に等化された後、ビタビ復号器１８に入力され、デコード、エラー訂正されたのち、ＮＲＺデータとして出力される。
以上説明したように、本実施形態によれば、ＶＣＯ２３による３相クロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣに同期してゼロクロスコンパレータ２４によるゼロクロス信号ＺＣを取り込み、以降、たとえば第１相クロックＣＬＫＡに同期して、入力データ信号のゼロクロスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出して、アップ信号ＵＰまたはダウン信号ＤＯＷＮを出力する周波数比較器２５と、周波数比較器２５のアップ信号ＵＰまたはダウン信号ＤＯＷＮをレジスタ３１に設定された積分値設定値に基づいて積分する積分回路２６と、積分回路２６により積分されたアップ信号ＵＰまたはダウン信号ＤＯＷＮ受けて、レジスタ３２に設定される判定閾（しきい）値に応じて周波数誤差の向きを判定し、判定結果に応じてＵＰＭ，ＤＯＷＮＭ，ＮＯＮＭの３信号を出力するコンパレータ２７と、コンパレータ２７による３信号ＵＰＭ、ＤＯＷＮＭ、およびＮＯＮＭの時系列のパターンから、信号ＵＰＯＵＴまたはＤＯＷＮＯＵＴを出力するか否かおよび帰還ゲインを決定してチャージポンプ回路２９に出力するパターン検出およびゲイン調整回路２８とを有することから、以下の効果を得ることができる。
すなわち、入力データとＶＣＯの多相クロックを使用した周波数比較方法において、入力信号のゼロクロスエッジの品質が悪く、周波数比較器の誤検出が発生する場合でも、その影響を低減することができ、その結果安定かつ高速な周波数引き込みが可能となる。
また、上記以外の周波数検出方法、たとえばデータのゼロクロス間隔を直接測定する周波数比較方式においても、誤検出の影響を低減し、安定かつ高速な周波数引き込みが可能となる。
本発明に係るＰＬＬ回路を採用した光ディスク装置のＲＦ信号処理系の一実施形態を示すシステム構成図である。 本実施形態に係るＰＬＬ回路における入力データ信号、ゼロクロス信号、３相クロック、および周波数比較器の各部の波形を示すタイミングチャートである。 本実施形態に係る周波数比較器の動作イメージを示す図である。 本実施形態に係る周波数比較器の比較論理を示す図である。 図３の検出動作を可能にする周波数比較器のロジック回路の一例を示す回路図である。 高密度光ディスクにおける読み出しデータの等化後波形の一例を示す図である。 高密度光ディスクにおけるデータゼロクロスタイミングの分布例を示す図である。 周波数比較器の出力特性（検出ゲイン）を示す図である。 カウンタを使用した積分器およびコンパレータの動作を示すタイミングチャートであって、積分設定値を８、判定しきい値を４とした場合に、コンパレータから信号ＵＰＭが出力される場合の動作例を示す図である。 カウンタを使用した積分器およびコンパレータの動作を示すタイミングチャートであって、積分設定値を８、判定しきい値を４とした場合に、コンパレータから信号ＮＯＮＭが出力される場合の動作例を示す図である。 本実施形態に係るパターン検出およびゲイン調整回路の論理を示す図である。 パターン検出およびゲイン調整回路の周波数引き込み初期の動作を示すタイミングチャートである。 パターン検出およびゲイン調整回路の周波数引き込み途中の動作を示すタイミングチャートである。 パターン検出およびゲイン調整回路の収束時の動作を示すタイミングチャートである。
符号の説明
１０…光ディスク、１１…光ディスク、１２…光学ヘッド、１３…プリアンプ、１４…ＡＧＣ回路、１５…アナログイコライザ、１６、アナログデジタルコンバータ（ＡＤＣ）、１７…ＦＩＲフィルタ、１８…ビタビ復号器、１９…デコーダ（ＥＣＣ、インタフェース（Ｉ／Ｆ）、２０…エンコーダ、２１…レーザドライバ、２２…位相比較器、２３…ＶＣＯ、２４…ゼロクロスコンパレータ、２５…周波数比較器、２６…積分回路、２７…判定回路としてのコンパレータ、２８…パターン検出およびゲイン調整回路、２９…チャージポンプ回路、３０…ループフィルタ、４０…ＰＬＬ回路。

Claims (26)

  1. 制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、
    上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
    上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
    入力信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を出力する周波数比較器と、
    上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、
    上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、
    上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路と
    を有する位相同期回路。
  2. 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて上記帰還信号の帰還ゲインを切り替える
    請求項１記載の位相同期回路。
  3. 上記積分回路の積分定数は調整可能である
    請求項１記載の位相同期回路。
  4. 上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が当該しきい値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を出力する
    請求項１記載の位相同期回路。
  5. 上記判定回路の判定しきい値は調整可能である
    請求項４記載の位相同期回路。
  6. 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
    請求項１記載の位相同期回路。
  7. 上記ゲイン調整回路は、引き込み途中で、誤検出により逆方向の周波数誤差が検出された判定結果を入力すると、一旦帰還ゲインをゼロとし、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
    請求項６記載の位相同期回路。
  8. 制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、
    上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
    上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
    入力信号のゼロクロス信号および上記発振回路の多相クロックに基づいて、上記入力信号のゼロクロスエッジから入力信号とクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力する周波数比較器と、
    上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、
    上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、
    上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路と
    を有する位相同期回路。
  9. 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて上記帰還信号の帰還ゲインを切り替える
    請求項８記載の位相同期回路。
  10. 上記周波数比較器は、上記発振回路の多相クロックに基づいて入力信号のゼロクロス信号を取り込み、当該多相クロックのうちの上記一のクロックに同期して、入力データ信号のゼロクロスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する
    請求項８記載の位相同期回路。
  11. 上記周波数比較器は、ゼロクロスのエッジの変化を、正常動作の場合には起こりえないタイミングで検出した場合には、上記周波数誤差に応じた信号の出力を停止する
    請求項１０記載の位相同期回路。
  12. 上記積分回路の積分定数は調整可能である
    請求項８記載の位相同期回路。
  13. 上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が当該しきい値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を出力する
    請求項８記載の位相同期回路。
  14. 上記判定回路の判定しきい値は調整可能である
    請求項１３記載の位相同期回路。
  15. 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
    請求項１４記載の位相同期回路。
  16. 記録媒体から読み出した信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、
    上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
    上記位相同期回路は、
    制御信号に応じた周波数をもって発振して所定周波数のクロックを出力する発振回路と、
    上記発振回路によるクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
    上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
    入力信号と上記発振回路のクロックの周波数を比較し、周波数誤差に応じた信号を出力する周波数比較器と、
    上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、
    上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、
    上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路と、を有する
    情報再生装置。
  17. 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて上記帰還信号の帰還ゲインを切り替える
    請求項１６記載の情報再生装置。
  18. 上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が当該しきい値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を出力する
    請求項１６記載の情報再生装置。
  19. 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
    請求項１６記載の情報再生装置。
  20. 上記ゲイン調整回路は、引き込み途中で、誤検出により逆方向の周波数誤差が検出された判定結果を入力すると、一旦帰還ゲインをゼロとし、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
    請求項１９記載の情報再生装置。
  21. 記録媒体から読み出した正弦波状の信号をクロックに基づいてサンプリングしてデジタル信号に変換し再生する情報再生回路であって、
    上記クロックによるサンプリング位相を正しい状態に一致させるための位相同期回路を有し、
    上記位相同期回路は、
    制御信号に応じた周波数をもって発振し、それぞれ位相の異なる多相クロックを出力する発振回路と、
    上記発振回路による多相クロックのうちの一のクロックと入力信号の位相差を検出し、位相差データを出力する位相比較回路と、
    上記位相比較回路の位相差データおよび帰還信号に基づいて上記制御信号を生成し、上記発振回路に供給する帰還回路と、
    上記読み出した信号のゼロクロス信号および上記発振回路の多相クロックに基づいて、上記入力信号のゼロクロスエッジから入力信号とクロックとの周波数誤差を検出し、周波数誤差に応じた信号を出力する周波数比較器と、
    上記周波数比較器の周波数誤差に応じた信号を積分する積分回路と、
    上記積分回路の積分結果から周波数誤差の向きを判定する判定回路と、
    上記判定回路の判定結果に基づいて上記帰還信号の帰還ゲインを切り替えるゲイン調整回路と、を有する
    情報再生装置。
  22. 上記ゲイン調整回路は、上記判定回路の判定結果の時系列パターンに基づいて上記帰還信号の帰還ゲインを切り替える
    請求項２１記載の情報再生装置。
  23. 上記周波数比較器は、上記発振回路の多相クロックに基づいて入力信号のゼロクロス信号を取り込み、当該多相クロックのうちの上記一のクロックに同期して、入力データ信号のゼロクロスのエッジがどの位相からどの位相に変化したか観察することにより周波数が高いか低いかを周波数誤差として検出する
    請求項２１記載の情報再生装置。
  24. 上記周波数比較器は、ゼロクロスのエッジの変化を、正常動作の場合には起こりえないタイミングで検出した場合には、上記周波数誤差に応じた信号の出力を停止する
    請求項２３記載の情報再生装置。
  25. 上記判定回路は、所定のしきい値に基づいて判定を行い、判定結果が当該しきい値より小さい場合には、上記ゲイン調整回路に帰還信号の出力を停止させる信号を出力する
    請求項２１記載の情報再生装置。
  26. 上記ゲイン調整回路は、引き込み初期状態では、帰還信号を出力せず、以後、同一の判定結果を連続して入力すると、上記帰還ゲインを順次増加させる
    請求項２５記載の情報再生装置。
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