WO2011016141A1 - 周波数再生回路 - Google Patents

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山口晃一
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日本電気株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Definitions

  • the present invention relates to a frequency recovery circuit used in high-speed serial communication.
  • Non-Patent Document 1 “Gigabit Video Interface: A Fully Serialized Data Transmission System for Digital Moving Pictures,” Consumer Electronics, 1998.ICCE.1998 Digest of Technical Papers.International Conference on, 1998, pp. 30-32.)
  • a phase frequency comparison circuit generally used in a PLL (Phase Locked Loop) circuit Used, technique for phase frequency comparison between the serial data amplified with the internal clock signal is used.
  • IEEE JSSC 2003 A. Potbacker, U. Langmann, and H.
  • Non-Patent Document 1 requires a signal amplification of serial data, which causes a problem that power consumed by the analog amplifier circuit is large.
  • the technique of Non-Patent Document 2 has a problem that the design is difficult because the asynchronous design is required for the data pulse calculation.
  • the present invention provides a frequency reproduction circuit that reproduces a 1 / n (n is a natural number) frequency of serial data without amplifying serial data by an analog amplifier circuit and without using an asynchronous circuit design. is there.
  • n is a natural number
  • a frequency recovery circuit that compares the time width of the 1 / n clock period is obtained.
  • input data is sampled by a multiphase clock signal, and a discrimination result is obtained as a discrimination result, and a discrimination result sampled by a clock signal having an adjacent phase difference among the discrimination results.
  • An exclusive OR circuit that compares the two and outputs a phase comparison result, a frequency comparison logic that outputs a frequency comparison result obtained by performing a logical operation on the phase comparison result, and a charge that receives the frequency comparison result and outputs a control voltage
  • a frequency regeneration circuit comprising a pump circuit and a voltage controlled oscillator that is controlled by the control voltage and outputs a multiphase clock signal having a frequency of 1 / n (n is a natural number) with respect to the input data rate is obtained. It is done.
  • input data is converted into a discrimination result sampled by a multiphase clock signal having a certain phase difference, and a discrimination result sampled by a clock signal having an adjacent phase difference.
  • a phase comparison result is obtained by an exclusive OR operation between them, a frequency comparison result obtained by performing a logical operation on the phase comparison result is output, controlled by the frequency comparison result, and 1 / n of the input data rate (n is a natural number)
  • a frequency reproduction method for outputting a multi-phase clock signal having a frequency of 1 is obtained.
  • 1 / n (n Is a natural number) clock signal.
  • FIG. 1 is a block diagram showing a first embodiment of the frequency recovery circuit of the present invention.
  • FIG. 2 is a timing chart for generating a frequency comparison result (fdn0) in the first embodiment of the present invention.
  • FIG. 3 is a timing chart for generating a frequency comparison result (fup0) in the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing a second embodiment of the frequency recovery circuit of the present invention.
  • FIG. 5 is a timing chart for generating a frequency comparison result (fdn0) in the second embodiment of the present invention.
  • FIG. 6 is a timing chart for generating a frequency comparison result (fup0) in the second embodiment of the present invention.
  • FIG. 1 is a block diagram showing a first embodiment of the frequency recovery circuit of the present invention.
  • FIG. 2 is a timing chart for generating a frequency comparison result (fdn0) in the first embodiment of the present invention.
  • FIG. 3 is a timing chart for generating a frequency comparison result
  • FIG. 7 is a timing chart showing the frequency comparison operation during phase synchronization in the second embodiment of the present invention.
  • FIG. 8 is an example of the VCO control voltage when the frequency is regenerated using the second embodiment of the present invention.
  • FIG. 9 is an example of the VCO control voltage when the frequency is regenerated using the second embodiment of the present invention.
  • FIG. 10 is an example of the frequency control gain of the second embodiment of the present invention.
  • FIG. 11 is a block diagram showing a third embodiment of the frequency recovery circuit of the present invention.
  • FIG. 12 is a timing chart for generating a frequency comparison result (fdn0) in the third embodiment of the present invention.
  • FIG. 13 is a timing chart for generating a frequency comparison result (fup0) in the third embodiment of the present invention.
  • FIG. 1 is a block diagram showing a first embodiment of the frequency recovery circuit of the present invention.
  • FIG. 2 is a timing chart for generating a frequency comparison result (fdn0) in the first embodiment
  • FIG. 3 is a timing chart for generating a frequency comparison result (fup0).
  • the frequency reproduction circuit shown in FIG. 1 includes a phase comparison circuit 103, a frequency comparison logic 107, a charge pump 109, and a VCO (Voltage Controlled Oscillator) 110.
  • VCO Voltage Controlled Oscillator
  • the serial data 101 is first sampled by the discrimination circuit 104 in the phase comparison circuit 103 that operates at the rising edge of the 10-phase clock signal 102 (clk0 to 9) having the same phase difference, and the discrimination result 105 (d0 to d9) that is digital data. ) Respectively.
  • the exclusive OR (exclusive OR) circuit to which the two discrimination results 105 sampled by the clock signals of the adjacent phases are input outputs the phase comparison result 106 to the frequency comparison logic 107.
  • adjacent phase discrimination results 105 are inputted in order as d0 and d1, d1 and d2,..., D9 and d0, and as ten phase comparison results 106, dn0, up1, ..., output up9. As shown in FIG.
  • the frequency comparison logic 107 generates and outputs a frequency comparison result 108 by performing a logical operation internally using the input phase comparison result 106.
  • the phase comparison result 106 is input to the logical product circuit, and the output of the logical product circuit further becomes a frequency comparison result 108 synchronized with the clock signal.
  • the frequency comparison logic 107 includes five sets of frequency comparison results 108 (fdn0 and fup0), (fdn1 and fup1) generated by the clock signals clk0, 1, 2 and 3,.
  • the charge pump 109 controls the oscillation frequency of the VCO 110.
  • the VCO 110 outputs a 10-phase clock signal 102 (clk 0 to 9) having an equal phase difference at 400 MHz.
  • the dn * of the phase comparison result 106 and the fdn * of the frequency comparison result 108 are down signals that slow down the clock signal
  • the up * of the phase comparison result 106 and the fup * of the frequency comparison result 108 are up to speed up the clock signal. Signal.
  • FIG. 1 shows a frequency comparison result 108 (fdn0) for slowing the frequency generated when the oscillation frequency of the VCO 110 is higher than 400 MHz.
  • FIG. 3 shows a frequency comparison result 108 (fup0) that accelerates the clock signal generated when the oscillation frequency of the VCO 110 is lower than 400 MHz.
  • the oscillation frequency of the VCO 110 is controlled to be 400 MHz by slowing or speeding up the oscillation frequency of the VCO 110 based on the frequency comparison result 108.
  • FIG. 2 is a timing chart showing a mechanism for generating a frequency comparison result that is generated when the oscillation frequency of the VCO 110 is higher than 400 MHz and that slows the frequency among the five sets of frequency comparison results 108.
  • One of the five frequency comparison results (fdn0, fdn1, fdn2, fdn3, and fdn4) (fdn0 signal) is shown.
  • phase comparison result 106 is a control signal for synchronizing the rising timing of the clock signals clk 0, 2, 4, 6 and 8 with the serial data transition timing in the 10-phase clock signal 102.
  • the phase comparison result 106 is obtained from an exclusive OR of serial data discrimination results obtained at the rising timing of two adjacent clock signals in the 10-phase clock signal. Therefore, as shown in FIG. 2, the phase comparison result 106 corresponds to data transition in a specific section.
  • the data transition in the transition section for fdn0 (1) the transition occurs in the phase 0-1 section (dn0) of the clock signal, (2) no transition occurs in the phase 1-2 section (up1) of the clock signal, It can be expressed by four conditions: (3) no transition occurs in the phase 2-3 section (dn2) of the clock signal, and (4) transition occurs in the phase 3-4 section (up3) of the clock signal. That is, the frequency comparison result fdn0 can be generated by the logical operation of Expression (1).
  • FIG. 3 shows a mechanism for generating a frequency comparison result that is generated when the oscillation frequency of the VCO 110 is lower than 400 MHz, among the five sets of frequency comparison results 108 generated in the first embodiment, and that accelerates the frequency. It is the timing chart shown. One of the five frequency comparison results (fup0, fup1, fup2, fup3, and fup4) (fup0 signal) is shown.
  • transitions in the transition detection section B for fup0 are (1) a transition occurs in the phase 1-2 section (up1) of the clock signal, and (2) a transition occurs in the phase 2-3 section (dn2) of the clock signal. It can be expressed by two conditions of occurrence. That is, the frequency comparison result fup0 can be generated by the logical operation of Expression (2). Similarly, the other four sets of frequency comparison results can be generated by detecting a transition in a specific section using the phase comparison result 106.
  • the frequency comparison result 108 can be expressed by the following logical operation using the phase comparison result 106.
  • fup0 up1 * dn2 (Formula 2)
  • fdn1 dn2 * ⁇ up3 * ⁇ dn4 * up5
  • fup1 up3 * dn4 (Formula 4)
  • fdn2 dn4 * to up5 * to dn6 * up7 (Formula 5)
  • fup2 up5 * dn6 (Formula 6)
  • fdn3 dn6 * to up7 * to dn8 * up9
  • fup3 up7 * dn8 (Formula 8)
  • fdn4 dn8 * to up9 * to dn0 * up1
  • fup4 up9 * dn0 (Formula 10)
  • the frequency reproduction circuit of this embodiment reproduces a clock signal corresponding to 1/5 of the frequency by over
  • the serial data is first sampled by the discrimination circuit inside the phase comparison circuit that operates based on the 10-phase clock signal, and converted into a discrimination result that is digital data.
  • the phase comparison result generated based on the discrimination result is input to the frequency comparison logic.
  • the frequency comparison logic generates and outputs a frequency comparison result by performing a logical operation internally using the phase comparison result.
  • the charge pump can control the oscillation frequency of the VCO and regenerate the frequency of the clock signal.
  • the single pulse width of the serial data is compared with the time width defined by the phase difference of the multiphase clock signal.
  • the frequency comparison result is obtained by associating the phase comparison result with the data transition section of the single pulse width of the serial data by the frequency comparison logic.
  • the frequency is lowered when the clock signal is higher than the 1 / n clock frequency.
  • a frequency comparison result fdn is generated.
  • a frequency comparison result fup for increasing the frequency is generated.
  • the oscillation frequency of the VCO can be controlled to reproduce the frequency of the 1 / n clock signal.
  • FIG. 4 is a block diagram showing a second embodiment of the frequency recovery circuit of the present invention.
  • FIG. 5 is a timing chart for generating the frequency comparison result (fdn0) in the second embodiment of the present invention
  • FIG. 6 is a timing chart for generating the frequency comparison result (fup0).
  • FIG. 7 is a timing chart showing the frequency comparison operation during phase synchronization in the second embodiment of the present invention.
  • 8 and 9 are examples of the VCO control voltage when the frequency is regenerated in the second embodiment of the present invention
  • FIG. 10 is an example of the frequency control gain of the second embodiment of the present invention.
  • 4 includes phase comparison circuits 404 and 405, a frequency comparison logic 406, and a VCO 409.
  • a frequency comparison result 407 for a clock frequency of 400 MHz is obtained by over-sampling 2.0 Gb / s serial data 401 with a 20-phase clock signal composed of two 10-phase clock signals 402 and 403 four times.
  • the 20-phase clock signal has 20 phases of clk0, clk1,..., Clk19 as clock signals of adjacent phase differences, and the 20-phase clock signal is, for example, an odd number of clock signals clk1, clk3,.
  • the clk 19 is supplied to the phase comparison circuit 405 and the frequency comparison logic 406.
  • the even clock signals clk0, clk2,..., Clk18 are supplied to the phase comparison circuit 404.
  • the clock signal clk0 and clk2 is a clock signal having a phase difference adjacent to clk2.
  • phase control realized by using the phase comparison result 408 output from the phase comparison circuit 404 is provided.
  • the oscillation frequency of the VCO 409 is sufficiently close to 400 MHz by frequency control using the frequency comparison result 407, phase comparison control is performed, and the phases of the data input 401 and the 10-phase clock signal 402 are synchronized.
  • the serial data 401 of 2.0 Gb / s is sampled by the phase comparison circuit 405 by the 10-phase clock signal 403 (clk1, clk3,..., Clk19), and the discrimination results (d1, d3,..., D19). Is converted to An exclusive OR circuit to which two discrimination results sampled at adjacent phases of the 10-phase clock signal 403 (clk 1 to 19) are input outputs the phase comparison result 410 to the frequency comparison logic 406.
  • the exclusive OR circuit of the phase comparison circuit 405 receives d1 and d3, d5 and d7,..., D17 and d19 as discrimination results sampled at adjacent phases. To output the phase comparison result.
  • the phase comparison circuit 404 samples the input serial data 401 with the 10-phase clock signal 402 (clk0, clk2,..., Clk18), and converts it into the determination results (d0, d2,..., D18). To do.
  • the exclusive OR circuit to which two discrimination results sampled by the 10-phase clock signals 403 (clk0 to 18) of adjacent phases are input outputs the phase comparison result 410 to the frequency comparison logic 406.
  • the exclusive OR circuit of the phase comparison circuit 404 receives d0 and d2, d2 and d4,..., D18 and d0 as discrimination results sampled at adjacent phases. To output the phase comparison result.
  • the frequency comparison logic 406 generates and outputs a frequency comparison result 407 by performing a logical operation internally using the input phase comparison results 408 and 410.
  • the frequency comparison logic 406 outputs five sets of frequency comparison results 407 (fdn0 and fup0), (fdn1 and fup1),..., (Fdn4 and fup4) synchronized with the clock signal.
  • the charge pump to which the five sets of frequency comparison results 407 are input controls the oscillation frequency of the VCO 409. Further, when the oscillation frequency of the VCO 409 is sufficiently close to 400 MHz by frequency control using the frequency comparison result 407, the frequency control is stopped.
  • the charge pump is controlled using the phase comparison result 408 output from the phase comparison circuit 404, the phase comparison control of the VCO 409 is performed, and the phases of the data input 401 and the 10-phase clock signal 402 are synchronized.
  • the frequency comparison result 407 in order to generate the frequency comparison result 407, as in the first embodiment, it is determined whether or not a single pulse of the serial data 401 has transitioned in a specific section. Detection is based on 408 and 410. 5 and 6 show timing charts when the frequency comparison result fdn0 and the frequency comparison result fup0 are generated.
  • the frequency comparison result fdn0 is generated from the data transition section including the transition detection section C for fdn0 by the logical operation of Expression 11, and the frequency comparison result fup0 is generated from the data transition section including the transition detection section D for fup0 by the logical operation of Expression 12. Is done.
  • the other four sets of frequency comparison results are also generated by the logical operations of the following equations 13-20.
  • fdn0 dn0 * to up2 * to dn4 * dn5 (formula 11)
  • fup0 up2 * dn5 * to up6
  • fdn1 dn4 * to up6 * to dn8 * dn9
  • fup1 up6 * dn9 * to up10
  • fdn2 dn8 * to up10 * to dn12 * dn13
  • fup2 up10 * dn13 * to up14
  • fdn2 dn12 * to up14 * to dn16 * dn17
  • fup2 up14 * dn17 * to up18
  • fdn2 dn16 * to up18 * to dn0 * dn1
  • fup2 up18 * dn1
  • FIG. 7 shows a timing chart when the oscillation frequency frequency of the VCO 409 is equal to 400 MHz.
  • the rising timing of the 10-phase clock signal 402 (clk0, 4, 8, 12, 16) is synchronized with the transition of the serial data 401.
  • a characteristic of such a timing relationship between the clock signal and the data is that no data transition occurs in the non-transition generation section E between the phases (arrows) indicated by the dotted line in FIG. That is, the data transition through the fup / fdn detection section necessary for generating the frequency comparison result 407 does not occur.
  • the fdn0 / fup0 detection period will be described.
  • FIG. 10 is an example of a graph in which the frequency control gain of the frequency regeneration circuit according to the second embodiment of the present invention is represented by the average current output from the charge pump.
  • the polarity of the current is reversed at 400 MHz, and when the clock frequency is higher than 400 MHz, control is performed to lower the frequency, and when the clock frequency is lower than 400 MHz, control is performed to increase the frequency.
  • 2.0 Gb / s serial data is oversampled four times by a 20-phase clock signal composed of two 10-phase clock signals, thereby obtaining a frequency comparison result for a clock frequency of 400 MHz.
  • phase comparison result is generated from a discrimination result obtained by sampling serial data with each 10-phase clock signal.
  • the frequency comparison logic generates a frequency comparison result from the phase comparison result and controls the oscillation frequency of the VCO. Further, separately from these frequency controls, when the oscillation frequency of the VCO is sufficiently close to 400 MHz, phase comparison control is performed and the phases of the serial data input and the 10-phase clock signal can be synchronized.
  • FIG. 11 is a block diagram showing the phase comparison circuits 1102 and 1103 and the frequency comparison logic 1104 inside the frequency reproduction circuit of this embodiment.
  • FIG. 12 shows five frequency comparison results (fdn0 ′, fdn1 ′, fdn2 ′, fdn3 ′, fdn4 ′) generated when the clock frequency is higher than 400 MHz in the frequency recovery circuit of this embodiment. It is the timing chart which showed the transition detection section of.
  • FIG. 12 shows five frequency comparison results (fdn0 ′, fdn1 ′, fdn2 ′, fdn3 ′, fdn4 ′) generated when the clock frequency is higher than 400 MHz in the frequency recovery circuit of this embodiment. It is the timing chart which showed the transition detection section of.
  • FIG. 12 shows five frequency comparison results (fdn0 ′, fdn1 ′, fdn2 ′, fdn3 ′, fdn4 ′) generated when the
  • FIG. 13 is a timing diagram illustrating a transition detection interval for generating five frequency comparison results (fup0 ′, fup1 ′, fup2 ′, fup3 ′, and fup4 ′) that are generated when the clock frequency is lower than 400 MHz. It is a chart.
  • FIG. 11 shows a phase comparison circuit 1102 and 1103 and a frequency comparison logic 1104 as a partial block diagram inside the frequency reproduction circuit of this embodiment.
  • FIG. 11 partially shows the inside of the frequency recovery circuit, which is not shown, but in the same way as in the above embodiment, the charge pump and VCO, and the phase comparison circuits 1102 and 1103 have 10-phase clock signals, respectively. Assume that a signal is being supplied.
  • the phase comparison circuit 1102 samples 2.0 Gb / s serial data 1101 with 10-phase clock signals (clk1, 3,..., 19) out of 20-phase clock signals, and obtains a discrimination result. Using the discrimination results sampled at adjacent phases, the phase comparison results (dn1, up3, dn5,..., Up19) are output to the frequency comparison logic 1104.
  • the phase comparison circuit 1103 samples 2.0 Gb / s serial data with a 10-phase clock signal (clk0, 2,..., 18), and uses a signal sampled at adjacent phases to obtain a phase comparison result (dn0 , Up2, dn4,..., Up18) are output to the frequency comparison logic 1104.
  • the frequency comparison logic 1104 generates a frequency comparison result based on the phase comparison results from the input phase comparison circuits 1102 and 1103.
  • the logical product circuit in which the phase comparison results dn0 and up18 are input to the OR circuit, the output from the OR circuit, the negative logic of the phase comparison results dn5 and up2, and the negative logic of dn4 is input is synchronized with the clock signal clk3.
  • the frequency comparison result fdn0 ′ is output.
  • the phase comparison result dn5, the negative logic of up2 and up6 are inputted to the logical product circuit
  • the phase comparison result dn5 the negative logic of up3 and up6 are inputted to the logical product circuit.
  • FIG. 12 shows the transition detection interval for generating the frequency comparison result when the clock frequency is higher than 400 MHz
  • FIG. 13 shows the case where the clock frequency is lower than 400 MHz.
  • the frequency reproduction circuit of this embodiment shown in FIG. 11 can have a wider operating frequency than the second embodiment.
  • the upper limit of the operating frequency of the frequency reproduction circuit of the second embodiment was 700 MHz, which is 7/4 times the target frequency of 400 HMz. This can be calculated from the widest single pulse passing through the transition detection section for fdn0 shown in FIG.
  • a correct frequency comparison result can be output from 900 MHz of 9/4 with respect to the target frequency of 400 MHz by widening the transition detection section as shown in FIG.
  • FIG. 13 shows a transition detection interval for generating five frequency comparison results generated when the clock frequency is lower than 400 MHz.
  • the timing relationship between the transition detection section realized by the 20-phase clock signal (200 MHz) and the serial data (2.0 Gb / s) is also shown.
  • the lower limit of the operating frequency of the frequency reproduction circuit of the second embodiment was 200 MHz with respect to the target frequency of 400 MHz. This is because no serial data transition occurs in any of the five transition detection sections (fup0, fup1, fup2, fup3, and fup4).
  • the frequency comparison logic of FIG. 13 includes two AND circuits and outputs frequency comparison results fup0a and fup0b, respectively.
  • the logical sum of the frequency comparison results fup0a and fup0b is the frequency comparison result fup0 ′. Accordingly, when either the frequency comparison result fup0a or fup0b detects a transition, the frequency comparison result fup0 ′ is output.
  • the fup0 to fup4 detection interval of the second embodiment corresponds to fup0a to fup4a
  • the addition of the fup0b to fup4b interval as a detection interval enables a wide range of frequency comparisons.
  • 2.0 Gb / s serial data is oversampled by a 20-phase clock signal composed of two 10-phase clock signals, thereby obtaining a frequency comparison result for a clock frequency of 400 MHz.
  • a phase comparison result is generated from a discrimination result obtained by sampling serial data with each 10-phase clock signal.
  • the frequency reproduction circuit of the present invention reproduces a clock signal corresponding to a frequency of 1 / n (n is a natural number) by oversampling serial data with a multiphase clock signal.
  • the serial data is first sampled by a discrimination circuit inside the phase comparison circuit that operates based on the multiphase clock signal, and converted into a discrimination result that is digital data.
  • the phase comparison result generated based on the discrimination result is input to the frequency comparison logic.
  • the frequency comparison logic generates a frequency comparison result by performing a logical operation by associating a phase comparison result with a data transition section having a single pulse width of serial data. Using this frequency comparison result, the charge pump can control the oscillation frequency of the VCO and regenerate the frequency of the clock signal.
  • the frequency recovery circuit of the present invention in order to compare the single pulse width of the input serial data with the phase difference of the multiphase clock signal, continuous input in two different time zones defined by the multiphase clock signal This can be done by detecting data transitions. The transition can be detected by a logical operation of the discrimination result obtained from the discrimination circuit operating at the rising edge of the multiphase clock signal.
  • the discrimination based on the multiphase clock signal for detecting the transition is performed at a rate more than twice the input data rate. Furthermore, since the discrimination by the multiphase clock signal is performed at a rate four times the input data rate, the detection of the frequency difference can be stopped in a state where the multiphase clock signal is in phase synchronization with the input data. . Furthermore, the transition detection using the multiphase clock signal is performed using the phase comparison result obtained by the exclusive OR circuit of the discrimination result by the multiphase clock signal, and the logical operation of the phase comparison result uses the clock signal. This can be done by a synchronizing circuit.
  • a frequency recovery circuit capable of recovering a clock signal by comparing a single pulse width of input data with a time width of a clock cycle defined by a phase difference between multiphase clock signals and performing a logical operation. can get.
  • the frequency reproduction that reproduces the 1 / n (n is a natural number) frequency of the input data by using the discrimination result obtained by discriminating the input data and the synchronizing circuit without amplifying the serial data by the analog amplifier circuit.
  • a circuit is obtained.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本発明の周波数再生回路は、入力データレートに対して１／ｎ(ｎは自然数)の周波数を再生するために、入力データの単一パルス幅と多相クロック信号の位相差により規定される１／ｎ のクロック周期の時間幅とを比較することを特徴とする。

Description

周波数再生回路
　本発明は、高速シリアル通信で用いられる周波数再生回路に関する。
　高速なシリアル通信における受信回路では信号を正確に受信するために、入力されるデータの周波数の情報が重要となる。従来のシステムでは、周波数の情報を受信側に供給するために水晶発振器が備えられている。しかし、通信レートの増大に伴い、水晶発振器に求められる発振周波数と発振周波数精度が高くなり、要求を満たす水晶発振器が非常に高価になることが問題となっている。このような問題を解決するために、受信回路内部で周波数を再生する技術が注目されている。
　従来の周波数再生技術として、下記技術が開示されている。ＩＣＣＥ　１９９８　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ（Ｈ．Ｋｉｋｕｃｈｉ　ｅｔ　ａｌ．，“Ｇｉｇａｂｉｔ　Ｖｉｄｅｏ　Ｉｎｔｅｒｆａｃｅ：Ａ　Ｆｕｌｌｙ　Ｓｅｒｉａｌｉｚｅｄ　Ｄａｔａ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｄｉｇｉｔａｌ　Ｍｏｖｉｎｇ　Ｐｉｃｔｕｒｅｓ，”Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ，１９９８．ＩＣＣＥ．１９９８　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ．Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ，１９９８，ｐｐ．３０−３２．）（非特許文献１）では、シリアルデータをアナログ増幅回路を用いて内部ディジタル信号振幅まで増幅した後に、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路で一般的に用いられる位相周波数比較回路を用いて、内部クロック信号と増幅されたシリアルデータとの間の位相周波数比較を行う技術が用いられている。またＩＥＥＥ　ＪＳＳＣ　２００３（Ａ．Ｐｏｔｔｂａｃｋｅｒ，Ｕ．Ｌａｎｇｍａｎｎ，ａｎｄ　Ｈ．Ｓｃｈｒｅｉｂｅｒ，“Ａ　Ｓｉ　ｂｉｐｏｌａｒ　ｐｈａｓｅ　ａｎｄ　ｆｒｅｑｕｅｎｃｙ　ｄｅｔｅｃｔｏｒ　ＩＣ　ｆｏｒ　ｃｌｏｃｋ　ｅｘｔｒａｃｔｉｏｎ　ｕｐ　ｔｏ　８　Ｇｂ／ｓ，”Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ，ｖｏｌ．２７，１９９２，ｐｐ．１７４７−１７５１．）（非特許文献２）では、シリアルデータをオーバーサンプルして得られる複数のデータパルス同士を非同期に演算することで周波数情報を抽出する技術が用いられている。
　しかしながら、非特許文献１の技術では、シリアルデータの信号増幅が必要となるため、アナログ増幅回路で消費される電力が大きいという問題がある。また、非特許文献２の技術では、データパルスの演算に非同期設計が必要となるため、設計が困難であるという問題がある。
　本発明は、アナログ増幅回路によりシリアルデータを増幅することなく、また、非同期回路設計を用いずに、シリアルデータの１／ｎ（ｎは自然数）の周波数を再生する周波数再生回路を提供することにある。
　本発明の１つの観点によれば、入力データレートに対して１／ｎ（ｎは自然数）の周波数を再生するために、入力データの単一パルス幅と多相クロック信号の位相差により規定される１／ｎのクロック周期の時間幅とを比較する周波数再生回路が得られる。
　また、本発明の他の観点によれば、入力データを多相クロック信号によりサンプルし、判別結果とする判別回路と、前記判別結果のうち隣り合う位相差を有するクロック信号によりサンプルされた判別結果同士を比較し位相比較結果を出力する排他的論理和回路と、前記位相比較結果を論理演算した周波数比較結果を出力する周波数比較ロジックと、前記周波数比較結果が入力され、制御電圧を出力するチャージポンプ回路と、前記制御電圧により制御され、前記入力データレートに対して１／ｎ（ｎは自然数）の周波数を有する多相クロック信号を出力する電圧制御発振器と、を備えた周波数再生回路が得られる。
　さらに、本発明の他の観点によれば、入力データを、それぞれ一定の位相差を有する多相クロック信号によりサンプルした判別結果に変換し、隣り合う位相差を有するクロック信号によりサンプルされた判別結果同士の排他的論理和演算により位相比較結果をもとめ、前記位相比較結果を論理演算した周波数比較結果を出力し、前記周波数比較結果により制御され、前記入力データレートの１／ｎ（ｎは自然数）の周波数を有する多相クロック信号を出力する周波数再生方法が得られる。
　本発明によれば、入力データの単一パルス幅と多相クロック信号の位相差により規定される１／ｎのクロック周期の時間幅とを比較することで、入力データレートの１／ｎ（ｎは自然数）の周波数のクロック信号が得られる。アナログ増幅回路により入力データ波形を増幅することなく、非同期回路設計を用いずに、入力データの１／ｎの周波数を再生できるという利点を有している。
　図１は、本発明の周波数再生回路の第一の実施例を示すブロック図である。
　図２は、本発明の第一の実施例において周波数比較結果（ｆｄｎ０）を生成するタイミングチャートである。
　図３は、本発明の第一の実施例において周波数比較結果（ｆｕｐ０）を生成するタイミングチャートである。
　図４は、本発明の周波数再生回路の第二の実施例を示すブロック図である。
　図５は、本発明の第二の実施例において周波数比較結果（ｆｄｎ０）を生成するタイミングチャートである。
　図６は、本発明の第二の実施例において周波数比較結果（ｆｕｐ０）を生成するタイミングチャートである。
　図７は、本発明の第二の実施例において位相同期時の周波数比較動作を示すタイミングチャートである。
　図８は、本発明の第二の実施例を用いて周波数を再生した場合のＶＣＯ制御電圧の一例である。
　図９は、本発明の第二の実施例を用いて周波数を再生した場合のＶＣＯ制御電圧の一例である。
　図１０は、本発明の第二の実施例の周波数制御ゲインの一例である。
　図１１は、本発明の周波数再生回路の第三の実施例を示すブロック図である。
　図１２は、本発明の第三の実施例において周波数比較結果（ｆｄｎ０）を生成するタイミングチャートである。
　図１３は、本発明の第三の実施例において周波数比較結果（ｆｕｐ０）を生成するタイミングチャートである。
　以下、図面を参照して本発明を説明する。
　本発明の第一の実施例として、図面を参照して説明する。図１は本発明の周波数再生回路の第一の実施例を示すブロック図である。図２は、第一の実施例における周波数比較結果（ｆｄｎ０）を生成するタイミングチャートであり、図３は周波数比較結果（ｆｕｐ０）を生成するタイミングチャートである。
　図１に示す周波数再生回路は、位相比較回路１０３、周波数比較ロジック１０７、チャージポンプ１０９、ＶＣＯ（電圧制御発振器；Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）１１０から構成される。２．０Ｇｂ／ｓのシリアルデータ１０１を１０相クロック信号１０２により２倍にオーバーサンプルすることで、その１／５の周波数に相当する４００ＭＨｚのクロック信号を再生する。シリアルデータ１０１はまず、等しい位相差を有する１０相クロック信号１０２（ｃｌｋ０~９）の立ち上がりにより動作する位相比較回路１０３内部の判別回路１０４によりサンプルされ、ディジタルデータである判別結果１０５（ｄ０~ｄ９）にそれぞれ変換される。
　隣り合う位相のクロック信号でサンプルされた２つの判別結果１０５が入力されたエクスクルーシブオア（排他的論理和）回路は、位相比較結果１０６を周波数比較ロジック１０７に出力する。例えば、エクスクルーシブオア回路には、隣り合う位相の判別結果１０５が順番にｄ０とｄ１、ｄ１とｄ２、・・・、ｄ９とｄ０と入力され、１０個の位相比較結果１０６として、ｄｎ０、ｕｐ１、・・・、ｕｐ９を出力する。図１に示すように、隣り合う判別結果１０５が入力された順に、位相比較結果１０６として、交互にｄｎ＊、ｕｐ＊を出力する。位相比較結果１０６が有効（ハイレベル）となるのは、隣り合う位相差の区間でシリアルデータ１０１が遷移した場合である。
　周波数比較ロジック１０７は、入力された位相比較結果１０６を用いて内部で論理演算を行うことで周波数比較結果１０８を生成し出力する。位相比較結果１０６が論理積回路に入力され、論理積回路の出力はさらにクロック信号に同期した周波数比較結果１０８となる。周波数比較ロジック１０７は、クロック信号ｃｌｋ０と１、２と３、・・・、８と９により生成された５組の周波数比較結果１０８（ｆｄｎ０とｆｕｐ０）、（ｆｄｎ１とｆｕｐ１）、・・・、（ｆｄｎ４とｆｕｐ４）を出力する。この５組の周波数比較結果１０８が、それぞれ入力されたチャージポンプ１０９は、ＶＣＯ１１０の発振周波数を制御する。ＶＣＯ１１０からは、４００ＭＨｚで、等しい位相差を有する１０相クロック信号１０２（ｃｌｋ０~９）が出力される。
　ここで位相比較結果１０６のｄｎ＊と周波数比較結果１０８のｆｄｎ＊とはクロック信号を遅くするダウン信号、位相比較結果１０６のｕｐ＊と周波数比較結果１０８のｆｕｐ＊とはクロック信号を早くするアップ信号とする。これらは１０相クロック信号のどの位相を基準にするかにより異なるが、本発明においては図１に示すように、１０相クロック信号１０２（ｃｌｋ０~９）の順に、位相比較結果と１０６と周波数比較結果１０８として、交互にダウン信号、アップ信号を出力するものとする。
　図２、３に周波数比較結果１０８の生成を説明するタイミングチャートを示す。図２はＶＣＯ１１０の発振周波数が４００ＭＨｚよりも高い場合に生成される周波数を遅くする周波数比較結果１０８（ｆｄｎ０）である。図３はＶＣＯ１１０の発振周波数が４００ＭＨｚよりも低い場合に生成されるクロック信号を早くする周波数比較結果１０８（ｆｕｐ０）である。このように周波数比較結果１０８によりＶＣＯ１１０の発振周波数を遅く、又は早くしたりすることで、発振周波数が４００ＭＨｚになるように制御する。
　図２は、５組の周波数比較結果１０８の中で、ＶＣＯ１１０の発振周波数が４００ＭＨｚよりも高い場合に生成され、周波数を遅くする周波数比較結果が生成される仕組みを示したタイミングチャートである。５つの周波数比較結果（ｆｄｎ０、ｆｄｎ１、ｆｄｎ２、ｆｄｎ３、ｆｄｎ４）の中の１つ（ｆｄｎ０信号）を示している。クロック信号周波数が４００ＭＨｚよりも高い場合、２．０Ｇｂ／ｓのシリアルデータの単一パルスはクロック周期Ｔｃｌｋの１／５よりも幅の広いパルスとなるため、ｆｄｎ０用遷移検出区間Ａで遷移が発生する。このｆｄｎ０用遷移検出区間Ａは、（１）クロック信号の位相０−１区間（ｄｎ０）、（４）クロック信号の位相３−４区間（ｕｐ３）であり、ハッチングした位相区間として図示している。このような特定の区間での遷移を位相比較結果１０６によって検出する。
　ここで位相比較結果１０６は１０相クロック信号１０２の中でクロック信号ｃｌｋ０、２、４、６、８の立ち上がりタイミングとシリアルデータの遷移タイミングが同期するための制御信号である。位相比較結果１０６は１０相クロック信号の中で隣接する２つのクロック信号の立ち上がりタイミングで得られるシリアルデータの判別結果の排他的論理和から得られる。従って、図２に示すように位相比較結果１０６は特定の区間でのデータ遷移に対応している。ここでｆｄｎ０用遷移区間でのデータ遷移は（１）クロック信号の位相０−１区間（ｄｎ０）で遷移が発生、（２）クロック信号の位相１−２区間（ｕｐ１）で遷移が発生しない、（３）クロック信号の位相２−３区間（ｄｎ２）で遷移が発生しない、（４）クロック信号の位相３−４区間（ｕｐ３）で遷移が発生という４つの条件で表現できる。つまり周波数比較結果ｆｄｎ０は、式（１）の論理演算により生成できる。（ここで＊は論理積、~は論理否定を示す。）
　ｆｄｎ０＝ｄｎ０　＊　~ｕｐ１　＊　~ｄｎ２　＊　ｕｐ３　　　（式１）
　図３は第一の実施例で生成される５組の周波数比較結果１０８の中で、ＶＣＯ１１０の発振周波数が４００ＭＨｚよりも低い場合に生成され、周波数を早くする周波数比較結果が生成される仕組みを示したタイミングチャートである。５つの周波数比較結果（ｆｕｐ０、ｆｕｐ１、ｆｕｐ２、ｆｕｐ３、ｆｕｐ４）の中の１つ（ｆｕｐ０信号）を示している。クロック周波数が４００ＭＨｚよりも低い場合、２．０Ｇｂ／ｓのシリアルデータの単一パルスはクロック周期Ｔｃｌｋの１／５よりも幅の狭いパルスとなるため、ｆｕｐ０用遷移検出区間Ｂで遷移が発生する。ここで、ｆｕｐ０用遷移検出区間Ｂでの遷移は、（１）クロック信号の位相１−２区間（ｕｐ１）で遷移が発生、（２）クロック信号の位相２−３区間（ｄｎ２）で遷移が発生という２つの条件で表現できる。つまり周波数比較結果ｆｕｐ０は式（２）の論理演算により生成できる。他の４組の周波数比較結果についても同様に、特定の区間での遷移を、位相比較結果１０６を用いて検出することで生成できる。すなわち、周波数比較結果１０８は位相比較結果１０６を用いた下記の論理演算で表現できる。
　ｆｕｐ０＝ｕｐ１＊ｄｎ２　　　　　　　　　　　　　　（式２）
　ｆｄｎ１＝ｄｎ２＊~ｕｐ３＊~ｄｎ４＊ｕｐ５　　　　（式３）
　ｆｕｐ１＝ｕｐ３＊ｄｎ４　　　　　　　　　　　　　　（式４）
　ｆｄｎ２＝ｄｎ４＊~ｕｐ５＊~ｄｎ６＊ｕｐ７　　　　（式５）
　ｆｕｐ２＝ｕｐ５＊ｄｎ６　　　　　　　　　　　　　　（式６）
　ｆｄｎ３＝ｄｎ６＊~ｕｐ７＊~ｄｎ８＊ｕｐ９　　　　（式７）
　ｆｕｐ３＝ｕｐ７＊ｄｎ８　　　　　　　　　　　　　　（式８）
　ｆｄｎ４＝ｄｎ８＊~ｕｐ９＊~ｄｎ０＊ｕｐ１　　　　（式９）
　ｆｕｐ４＝ｕｐ９＊ｄｎ０　　　　　　　　　　　　　　（式１０）
　本実施例の周波数再生回路は、シリアルデータ（２Ｇｂ／ｓ）を１０相クロック信号により２倍にオーバーサンプルすることで、その１／５の周波数に相当するクロック信号を再生する。シリアルデータは、まず１０相クロック信号により動作する位相比較回路内部の判別回路によりサンプルされ、ディジタルデータである判別結果に変換される。判別結果を元に生成された位相比較結果は周波数比較ロジックに入力される。周波数比較ロジックは位相比較結果を用いて、内部で論理演算を行うことで周波数比較結果を生成し出力する。この周波数比較結果を用いてチャージポンプは、ＶＣＯの発振周波数を制御し、クロック信号の周波数を再生することができる。
　上記したように、シリアルデータの単一パルス幅と多相クロック信号の位相差により規定される時間幅とを比較する。周波数比較ロジックでシリアルデータの単一パルス幅のデータ遷移区間に位相比較結果を対応させることで周波数比較結果を得る。シリアルデータレートに対して１／ｎ（ｎは自然数；本実施例では、ｎ＝５）のクロック周波数を再生するために、クロック信号が１／ｎのクロック周波数よりも高い場合には周波数を低くする周波数比較結果ｆｄｎを生成する。クロック信号が１／ｎのクロック周波数よりも低い場合には周波数を高くする周波数比較結果ｆｕｐを生成する。この周波数比較結果を用いてＶＣＯの発振周波数を制御し、１／ｎのクロック信号の周波数を再生することができる。
　本発明の第二の実施例として、図面を参照して説明する。図４は本発明の周波数再生回路の第二の実施例を示すブロック図である。図５は、本発明の第二の実施例における周波数比較結果（ｆｄｎ０）を生成するタイミングチャートであり、図６は、周波数比較結果（ｆｕｐ０）を生成するタイミングチャートである。図７は、本発明の第二の実施例における位相同期時の周波数比較動作を示すタイミングチャートである。図８、９は、本発明の第二の実施例における周波数を再生した場合のＶＣＯ制御電圧の例であり、図１０は、本発明の第二の実施例の周波数制御ゲインの一例である。
　図４に示す周波数再生回路は、位相比較回路４０４、４０５、周波数比較ロジック４０６、ＶＣＯ４０９から構成される。２．０Ｇｂ／ｓのシリアルデータ４０１を２つの１０相クロック信号４０２及び４０３からなる２０相クロック信号により４倍でオーバーサンプルすることにより、４００ＭＨｚのクロック周波数に対する周波数比較結果４０７を得る。２０相クロック信号は、隣接する位相差のクロック信号としてｃｌｋ０、ｃｌｋ１、・・・、ｃｌｋ１９の２０相であり、その２０相のクロック信号をうち例えば奇数のクロック信号ｃｌｋ１、ｃｌｋ３、・・・、ｃｌｋ１９は、位相比較回路４０５と周波数比較ロジック４０６に供給される。偶数のクロック信号ｃｌｋ０、ｃｌｋ２、・・・、ｃｌｋ１８は、位相比較回路４０４に供給される。２０相のうち奇数と偶数の１０相のクロック信号は別々の位相比較回路４０４、４０５に供給されることから、それぞれの位相比較回路に供給される１０相のクロック信号において、例えばクロック信号ｃｌｋ０とｃｌｋ２とが隣り合う位相差のクロック信号となる。
　本実施例は位相比較回路４０４、４０５及び周波数比較ロジック４０６用いて実現される周波数制御とは別に、位相比較回路４０４から出力される位相比較結果４０８を用いて実現される位相制御を備えている。周波数比較結果４０７を用いた周波数制御によりＶＣＯ４０９の発振周波数が４００ＭＨｚに十分近づいた場合に位相比較制御が行われ、データ入力４０１と１０相クロック信号４０２の位相が同期する。
　２．０Ｇｂ／ｓのシリアルデータ４０１は、位相比較回路４０５で、１０相クロック信号４０３（ｃｌｋ１、ｃｌｋ３、・・・、ｃｌｋ１９）によりサンプルされ、判別結果（ｄ１、ｄ３、・・・、ｄ１９）に変換される。１０相クロック信号４０３（ｃｌｋ１~１９）の隣り合う位相でサンプルされた２つの判別結果が入力されたエクスクルーシブオア（排他的論理和）回路は、位相比較結果４１０を周波数比較ロジック４０６に出力する。位相比較回路４０５の排他的論理和回路には、隣り合う位相でサンプルされた判別結果として、ｄ１とｄ３、ｄ５とｄ７、・・・、ｄ１７とｄ１９が入力され、それぞれの排他的論理和回路から位相比較結果を出力する。
　同様に位相比較回路４０４は、入力されたシリアルデータ４０１を１０相クロック信号４０２（ｃｌｋ０、ｃｌｋ２、・・・、ｃｌｋ１８）によりサンプルし、判別結果（ｄ０、ｄ２、・・・、ｄ１８）に変換する。隣り合う位相の１０相クロック信号４０３（ｃｌｋ０~１８）でサンプルされた２つの判別結果が入力されたエクスクルーシブオア（排他的論理和）回路は、位相比較結果４１０を周波数比較ロジック４０６に出力する。位相比較回路４０４の排他的論理和回路には、隣り合う位相でサンプルされた判別結果として、ｄ０とｄ２、ｄ２とｄ４、・・・、ｄ１８とｄ０が入力され、それぞれの排他的論理和回路から位相比較結果を出力する。
　周波数比較ロジック４０６は、入力された位相比較結果４０８、４１０を用いて内部で論理演算を行うことで周波数比較結果４０７を生成し出力する。周波数比較ロジック４０６は、クロック信号に同期した５組の周波数比較結果４０７（ｆｄｎ０とｆｕｐ０）、（ｆｄｎ１とｆｕｐ１）、・・・、（ｆｄｎ４とｆｕｐ４）を出力する。この５組の周波数比較結果４０７がそれぞれ入力されたチャージポンプは、ＶＣＯ４０９の発振周波数を制御する。さらに、周波数比較結果４０７を用いた周波数制御によりＶＣＯ４０９の発振周波数が４００ＭＨｚに十分近づいた場合には、周波数制御を中止する。この場合には、位相比較回路４０４から出力される位相比較結果４０８を用いてチャージポンプを制御し、ＶＣＯ４０９の位相比較制御が行われ、データ入力４０１と１０相クロック信号４０２の位相が同期する。
　本発明の第二の実施例では、周波数比較果４０７を生成するために第一の実施例と同様に、シリアルデータ４０１の単一パルスが特定の区間で遷移したか否かを、位相比較結果４０８、４１０を元に検出する。図５、６に周波数比較結果ｆｄｎ０及び周波数比較結果ｆｕｐ０を生成する際のタイミングチャートを示す。ｆｄｎ０用遷移検出区間Ｃを含むデータ遷移区間から周波数比較結果ｆｄｎ０は式１１の論理演算により生成され、ｆｕｐ０用遷移検出区間Ｄを含むデータ遷移区間から周波数比較結果ｆｕｐ０は式１２の論理演算により生成される。同様に、その他の４組の周波数比較結果も、下記の式１３~２０の論理演算により生成される。
　ｆｄｎ０＝ｄｎ０＊~ｕｐ２＊~ｄｎ４＊ｄｎ５　　　　　（式１１）
　ｆｕｐ０＝ｕｐ２＊ｄｎ５＊~ｕｐ６　　　　　　　　　　（式１２）
　ｆｄｎ１＝ｄｎ４＊~ｕｐ６＊~ｄｎ８＊ｄｎ９　　　　　（式１３）
　ｆｕｐ１＝ｕｐ６＊ｄｎ９＊~ｕｐ１０　　　　　　　　　（式１４）
　ｆｄｎ２＝ｄｎ８＊~ｕｐ１０＊~ｄｎ１２＊ｄｎ１３　　（式１５）
　ｆｕｐ２＝ｕｐ１０＊ｄｎ１３＊~ｕｐ１４　　　　　　　（式１６）
　ｆｄｎ２＝ｄｎ１２＊~ｕｐ１４＊~ｄｎ１６＊ｄｎ１７　（式１７）
　ｆｕｐ２＝ｕｐ１４＊ｄｎ１７＊~ｕｐ１８　　　　　　　（式１８）
　ｆｄｎ２＝ｄｎ１６＊~ｕｐ１８＊~ｄｎ０＊ｄｎ１　　　（式１９）
　ｆｕｐ２＝ｕｐ１８＊ｄｎ１＊~ｕｐ２　　　　　　　　　（式２０）
　図７は、ＶＣＯ４０９の発振周波数周波数が４００ＭＨｚに等しい場合のタイミングチャートを示している。第二の実施例の位相制御においては、シリアルデータ４０１の遷移に対して１０相クロック信号４０２（ｃｌｋ０、４、８、１２、１６）の立ち上がりタイミングが同期する。このようなクロック信号とデータのタイミング関係の特徴として、図７の点線で示した位相間（矢印）の非遷移発生区間Ｅではデータの遷移が発生しないことが挙げられる。すなわち周波数比較結果４０７を生成するために必要となるｆｕｐ／ｆｄｎ検出区間を通るデータの遷移が発生しない。ｆｄｎ０／ｆｕｐ０検出区間について説明すると、シリアルデータとクロック信号のタイミングずれによりクロック信号位相０−４の区間ではデータの遷移が発生する可能性があるが、クロック信号位相５−７区間ではデータの遷移確率が十分低い。つまり、このような構成により位相同期が行われた状態での周波数比較結果の出力を抑制することができる。
　図８及び図９は、第二の実施例を用いて周波数を再生した場合に得られるＶＣＯ４０９の制御電圧の変化の例を示している。ＶＣＯ４０９の初期周波数が４００ＭＨｚよりも高い側（図８）から周波数を再生した場合、及び周波数が低い側（図９）から周波数を再生した場合も１．５５Ｖ付近で周波数同期を経て位相同期への引き込みが行われていることが確認できる。図１０は本発明の第二の実施例の周波数再生回路の周波数制御ゲインをチャージポンプが出力する平均電流により表したグラフの一例である。４００ＭＨｚを境にして電流の極性が反転しており、クロック周波数が４００ＭＨｚよりも高い場合は周波数を下げる制御、クロック周波数が４００ＭＨｚよりも低い場合は周波数を上げる制御が行われる。
　本実施例においては、２．０Ｇｂ／ｓのシリアルデータを２つの１０相クロック信号から構成される２０相クロック信号により４倍でオーバーサンプルすることにより、４００ＭＨｚのクロック周波数に対する周波数比較結果を得る。２つの位相比較回路を用いて、シリアルデータをそれぞれの１０相クロック信号によりサンプルした判別結果から、位相比較結果を生成する。周波数比較ロジックは、位相比較結果から周波数比較結果を生成し、ＶＣＯの発振周波数を制御する。さらに、これらの周波数制御とは別に、ＶＣＯの発振周波数が４００ＭＨｚに十分近づいた場合には、位相比較制御が行われ、シリアルデータ入力と１０相クロック信号の位相を同期させることができる。
　本発明の第三の実施例として、図面を参照して説明する。図１１は、本実施例の周波数再生回路内部の位相比較回路１１０２、１１０３、周波数比較ロジック１１０４を示したブロック図である。図１２は、本実施例の周波数再生回路において、クロック周波数が４００ＭＨｚよりも高い場合に生成される５つの周波数比較結果（ｆｄｎ０’、ｆｄｎ１’、ｆｄｎ２’、ｆｄｎ３’、ｆｄｎ４’）を生成するための遷移検出区間を示したタイミングチャートである。図１３は、クロック周波数が４００ＭＨｚよりも低い場合に生成される５個の周波数比較結果（ｆｕｐ０’、ｆｕｐ１’、ｆｕｐ２’、ｆｕｐ３’、ｆｕｐ４’）を生成するための遷移検出区間を示したタイミングチャートである。
　図１１に本実施例の周波数再生回路内部の部分的ブロック図として、位相比較回路１１０２、１１０３、周波数比較ロジック１１０４を示す。図１１は周波数再生回路内部を部分的に示し、図示されていないが、前記した実施例と同様にチャージポンプやＶＣＯ、また位相比較回路１１０２、１１０３には２０相クロック信号のそれぞれ１０相のクロック信号が供給されているものとする。
　位相比較回路１１０２は、２．０Ｇｂ／ｓのシリアルデータ１１０１を２０相クロック信号のうちの１０相クロック信号（ｃｌｋ１、３、・・・、１９）によりサンプルし、判別結果を得る。隣り合う位相でサンプルされた判別結果を用いて位相比較結果（ｄｎ１、ｕｐ３、ｄｎ５、・・・、ｕｐ１９）を周波数比較ロジック１１０４に出力する。位相比較回路１１０３は、２．０Ｇｂ／ｓのシリアルデータを１０相クロック信号（ｃｌｋ０、２、・・・、１８）によりサンプルし、隣り合う位相でサンプルされた信号を用いて位相比較結果（ｄｎ０、ｕｐ２、ｄｎ４、・・・、ｕｐ１８）を周波数比較ロジック１１０４に出力する。
　周波数比較ロジック１１０４は、入力された位相比較回路１１０２、１１０３からの位相比較結果を元に、周波数比較結果を生成する。例えば位相比較結果ｄｎ０とｕｐ１８がオア回路に入力され、そのオア回路からの出力と、位相比較結果ｄｎ５とｕｐ２の否定論理とｄｎ４の否定論理が入力された論理積回路は、クロック信号ｃｌｋ３に同期した周波数比較結果ｆｄｎ０’を出力する。さらに位相比較結果ｄｎ５とｕｐ２とｕｐ６の否定論理とが論理積回路に入力され、位相比較結果ｄｎ５とｕｐ３とｕｐ６の否定論理とが論理積回路に入力される。それぞれ論理積回路からの出力（ｆｕｐ０ａ、ｆｕｐ０ｂ）が入力された論理和回路は、クロック信号ｃｌｋ５に同期した周波数比較結果ｆｕｐ０’を出力する。この周波数比較結果を生成するための遷移検出区間を、クロック周波数が４００ＭＨｚよりも高い場合を図１２に、クロック周波数が４００ＭＨｚよりも低い場合を図１３にそれぞれ示す。
　図１１に示す本実施例の周波数再生回路は、その動作周波数を第二の実施例より広くできる。第二の実施例の周波数再生回路の動作周波数の上限は、４００ＨＭｚの目標周波数に対して７／４倍の７００ＭＨｚであった。これは図５に示されるｆｄｎ０用遷移検出区間を通る最も広い単一パルスから計算できる。第三の実施例の周波数再生回路では、遷移検出区間を図１２に示すように広げることで、４００ＭＨｚの目標周波数に対して９／４の９００ＭＨｚから正しい周波数比較結果を出力することができる。
　一方、図１３には、クロック周波数が４００ＭＨｚよりも低い場合に生成される５個の周波数比較結果を生成するための遷移検出区間を示している。また２０相クロック信号（２００ＭＨｚ）により実現される遷移検出区間とシリアルデータ（２．０Ｇｂ／ｓ）のタイミング関係も示している。第二の実施例の周波数再生回路の動作周波数の下限は、４００ＭＨｚの目標周波数に対して２００ＭＨｚであった。これは、５つの遷移検出区間（ｆｕｐ０、ｆｕｐ１、ｆｕｐ２、ｆｕｐ３、ｆｕｐ４）のいずれの区間でもシリアルデータの遷移が発生しない為である。
　第三の実施例の周波数再生回路では、第二の実施例で用いた検出区間にさらに検出区間を追加することで、２００ＭＨｚ以下の周波数での周波数比較が可能となる。図１３の周波数比較ロジックは、２つの論理積回路を備え、それぞれ周波数比較結果ｆｕｐ０ａとｆｕｐ０ｂとを出力する。周波数比較結果ｆｕｐ０ａとｆｕｐ０ｂとの論理和が周波数比較結果ｆｕｐ０’となる。従って周波数比較結果ｆｕｐ０ａとｆｕｐ０ｂのどちらかが遷移を検出することで、周波数比較結果ｆｕｐ０’が出力される。ここでは第二の実施例のｆｕｐ０~ｆｕｐ４検出区間はｆｕｐ０ａ~ｆｕｐ４ａに相当し、さらに検出区間としてｆｕｐ０ｂ~ｆｕｐ４ｂ区間が追加されることで、広い範囲の周波数比較を可能としている。
　本実施例においては、２．０Ｇｂ／ｓのシリアルデータを２つの１０相クロック信号から構成される２０相クロック信号によりオーバーサンプルすることにより、４００ＭＨｚのクロック周波数に対する周波数比較結果を得る。２つの位相比較回路を用いて、シリアルデータをそれぞれの１０相クロック信号によりサンプルした判別結果から、位相比較結果を生成する。周波数比較ロジックの論理構成を変更追加し、遷移検出区間を広げることで、広い周波数領域から正しい周波数比較結果を出力し、ＶＣＯの発振周波数を制御することができる。
　本発明の周波数再生回路は、シリアルデータを多相クロック信号によりオーバーサンプルすることで、その１／ｎ（ｎは自然数）の周波数に相当するクロック信号を再生する。シリアルデータは、まず多相クロック信号により動作する位相比較回路内部の判別回路によりサンプルされ、ディジタルデータである判別結果に変換される。判別結果を元に生成された位相比較結果は周波数比較ロジックに入力される。周波数比較ロジックは、シリアルデータの単一パルス幅のデータ遷移区間に位相比較結果を対応させて論理演算することで周波数比較結果を生成する。この周波数比較結果を用いてチャージポンプは、ＶＣＯの発振周波数を制御し、クロック信号の周波数を再生することができる。
　本発明の周波数再生回路において、入力されるシリアルデータの単一パルス幅と多相クロック信号の位相差とを比較するために、多相クロック信号により規定される２つの異なる時間帯で連続した入力データの遷移を検出することで行うことができる。その遷移の検出は、多相クロック信号の立ち上がりエッジで動作する判別回路から得られる判別結果の論理演算により行うことができる。
　また遷移を検出するための多相クロック信号による判別が、入力データレートに対して２倍以上のレートで行われる。さらに多相クロック信号による判別が入力データレートに対して４倍のレートで行なわれることで、多相クロック信号が入力データに対して位相同期した状態で、周波数差の検出を停止することもできる。さらに、多相クロック信号を用いた遷移の検出が、多相クロック信号のよる判別結果の排他論理和回路により得られる位相比較結果を用いて行われ、位相比較結果の論理演算がクロック信号を用いた同期回路により行うことができる。
　本発明によれば、入力データの単一パルス幅と多相クロック信号の位相差により規定されるクロック周期の時間幅とを比較し、論理演算することで、クロック信号を再生できる周波数再生回路が得られる。このようにアナログ増幅回路によりシリアルデータを増幅することなく、入力データを判別することで得られる判別結果と同期回路を用いて入力データの１／ｎ（ｎは自然数）の周波数を再生する周波数再生回路が得られる。
　以上、実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
１０１、４０１、１１０１　　シリアルデータ
１０２、４０２、４０３　　１０相クロック信号
１０３、４０４、４０５、１１０２、１１０３　　位相比較回路
１０４　　判別回路
１０５　　判別結果
１０６、４０８、４１０　　位相比較結果
１０７、４０６、１１０４　　周波数比較ロジック
１０８、４０７　　周波数比較結果
１０９　　チャージポンプ
１１０、４０９　　ＶＣＯ

Claims (9)

  1. 　入力データレートに対して１／ｎ（ｎは自然数）の周波数を再生するために、入力データの単一パルス幅と多相クロック信号の位相差により規定される１／ｎのクロック周期の時間幅とを比較することを特徴とする周波数再生回路。
  2. 　請求項１の周波数再生回路において、入力データの単一パルス幅と多相クロック信号の位相差とを比較するために、多相クロック信号により規定される２つの異なる時間帯で連続した入力データの遷移を検出することを特徴とする周波数再生回路。
  3. 　請求項２の周波数再生回路において、遷移の検出が多相クロック信号の立ち上がりエッジで動作する判別回路から得られる判別結果の論理演算により行われることを特徴とする周波数再生回路。
  4. 　請求項３の周波数再生回路において、遷移を検出するための多相クロック信号による判別が入力データレートに対して２倍以上のレートで行われることを特徴とする周波数再生回路。
  5. 　請求項４の周波数再生回路において、多相クロック信号による判別が入力データレートに対して４倍のレートで行うことで、多相クロック信号が入力データに対して位相同期した状態で、周波数差の検出を停止することを特徴とする周波数再生回路。
  6. 　請求項４の周波数再生回路において、多相クロック信号を用いた遷移の検出が、多相クロック信号による判別結果の排他的論理和演算により得られる位相比較結果を用いて行われることを特徴とする周波数再生回路。
  7. 　請求項４の周波数再生回路において、判別結果の論理演算がクロック信号を用いた同期回路により行われることを特徴とする周波数再生回路。
  8. 　入力データを多相クロック信号によりサンプルし、判別結果とする判別回路と、
    前記判別結果のうち隣り合う位相差を有するクロック信号によりサンプルされた判別結果同士を比較し位相比較結果を出力する排他的論理和回路と、
    前記位相比較結果を論理演算した周波数比較結果を出力する周波数比較ロジックと、
    前記周波数比較結果が入力され、制御電圧を出力するチャージポンプ回路と、前記制御電圧により制御され、前記入力データレートの１／ｎ（ｎは自然数）の周波数を有する多相クロック信号を出力する電圧制御発振器と、を備えたことを特徴とする周波数再生回路。
  9. 　入力データを、それぞれ一定の位相差を有する多相クロック信号によりサンプルした判別結果に変換し、
    隣り合う位相差を有するクロック信号によりサンプルされた判別結果同士の排他的論理和演算により位相比較結果をもとめ、
    前記位相比較結果を論理演算した周波数比較結果を出力し、
    前記周波数比較結果により制御され、前記入力データレートの１／ｎ（ｎは自然数）の周波数を有する多相クロック信号を出力することを特徴とする周波数再生方法。
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