JP4331081B2 - クロック・データリカバリ回路 - Google Patents

Description

本発明は、例えば光通信システムの受信回路におけるタイミング回路として用いられるクロック・データリカバリ回路に関する。

図１４は、従来のクロック・データリカバリ回路の構成例を示す（特許文献１，特許文献２）。図において、１は入力データ信号ＤＩＮの位相調整を行う遅延回路、２は遅延回路１の出力信号を90度位相遅延させる遅延回路、３は入力データ信号ＤＩＮのビットレートの周波数で発振する電圧制御発振器（ＶＣＯ）、４は電圧制御発振器３から出力するクロック信号ＶＣＯＵＴをクロックとして入力データ信号ＤＩＮを識別する識別器、５は識別器４から出力するデータ信号ＤＥＣＯＵＴと遅延回路２の出力信号の位相を比較し、その比較結果の信号の位相と遅延回路１の出力信号の位相を比較する位相比較器（ＰＣ）、６は位相比較器５から出力する誤差信号ＰＣＯＵＴから直流成分を抽出するローパスフィルタ（ＬＰＦ）、７はローパスフィルタ６の出力信号ＬＰＦＯＵＴを増幅して電圧制御発振器３に制御電圧ＧＣＡＯＵＴとして入力する利得制御アンプ（ＧＣＡ）である。電圧制御発振器３から出力されるクロック信号ＶＣＯＵＴが抽出クロック信号となり、識別器４から出力されるデータ信号ＤＥＣＯＵＴが識別データ信号となる。

本構成では、抽出クロック信号ＶＣＯＵＴの位相と同期した位相の識別データ信号ＤＥＣＯＵＴを発生させ、この識別データ信号ＤＥＣＯＵＴと入力データ信号ＤＩＮの位相比較結果により電圧制御発振器３を制御するので、同期状態において電圧制御発振器３の出力クロック信号ＶＣＯＵＴの位相が一意的に決まり、低ジッタが実現可能となる。なお、外部から利得制御可能な利得制御アンプ（ＧＣＡ）７をＰＬＬループ内に挿入することにより、ループ帯域が調整可能となり、ジッタトランスファ特性や同期引き込み範囲の調整が可能である。
特許３３７７０５７号公報 特許３５２１９０１号公報

図１５は、従来のクロック・データリカバリ回路の同期・引き込み過程における位相誤差と周波数誤差をプロットしたもの（位相面におけるルータ軌道）を示す。ここでは、位相比較器５として周期２πのsawtooth型位相比較器を用いている。周波数誤差をクロック・データリカバリ回路のループゲインＫ［rad/s]で割った値を縦軸とし、位相誤差を横軸としている。

軌道１では、初期状態が入力データ信号と識別データ信号のクロック位相誤差が０、周波数誤差がδf₀₁ であり、最終的にフォーカスと呼ばれる安定点に収束し、周波数誤差０で位相誤差は一定値となって同期を完了する。すなわち、軌道１は位相比較器の周期（この場合、±π）を超えることなく収束する。

一方、軌道２では、初期状態が入力データ信号と識別データ信号のクロック位相誤差が０、周波数誤差がδf₀₂ （δf₀₁ ＜δf₀₂ ）であり、位相比較器の周期を超えてサイクルスリップを起こし、次の周期の位相面において引き込み動作を行い、何回かサイクルスリップを繰り返して最終安定点に収束する。

図１６は、従来のクロック・データリカバリ回路の同期・引き込み状態を示す。ここでは、図１４に示す入力データ信号ＤＩＮ、電圧制御発振器３から出力する抽出クロック信号ＶＣＯＵＴ、識別器４から出力する識別データ信号ＤＥＣＯＵＴ、位相比較器５から出力する誤差信号ＰＣＯＵＴ、ローパスフィルタ６の出力信号ＬＰＦＯＵＴを示す。なお、利得制御アンプ７の出力信号ＧＣＡＯＵＴは、ローパスフィルタ６の出力信号ＬＰＦＯＵＴの振幅を変化させた同様のアナログ波形である。

(A) は、完全に引き込み後の安定状態を示し、ＶＣＯＵＴの位相は変化せず、位置誤差を示すＬＰＦＯＵＴは一定となる。

(B) は、引き込みにサイクルスリップを起こして位相が２π変化する状態を示す。この場合には、引き込み時間が増大する。

(C) は、サイクルスリップが起きる際に識別器４の位相マージンを超え、識別器４が正しいスイッチングを行えず、誤った識別データ信号ＤＥＣＯＵＴを出力している状態を示す。この場合には引き込み時間が増大し、最悪の場合には同期不可能となる。

このように、同期・引き込み過程の位相比較器５で位相比較される入力データ信号ＤＩＮと、電圧制御発振器３から出力する抽出クロック信号ＶＣＯＵＴの位相関係において、抽出クロック信号ＶＣＯＵＴが進みすぎても遅れすぎても、識別器４で誤動作が起こる可能性がある。すなわち、同期・引き込み過程でサイクルスリップが起こる場合、同期完了までの時間の増大、あるいは同期不可能な状態が起こる問題があった。

本発明は、入力データ信号ＤＩＮと抽出クロック信号ＶＣＯＵＴについて、識別器で誤動作が起こるような位相関係にある場合に、許容される位相になるように抽出クロック信号ＶＣＯＵＴの位相を制御することができ、安定した動作を実現することができるクロック・データリカバリ回路を提供することを目的とする。

請求項１に記載の発明は、入力データ信号のビットレートの周波数のクロック信号を出力する電圧制御発振器と、入力データ信号を入力し、クロック信号に基づいて識別した入力データ信号を出力する識別器と、入力データ信号と識別器の出力信号との位相比較を行う位相比較器と、位相比較器の出力信号から直流成分を取り出し、電圧制御発振器に制御電圧として入力させるローパスフィルタとを備えたクロック・データリカバリ回路において、入力データ信号のパルスの中心のタイミングを基準位相とし、この基準位相に対して遅延量が異なる進み位相および遅れ位相のリファレンス信号を生成する２つの遅延回路と、進み位相および遅れ位相のリファレンス信号を識別器の出力信号で識別し、その識別結果と入力データ信号を合わせて、クロック信号と入力データ信号の位相関係を表す位相判定信号を出力する手段とを含む位相判定回路と、電圧制御発振器から出力するクロック信号を入力し、位相判定信号に応じてクロック信号の位相を変化させたクロック信号を識別器へ出力する可変位相器とを備える。

請求項２に記載の発明は、請求項１に記載のクロック・データリカバリ回路において、入力データ信号を入力し、その最小パルス幅の１／２だけ遅延させた遅延入力データ信号を出力する遅延回路を備え、位相比較器は、識別器の出力信号と遅延入力データ信号の位相を比較し、その比較結果の信号の位相と入力データ信号の位相を比較する構成である。

請求項３に記載の発明は、請求項１に記載のクロック・データリカバリ回路において、可変位相器および電圧制御発振器に代えて、クロック信号の出力位相を可変できる可変出力位相電圧制御発振器を備え、位相判定信号に応じてクロック信号の位相を変化させたクロック信号を識別器へ出力する構成である。

請求項４に記載の発明は、入力データ信号のビットレートの１／２の周波数のクロック信号を出力する電圧制御発振器と、クロック信号に基づいて入力データ信号を多重分離する多重分離回路と、クロック信号に基づいて多重分離回路の出力信号を多重化し、クロック信号に基づいて識別した入力データ信号を出力する多重化回路と、入力データ信号と多重化回路の出力信号との位相比較を行う位相比較器と、位相比較器の出力信号から直流成分を取り出し、電圧制御発振器に制御電圧として入力させるローパスフィルタとを備えたクロック・データリカバリ回路において、入力データ信号のパルスの中心のタイミングを基準位相とし、この基準位相に対して遅延量が異なる進み位相および遅れ位相のリファレンス信号を生成する２つの遅延回路と、進み位相および遅れ位相のリファレンス信号を多重化回路の出力信号で識別し、その識別結果と入力データ信号を合わせて、クロック信号と入力データ信号の位相関係を表す位相判定信号を出力する手段とを含む位相判定回路と、電圧制御発振器から出力するクロック信号を入力し、位相判定信号に応じてクロック信号の位相を変化させたクロック信号を識別器へ出力する可変位相器とを備える。

請求項５に記載の発明は、請求項４に記載のクロック・データリカバリ回路において、入力データ信号を入力し、その最小パルス幅の１／２だけ遅延させた遅延入力データ信号を出力する遅延回路を備え、位相比較器は、多重化回路の出力信号と遅延入力データ信号の位相を比較し、その比較結果の信号の位相と入力データ信号の位相を比較する構成である。

請求項６に記載の発明は、請求項４に記載のクロック・データリカバリ回路において、可変位相器および電圧制御発振器に代えて、クロック信号の出力位相を可変できる可変出力位相電圧制御発振器を備え、位相判定信号に応じてクロック信号の位相を変化させたクロック信号を多重分離回路および多重化回路へ出力する構成である。

請求項７に記載の発明は、請求項１または請求項４に記載のクロック・データリカバリ回路において、可変位相器は、電圧制御発振器から出力されるクロック信号を入力し、互いに異なる位相のクロック信号を出力する複数の遅延回路と、位相判定信号を入力し、入力データ信号の位相に対するクロック信号の進みまたは遅れまたはニュートラルの状態を判別し、複数の遅延回路から出力される各位相のクロック信号から進みまたは遅れを解消するクロック信号の選択信号を出力する制御回路と、複数の遅延回路から出力される各位相のクロック信号を入力し、選択信号で選択される位相のクロック信号を出力するセレクタとを備える。

本発明のクロック・データリカバリ回路は、電圧制御発振器から出力するクロック信号の位相が入力データ信号の位相に対して進みすぎり遅れすぎても、位相判定回路でそのような位相関係にあることを判断し、クロック信号の位相を許容範囲に制御することができる。すなわち、入力データ信号を識別・再生するためのクロック信号の位相が特定の位相領域に入り、同期・引き込み過程でサイクルスリップが起こることを回避することができる。これにより、同期完了までの時間を短縮し、かつ同期確立時には線形ＰＬＬ動作により低ジッタ動作を実現することができる。

（第１の実施形態）
図１は、本発明のクロック・データリカバリ回路の第１の実施形態の構成例を示す。
図において、１は入力データ信号ＤＩＮの位相調整を行う遅延回路、３は入力データ信号ＤＩＮのビットレートの周波数で発振する電圧制御発振器（ＶＣＯ）、１１は電圧制御発振器３から出力するクロック信号ＶＣＯＵＴの位相を調整する可変位相器、４は可変位相器１１で位相調整されたクロック信号ＶＣＯＵＴ＿ＳＥＬをクロックとして入力データ信号ＤＩＮを識別する識別器、１２は識別器４から出力するデータ信号ＤＥＣＯＵＴと遅延回路１の出力信号の位相を比較する位相比較器（ＰＣ）、６は位相比較器１２から出力する誤差信号ＰＣＯＵＴから直流成分を抽出するローパスフィルタ（ＬＰＦ）、７はローパスフィルタ６の出力信号ＬＰＦＯＵＴを増幅して電圧制御発振器３に制御電圧ＧＣＡＯＵＴとして入力する利得制御アンプ（ＧＣＡ）、１３は入力データ信号ＤＩＮと識別器４から出力するデータ信号ＤＥＣＯＵＴの位相関係に応じた位相判定信号Ｐ＿ＣＮＴを生成し、可変位相器１１を制御してクロック信号ＶＣＯＵＴ＿ＳＥＬの位相制御を行う位相判定回路である。可変位相器１１から出力されるクロック信号ＶＣＯＵＴ＿ＳＥＬが抽出クロック信号となり、識別器４から出力されるデータ信号ＤＥＣＯＵＴが識別データ信号となる。なお、遅延回路１は必要に応じて設けられる。

本実施形態の構成では、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相と同期した位相の識別データ信号ＤＥＣＯＵＴを発生させ、この識別データ信号ＤＥＣＯＵＴと入力データ信号ＤＩＮの位相比較結果により電圧制御発振器３を制御するので、同期状態において電圧制御発振器３の出力クロック信号ＶＣＯＵＴの位相が一意的に決まり、低ジッタが実現可能となる。さらに、本実施形態の構成では、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬが進みすぎても遅れすぎても識別器４で誤動作が起きる可能性に対して、位相判定回路１３でそのような位相関係にあると判断した場合に、可変位相器１２で抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相を許容範囲に制御することを特徴とする。

図２は、位相判定回路１３の構成例を示す。図において、遅延量が異なる遅延回路２１−１，２１−２は入力データ信号ＤＩＮを入力し、入力データ信号のパルスの中心のタイミングを基準位相とし、その基準位相に対して遅延量が異なる進み位相および遅れ位相を有するリファレンス信号、すなわち進み・遅れの許容される位相のところにエッジをもつリファレンス信号ＲＥＦ＿ＬＡＧ，ＲＥＦ＿ＬＥＡＤを発生させる。ここで、ＲＥＦ＿ＬＡＧは遅れ検出リファレンス信号であり、ＲＥＦ＿ＬＥＡＤは進み検出リファレンス信号である。Ｄ型フリップフロップ回路（ＤＦＦ）２２−１，２２−２は各リファレンス信号を入力し、識別器４から出力される識別データ信号ＤＥＣＯＵＴで識別し、その識別結果をＳ＿ＬＡＧ，Ｓ＿ＬＥＡＤとし、入力データ信号ＤＩＮと合わせて位相判定信号Ｐ＿ＣＮＴとして出力する。

なお、可変位相器１１で選択された抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相は、識別器４でクロック信号として使用されるために、識別データ信号ＤＥＣＯＵＴの位相に反映される。この識別データ信号ＤＥＣＯＵＴに基づき、ＤＦＦ２２−１，２２−２で遅れ検出リファレンス信号ＲＥＦ＿ＬＡＧおよび進み検出リファレンス信号ＲＥＦ＿ＬＥＡＤを識別することにより、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの進み・遅れを示す位相判定信号Ｐ＿ＣＮＴが得られる。

図３は、可変位相器１１の構成例を示す。図において、遅延量が異なる複数の遅延回路３１−１〜３１−ｎ（ｎは２以上の整数）は、電圧制御発振器３から出力されたクロック信号ＶＣＯＵＴにそれぞれ異なる遅延量を与え、ｎ：１セレクタ３２に入力する。制御回路３３は、位相判定回路１３から出力される位相判定信号Ｐ＿ＣＮＴを入力し、ＤＩＮ，Ｓ＿ＬＡＧ，Ｓ＿ＬＥＡＤの組み合わせから「進み」、「遅れ」、「ニュートラル」の状態を判断し、「進み」または「遅れ」の場合には、現状の抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相を遅らせるまたは進ませるようなセレクト信号ＳＥＬをｎ：１セレクタ３２に送出する。ｎ：１セレクタ３２は、セレクト信号ＳＥＬに応じて、所定の位相を有するクロック信号ＶＣＯＵＴを選択し、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬとして出力する。

図４は、位相判定回路１３におけるクロック位相判定例を示す。図において、入力データ信号ＤＩＮのパルスの中心のタイミングを基準位相とし、基準位相に対して遅れ位相の遅れ検出リファレンス信号ＲＥＦ＿ＬＡＧおよび進み位相の進み検出リファレンス信号ＲＥＦ＿ＬＥＡＤが図のように設定される。識別データ信号ＤＥＣＯＵＴの立ち上がりエッジ（ハイレベル）における両リファレンス信号ＲＥＦ＿ＬＡＧ，ＲＥＦ＿ＬＥＡＤの値を識別結果Ｓ＿ＬＡＧ，Ｓ＿ＬＥＡＤとして出力する。ケース１は、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相が基準位相よりも遅れ状態であり、識別データ信号ＤＥＣＯＵＴの立ち上がりエッジで識別結果Ｓ＿ＬＡＧ，Ｓ＿ＬＥＡＤは（１，１）となる。ケース２は、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相が基準位相よりも進み状態であり、識別データ信号ＤＥＣＯＵＴの立ち上がりエッジで識別結果Ｓ＿ＬＡＧ，Ｓ＿ＬＥＡＤは（０，０）となる。

図５は、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相とクロック位相判定結果との関係を示す。抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相は、図５(1) に示す状態Ａ，Ｂ，Ｃを遷移するものとする。基準を状態Ａとし、状態Ｂは状態Ａより＋ｈ（rad)であり、状態Ｃは状態Ａより−ｈ（rad)である。

抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相が状態Ａのときに、位相判定回路１３における識別結果Ｓ＿ＬＡＧ，Ｓ＿ＬＥＡＤが（１，１）であれば、制御回路３３が「遅れ」と判断し、状態Ｂの位相を有する抽出クロック信号ＶＣＯＵＴ＿ＳＥＬを選択するセレクト信号ＳＥＬをｎ：１セレクタ３２に送出する。同様に、位相判定回路１３における識別結果Ｓ＿ＬＡＧ，Ｓ＿ＬＥＡＤが（０，０）であれば、制御回路３３が「進み」と判断し、状態Ｃの位相を有する抽出クロック信号ＶＣＯＵＴ＿ＳＥＬを選択するセレクト信号ＳＥＬをｎ：１セレクタ３２に送出する。これらの状態遷移の様子を図５(2) に示す。

このような抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相調整により、入力データ信号ＶＩＮと抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相関係は、サイクルスリップが起こらない許容範囲に制御され、高速引き込みが可能となる。

（第２の実施形態）
図６は、本発明のクロック・データリカバリ回路の第２の実施形態を示す。図１に示す第１の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、遅延回路１の出力信号（ＤＩＮ）を90度位相遅延させる遅延回路２を設け、位相比較器５では識別器４から出力するデータ信号ＤＥＣＯＵＴと遅延回路２の出力信号の位相を比較し、その比較結果の信号の位相と遅延回路１の出力信号の位相を比較する構成にある。本構成により、入力データ信号ＤＩＮのパターン依存効果を低減することができ、同符号連続データ入力に対する耐性が向上する。

（第３の実施形態）
図７は、本発明のクロック・データリカバリ回路の第３の実施形態を示す。図１に示す第１の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、第１の実施形態の電圧制御発振器３に代えて、入力データ信号ＤＩＮのビットレートの１／２の周波数で発振する電圧制御発振器４１を備え、識別器４に代えて、電圧制御発振器４１から出力され可変位相器１２で選択された位相の抽出クロック信号ＶＣＯＵＴ＿ＳＥＬをクロックとして、入力データ信号ＤＩＮに対して多重分離を行う多重分離回路（ＤＥＭＵＸ）４２と、抽出クロック信号ＶＣＯＵＴ＿ＳＥＬをクロックとして多重分離回路４２の出力信号の多重化を行う多重化回路（ＭＵＸ）４３を備えるところにある。

本構成では、多重分離回路４２と多重化回路４３で抽出クロック信号ＶＣＯＵＴ＿ＳＥＬに同期して多重分離や多重化が行われるので、クロック周波数は入力データ信号ＤＩＮのビットレートの１／２にすることができる。すなわち、電圧制御発振器４１に要求される動作速度を下げることができ、高速化が可能となる。

（第４の実施形態）
図８は、本発明のクロック・データリカバリ回路の第４の実施形態を示す。図７に示す第３の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、遅延回路１の出力信号（ＤＩＮ）を90度位相遅延させる遅延回路２を設け、位相比較器５では識別器４から出力するデータ信号ＤＥＣＯＵＴと遅延回路２の出力信号の位相を比較し、その比較結果の信号の位相と遅延回路１の出力信号の位相を比較する構成にある。本構成により、入力データ信号ＤＩＮのパターン依存効果を低減することができ、同符号連続データ入力に対する耐性が向上する。

（第５の実施形態）
図９は、本発明のクロック・データリカバリ回路の第５の実施形態を示す。図１に示す第１の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、第１の実施形態の電圧制御発振器３および可変位相器１２に代えて、出力位相を可変できる可変出力位相電圧制御発振器（可変出力位相ＶＣＯ）５１を備えるところにある。

図１０は、可変出力位相ＶＣＯ５１の構成例を示す。図において、可変出力位相ＶＣＯ５１は、同一の遅延時間をもつｎ段のバッファ回路Ｂ１〜Ｂｎを直列に接続し、ｎ段目のバッファ回路Ｂｎの反転出力を初段のバッファ回路Ｂ１に入力させるようにリング状に接続し、利得制御アンプ７から出力する制御電圧ＧＣＡＯＵＴにより各バッファ回路の動作電流を制御する構成であり、各段のバッファ回路から位相の異なるクロック信号が得られる。各位相のクロック信号は、可変位相器１１に用いられるものと同様のｎ：１セレクタ３２で選択出力される。制御回路３３は、位相判定回路１３から出力される位相判定信号Ｐ＿ＣＮＴを入力し、ＤＩＮ，Ｓ＿ＬＡＧ，Ｓ＿ＬＥＡＤの組み合わせから「進み」、「遅れ」、「ニュートラル」の状態を判断し、「進み」または「遅れ」の場合には、現状の抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相を遅らせるまたは進ませるようなセレクト信号ＳＥＬをｎ：１セレクタ３２に送出する。ｎ：１セレクタ３２は、セレクト信号ＳＥＬに応じて、所定の遅延量を有する抽出クロック信号ＶＣＯＵＴ＿ＳＥＬを選択出力する。

（第６の実施形態〜第８の実施形態）
図１１〜１３は、本発明のクロック・データリカバリ回路の第６の実施形態〜第８の実施形態を示す。各実施形態の特徴は、図６に示す第２の実施形態、図７に示す第３の実施形態、図８に示す第４の実施形態のそれぞれの電圧制御発振器３および可変位相器１２に代えて、第５の実施形態と同様に、出力位相を可変できる可変出力位相電圧制御発振器（可変出力位相ＶＣＯ）５１を備えるところにある。

第１の実施形態の構成例を示す図。 位相判定回路１３の構成例を示す図。 可変位相器１１の構成例を示す図。 位相判定回路１３におけるクロック位相判定例を示す図。 抽出クロック信号ＶＣＯＵＴ＿ＳＥＬの位相とクロック位相判定結果との関係を説明する図。 第２の実施形態の構成例を示す図。 第３の実施形態の構成例を示す図。 第４の実施形態の構成例を示す図。 第５の実施形態の構成例を示す図。 可変出力位相ＶＣＯ５１の構成例を示す図。 第６の実施形態の構成例を示す図。 第７の実施形態の構成例を示す図。 第８の実施形態の構成例を示す図。 従来のクロック・データリカバリ回路の構成例を示す図。 位相面におけるループ軌道を示す図。 従来のクロック・データリカバリ回路の同期・引き込み状態を示す図。

符号の説明

１，２ 遅延回路
３，４１ 電圧制御発振器（ＶＣＯ）
４ 識別器
５，１２ 位相比較器（ＰＣ）
６ ローパスフィルタ（ＬＰＦ）
７ 利得制御アンプ（ＧＣＡ）
１１ 可変位相器
１３ 位相判定回路
２１ 遅延回路
２２ Ｄ型フリップフロップ回路（ＤＦＦ）
３１ 遅延回路
３２ ｎ：１セレクタ
３３ 制御回路
４２ 多重分離回路（ＤＥＭＵＸ）
４３ 多重化回路（ＭＵＸ）
５１ 可変出力位相電圧制御発振器（可変出力位相ＶＣＯ）

Claims (7)

1. 入力データ信号のビットレートの周波数のクロック信号を出力する電圧制御発振器と、
   前記入力データ信号を入力し、前記クロック信号に基づいて識別した入力データ信号を出力する識別器と、
   前記入力データ信号と前記識別器の出力信号との位相比較を行う位相比較器と、
   前記位相比較器の出力信号から直流成分を取り出し、前記電圧制御発振器に制御電圧として入力させるローパスフィルタとを備えたクロック・データリカバリ回路において、
   前記入力データ信号のパルスの中心のタイミングを基準位相とし、この基準位相に対して遅延量が異なる進み位相および遅れ位相のリファレンス信号を生成する２つの遅延回路と、前記進み位相および遅れ位相のリファレンス信号を前記識別器の出力信号で識別し、その識別結果と前記入力データ信号を合わせて、前記クロック信号と前記入力データ信号の位相関係を表す位相判定信号を出力する手段とを含む位相判定回路と、
   前記電圧制御発振器から出力するクロック信号を入力し、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記識別器へ出力する可変位相器と
   を備えたことを特徴とするクロック・データリカバリ回路。
2. 請求項１に記載のクロック・データリカバリ回路において、
   前記入力データ信号を入力し、その最小パルス幅の１／２だけ遅延させた遅延入力データ信号を出力する遅延回路を備え、
   前記位相比較器は、前記識別器の出力信号と前記遅延入力データ信号の位相を比較し、その比較結果の信号の位相と前記入力データ信号の位相を比較する構成である
   ことを特徴とするクロック・データリカバリ回路。
3. 請求項１に記載のクロック・データリカバリ回路において、
   前記可変位相器および前記電圧制御発振器に代えて、クロック信号の出力位相を可変できる可変出力位相電圧制御発振器を備え、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記識別器へ出力する構成である
   ことを特徴とするクロック・データリカバリ回路。
4. 入力データ信号のビットレートの１／２の周波数のクロック信号を出力する電圧制御発振器と、
   前記クロック信号に基づいて前記入力データ信号を多重分離する多重分離回路と、
   前記クロック信号に基づいて前記多重分離回路の出力信号を多重化し、前記クロック信号に基づいて識別した入力データ信号を出力する多重化回路と、
   前記入力データ信号と前記多重化回路の出力信号との位相比較を行う位相比較器と、
   前記位相比較器の出力信号から直流成分を取り出し、前記電圧制御発振器に制御電圧として入力させるローパスフィルタとを備えたクロック・データリカバリ回路において、
   前記入力データ信号のパルスの中心のタイミングを基準位相とし、この基準位相に対して遅延量が異なる進み位相および遅れ位相のリファレンス信号を生成する２つの遅延回路と、前記進み位相および遅れ位相のリファレンス信号を前記多重化回路の出力信号で識別し、その識別結果と前記入力データ信号を合わせて、前記クロック信号と前記入力データ信号の位相関係を表す位相判定信号を出力する手段とを含む位相判定回路と、
   前記電圧制御発振器から出力するクロック信号を入力し、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記識別器へ出力する可変位相器と
   を備えたことを特徴とするクロック・データリカバリ回路。
5. 請求項４に記載のクロック・データリカバリ回路において、
   前記入力データ信号を入力し、その最小パルス幅の１／２だけ遅延させた遅延入力データ信号を出力する遅延回路を備え、
   前記位相比較器は、前記多重化回路の出力信号と前記遅延入力データ信号の位相を比較し、その比較結果の信号の位相と前記入力データ信号の位相を比較する構成である
   ことを特徴とするクロック・データリカバリ回路。
6. 請求項４に記載のクロック・データリカバリ回路において、
   前記可変位相器および前記電圧制御発振器に代えて、クロック信号の出力位相を可変できる可変出力位相電圧制御発振器を備え、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記多重分離回路および多重化回路へ出力する構成である
   ことを特徴とするクロック・データリカバリ回路。
7. 請求項１または請求項４に記載のクロック・データリカバリ回路において、
   前記可変位相器は、
   前記電圧制御発振器から出力されるクロック信号を入力し、互いに異なる位相のクロック信号を出力する複数の遅延回路と、
   前記位相判定信号を入力し、前記入力データ信号の位相に対する前記クロック信号の進みまたは遅れまたはニュートラルの状態を判別し、前記複数の遅延回路から出力される各位相のクロック信号から進みまたは遅れを解消するクロック信号の選択信号を出力する制御回路と、
   前記複数の遅延回路から出力される各位相のクロック信号を入力し、前記選択信号で選択される位相のクロック信号を出力するセレクタと
   を備えたことを特徴とするクロック・データリカバリ回路。

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