CN116073821A - 时钟数据恢复电路 - Google Patents

Abstract

一种时钟数据恢复电路，包括相位检测器、第一信号处理路径、第二信号处理路径、振荡器电路以及相位控制电路。相位检测器根据第一时钟信号取样输入数据信号以产生上控制信号与下控制信号。第一信号处理路径包括至少一个第一信号处理装置用以根据上控制信号与下控制信号产生相位控制信号。第二信号处理路径包括至少一个第二信号处理装置用以根据上控制信号与下控制信号产生频率控制信号。振荡器电路根据频率控制信号产生多个第二时钟信号。相位控制电路根据相位控制信号控制第二时钟信号的相位以产生第一时钟信号。

Description

时钟数据恢复电路

技术领域

本发明是关于一种新颖的时钟数据恢复(Clock Data Recovery，缩写CDR)电路架构，特别是一种具备低功耗且高性能特性的时钟数据恢复电路架构。

背景技术

当要将数据从一个装置传送到另一个装置时，数据接收端必须知道何时对接收到的数据信号进行取样。通常，锁相环(Phase Locked Loop，缩写PLL)与延迟锁定环(DelayLocked Loop，缩写DLL)用于产生需要的频率波形。接收端则需要时钟对齐与再生的电路，例如前述PLL或DLL，以从参考时钟信号重新生成正确的时钟频率，并将时钟与输入数据同步。时钟数据恢复电路便是一种用于输出同步时钟信号并正确恢复数据的电路。

传统的CDR电路通过外部独立的PLL电路提供时钟信号。然而，当通道数量越多时，传递距离越远，所需要的时钟缓存器数量越多，进而造成大量的电流消耗。此外，由于输入信号通常为高速信号，因而在CDR电路布局上也需要使用大量的面积来隔绝串音以及噪声干扰其他电路。另外，CDR电路通常会先将输入信号取样之后，再进行解复用降速操作，以利于后续内部电路可以相对低的时钟速率来处理取样后数据。然而，当解复用时钟速率降得越低，重新生成的取样时钟信号抖动越厉害，导致数据错误率上升，降低CDR电路的性能。

因此，需要一种新颖的CDR电路架构，使CDR电路可具备低功耗与高性能等特性，有效解决传统问题。

发明内容

本发明的一个目的在于解决传统CDR电路高功耗与低性能的问题。

根据本发明的一个实施例，一种时钟数据恢复电路，包括相位检测器、第一信号处理路径、第二信号处理路径、振荡器电路以及相位控制电路。相位检测器接收输入数据信号与多个第一时钟信号，用以根据第一时钟信号取样输入数据信号以产生上控制信号与下控制信号。第一信号处理路径耦接相位检测器并且包括至少一个第一信号处理装置，用以接收上控制信号与下控制信号，并且根据上控制信号与下控制信号产生相位控制信号。第二信号处理路径耦接相位检测器并且包括至少一个第二信号处理装置，用以接收上控制信号与下控制信号，并且根据上控制信号与下控制信号产生频率控制信号。振荡器电路用以根据频率控制信号产生多个第二时钟信号。相位控制电路用以接收第二时钟信号与相位控制信号，并且根据相位控制信号控制第二时钟信号的相位以产生第一时钟信号。

根据本发明的另一实施例，一种时钟数据恢复电路包括相位检测器、第一信号处理路径、第二信号处理路径、振荡器电路以及相位控制电路。相位检测器接收输入数据信号与多个第一时钟信号，用以根据第一时钟信号取样输入数据信号以产生上控制信号与下控制信号。第一信号处理路径耦接相位检测器并且包括至少一个第一信号处理装置，用以接收上控制信号与下控制信号，并且根据上控制信号与下控制信号产生相位控制信号。第二信号处理路径耦接相位检测器并且包括至少一个第二信号处理装置，用以接收上控制信号与下控制信号，并且根据上控制信号与下控制信号产生频率控制信号。振荡器电路用以根据频率控制信号产生多个第二时钟信号。相位控制电路用以接收第二时钟信号与相位控制信号，并且根据相位控制信号控制第二时钟信号的相位以产生第一时钟信号。在第二信号处理路径上的数据处理速率低于在第一信号处理路径上的数据处理速率。

附图说明

图1显示根据本发明的一个实施例所述的时钟数据恢复(CDR)电路的示例方块图。

图2显示根据本发明的一个实施例所述的相位检测器的示例电路图。

图3显示根据本发明的一个实施例所述的输入数据信号与时钟信号的示例波形图。

图4显示根据本发明的一个实施例所述的正比信号处理路径上的部分电路的电路模型示意图。

图5显示根据本发明的一个实施例所述的积分信号处理路径上的部分电路的电路模型示意图。

图6显示根据本发明的一个实施例所述的振荡器电路的示例方块图。

图7显示根据本发明的一个实施例所述的相位控制电路的电路模型示意图。

图8显示根据本发明的一个实施例所述的相位控制示意图。

具体实施方式

图1显示根据本发明的一个实施例所述的时钟数据恢复(CDR)电路的示例方块图。时钟数据恢复电路100用以接收输入数据信号Din，并且根据至少一个时钟信号CLK取样输入数据信号Din，以产生输出数据信号Dout。除了恢复数据内容外，时钟数据恢复电路100还可以根据输入数据信号Din持续调整时钟信号CLK的频率与相位，用以同步时钟信号CLK与输入数据。

需注意的是，由于本发明所提出的时钟数据恢复电路架构主要用于解决传统技术的高功耗与时钟信号抖动的问题，因此，在以下实施例中，将大致省略时钟数据恢复电路的数据恢复的操作，而聚焦于时钟恢复的操作。

时钟数据恢复电路100可包括相位检测器101、振荡器电路102、相位控制电路103以及耦接相位检测器101的分离的两个信号处理路径。相位检测器101接收输入数据信号Din与多个第一时钟信号，用以根据第一时钟信号取样输入数据信号Din以产生至少一个上控制信号UP与至少一个下控制信号DN。

图2显示根据本发明的一个实施例所述的相位检测器的示例电路图。在此示例中，相位检测器201为全速率二元式相位检测器(bang-bang phase detector，缩写BBPD)。相位检测器201可包括多个逻辑电路，例如图中所示的多个触发器与异或(XOR)门，但不以此为限。相位检测器201可接收输入数据信号Din与多个第一时钟信号，在此所述的多个第一时钟信号包括时钟信号CLK与反相的时钟信号CLKB(例如，图2中提供至左下角触发器的时钟输入端的时钟信号)，相位检测器201可根据时钟信号CLK与反相的时钟信号CLKB取样输入数据信号Din以产生上控制信号UP与下控制信号DN。

图3显示根据本发明的一个实施例所述的输入数据信号与时钟信号的示例波形图，用以说明相位检测器201的操作。相位检测器201利用时钟信号CLKB的上升沿(相当于时钟信号CLK的下降沿)取样输入数据信号Din，并且利用时钟信号CLK的上升沿取样输入数据信号Din的边沿(或称转态处)，此操作等同于二倍的超取样架构。将依序取得的取样结果如图2所示经异或门的运算后，可产生上控制信号UP与下控制信号DN，其中所产生的上控制信号UP与下控制信号DN的值用以指示时钟信号的相位是否落后或领先。例如，若时钟信号CLK的上升沿向左偏，则边沿的取样结果S1＝1，其会是前一笔数据的内容，而输入数据的取样结果S2＝0，经异或门的运算后，所得的结果会使下控制信号DN的值等于1(DN＝1)，代表时钟信号CLK的相位目前领先。若时钟信号CLK的上升沿向右偏，则边沿的取样结果S3＝1，而输入数据的取样结果S2＝0，经异或门的运算后，所得的结果会使上控制信号UP的值等于1(UP＝1)，代表时钟信号CLK的相位目前落后。

需注意的是，图2与图3显示了全速率二元式相位检测器的电路与操作示例。熟悉此技术者均可理解，相位检测器并不限于以图2所示的方式实施。举例而言，在本发明的其他实施例中，相位检测器也可以半速率二元式相位检测器、四分之一速率二元式相位检测器等方式实施。当相位检测器以半速率、四分之一速率等方式实施时，用于取样操作的时钟信号的数量、相位差、以及所产生的上控制信号UP与下控制信号DN的数量均会对应调整。此外，本发明也不限于由二元式相位检测器实施。在本发明的其他实施例中，相位检测器也可由其他类型的相位检测器实施。

再次参考图1，在本发明的实施例中，时钟数据恢复电路100在相位检测器101之后分离出两个信号处理路径，包含信号处理路径110(例如，第一信号处理路径或正比信号处理路径)以及信号处理路径120(例如，第二信号处理路径或积分信号处理路径)，其中两个信号处理路径可以不同的数据处理速率处理接收到的信号。

根据本发明的一个实施例，信号处理路径110可包括至少一个第一信号处理装置，用以接收上控制信号UP与下控制信号DN，并且根据上控制信号UP与下控制信号DN产生相位控制信号。信号处理路径120可包括至少一个第二信号处理装置，用以接收上控制信号UP与下控制信号DN，并且根据上控制信号UP与下控制信号DN产生频率控制信号。

根据本发明的一个实施例，输入数据信号Din、上控制信号UP与下控制信号DN为序列信号，其中上控制信号UP与下控制信号DN所设定的数值为依序根据输入数据信号Din的取样结果而对应产生的控制信号。上控制信号UP与下控制信号DN在信号处理路径110中会被转换为第一数量的并行信号，而上控制信号UP与下控制信号DN在信号处理路径120中会被转换为第二数量的并行信号，其中第二数量可被设定为大于第一数量，使得信号处理路径120的数据处理速率可低于信号处理路径110的数据处理速率。因此，根据本发明的一个实施例，所述至少一个第二信号处理装置的操作频率可低于所述至少一个第一信号处理装置的操作频率。

根据本发明的一个实施例，时钟数据恢复电路100还可包括配置于信号处理路径110上的解复用器(DEMUX)104-1、决策电路105、权重电路106-1以及累加器107。解复用器104-1用以从相位检测器101接收上控制信号UP与下控制信号DN，并且分别解复用上控制信号UP与下控制信号DN，以产生第一数量的解复用上控制信号与第一数量的解复用下控制信号。举例而言，解复用器104-1可以是阶数为N的解复用器，用以分别产生N个并行的解复用上控制信号UP与N个并行的下控制信号DN，由此降低输入数据以及上控制信号与下控制信号在信号处理路径110上的位速率(位每秒，bit per second，缩写bps)。例如，假设输入数据信号Din的原始数据速率(位速率)为20Gbps，经由解复用器104-1的处理后，位速率可降至(20G/N)Gbps。需注意的是，虽然信号处理路径110上的位速率被降低，但由于解复用器104-1将序列信号转换为N个并行的信号，因此总数据速率仍等于输入数据信号Din的原始数据速率。此外，需注意的是，在本发明的实施例中，解复用器104-1是非必需的装置。因此，在本发明的一些实施例中，信号处理路径110也可不包括解复用器。

经由解复用器104-1所产生的N个并行的解复用上控制信号UP与N个并行的下控制信号DN(或者，在不包括解复用器的实施例中，上控制信号UP与下控制信号DN，为简洁说明，以下将不再特别标注)可被提供给决策电路105(或称投票电路)，决策电路105根据N个并行的解复用上控制信号UP与N个并行的解复用下控制信号DN的值产生决策信号，用以判断出相位落后与相位领先的相位检测结果哪一个为多数，或者两者数量是否相同。

图4显示根据本发明的一个实施例所述的正比信号处理路径上的部分电路的电路模型示意图。正比信号处理路径上可包括决策电路405、权重电路406以及累加器407。在此示例中，假设正比信号处理路径上的解复用器的阶数N＝4，则决策电路405将接收4个并行的解复用上控制信号UP与4个并行的下控制信号DN(以下简称为解复用控制信号UP与DN)，例如图中所示的4位的解复用控制信号UP与DN(图中标示为4b UP/DN)。决策电路405可分别加总解复用控制信号UP与DN的值，以得到加总结果Sum_UP与Sum_DN，并比较两者的数值高低，其中Sum_UP为4个并行的解复用上控制信号UP所携带的值的总和，Sum_DN为4个并行的解复用下控制信号DN所携带的值的总和。若Sum_UP>Sum_DN，代表相位落后的相位检测结果为多数，则决策电路405可将决策信号VOT的值设定为+1。若Sum_UP<Sum_DN，代表相位领先的相位检测结果为多数，则决策电路405可将决策信号VOT的值设定为-1。若Sum_UP＝Sum_DN，决策电路405可将决策信号VOT的值设定为0。在本发明的一个实施例中，决策信号VOT可为有符号(signed)数，并由2位表示，其中的有效数据量为1位。

权重电路406可将决策信号VOT的值乘上权重值KP。累加器407可从权重电路406接收决策信号VOT(或者，加权过的决策信号VOT)并累加决策信号VOT的值以产生累加信号ACCU作为提供给相位控制电路的相位控制信号。

再次参考图1，时钟数据恢复电路100还可包括配置于信号处理路径120上的解复用器(DEMUX)104-2、计算电路109、权重电路106-2以及滤波器电路108。解复用器104-2用以从相位检测器101接收上控制信号UP与下控制信号DN，并且分别解复用上控制信号UP与下控制信号DN，以产生第二数量的解复用上控制信号与第二数量的解复用下控制信号。举例而言，解复用器104-2可以是阶数为M的解复用器，用以分别产生M个并行的解复用上控制信号UP与M个并行的下控制信号DN，由此降低输入数据以及上控制信号与下控制信号在信号处理路径120上的位速率(bps)。根据本发明的一个实施例，解复用器104-2的阶数M可被设定为大于解复用器104-1的阶数N。如此一来，数据与信号在信号处理路径120上传输的位速率可远低于信号处理路径110上传输的位速率。

例如，假设输入数据信号Din的原始数据速率(位速率)为20Gbps，经由解复用器104-2的处理后，位速率可降至(20G/M)Gbps。需注意的是，虽然信号处理路径120上的位速率被降低，但由于解复用器104-2是将序列信号转换为M个并行的信号，因此总数据速率仍等于输入数据信号Din的原始数据速率。

经由解复用器104-2所产生的M个并行的解复用上控制信号UP与M个并行的下控制信号DN可被提供给计算电路109，计算电路109计算M个并行的解复用上控制信号UP与M个并行的下控制信号DN的差值产生差值信号。

图5显示根据本发明的一个实施例所述的积分信号处理路径上的部分电路的电路模型示意图。积分信号处理路径上可包括计算电路509、权重电路506以及滤波器电路508。在此示例中，假设积分信号处理路径上的解复用器的阶数M＝32，则计算电路509将接收32个(标记为32b)并行的解复用上控制信号UP与32个(标记为32b)并行的下控制信号DN(以下简称为解复用控制信号UP与DN)。计算电路509可分别加总解复用控制信号UP与DN的值，以得到加总结果Sum_UP与Sum_DN，并计算两个加总结果的差值，其中在积分信号处理路径的该示例中，加总结果Sum_UP为32个并行的解复用上控制信号UP所携带的值的总和，加总结果Sum_DN为32个并行的解复用下控制信号DN所携带的值的总和。

计算电路509可将所得的加总结果Sum_UP减去Sum_DN以产生差值信号Diff，在本发明的一个实施例中，差值信号Diff可为有符号(signed)数，并可由多位表示。

权重电路506可将差值信号Diff的值乘上权重值KI。滤波器电路508可从权重电路506接收差值信号Diff(或者，加权过的差值信号Diff)并滤波差值信号Diff的值以产生滤波过的信号作为提供给振荡器电路的频率控制信号F_ctrl。根据本发明的一个实施例，假设差值信号Diff的值可由多位(例如，20位)表示，滤波器电路508可通过输出差值信号Diff的部分位(例如，10位)以执行滤波操作。例如，滤波器电路508从用于传送差值信号Diff的总线上从最高有效位(Most Significant Bit，缩写MSB)起选择10位输出作为频率控制信号F_ctrl。如此一来，可达到滤波的效果，去除差值信号Diff内的噪声，使得时钟信号的频率不会因为差值信号Diff的小幅变动而改变。

图6显示根据本发明的一个实施例所述的振荡器电路的示例方块图。振荡器电路602可包括数字至模拟转换器621与电压控制振荡器622。数字至模拟转换器621用以将接收到的数字频率控制信号F_ctrl转换为模拟电压信号。电压控制振荡器622接收模拟电压信号并根据模拟电压信号产生多个时钟信号，其中所述多个时钟信号频率相同，且具有既定的相位差。需注意的是，因所述多个时钟信号具有相同频率，为简化附图与说明书，在图6与下文中以时钟信号DCK表示。根据本发明的一个实施例，由振荡器电路102/602所产生的时钟信号DCK的数量与相位检测器的设计相关。例如，当相位检测器被实施为全速率相位检测器时，振荡器电路102/602可产生两个频率相同相位相反的时钟信号。当相位检测器被实施为半速率相位检测器时，振荡器电路102/602可产生四个频率相同相位相差90度的时钟信号，并依此类推。

再次参考图1，相位控制电路103可从振荡器电路102接收多个时钟信号DCK以及从累加器107接收相位控制信号，并且根据相位控制信号控制时钟信号DCK的相位以产生相位检测器所需的多个时钟信号，例如，时钟信号CLK与CLKB(为简化附图，在图1中以时钟信号CLK表示)。根据本发明的一个实施例，相位控制电路103可为相位内插器或者数字对相位转换器(Digital to Phase Converter，缩写DPC)。

图7显示根据本发明的一个实施例所述的相位控制电路的电路模型示意图。相位控制电路703可包括模除电路731与相位调整电路732。模除电路731用以接收相位控制信号以产生取余数结果。例如，模除电路731可将相位控制信号(累加信号ACCU)模除数值PI(例如，PI＝16)以产生取余数结果，其中相位控制电路703所产生的时钟信号的相位分辨率由数值PI控制。相位调整电路732可从振荡器电路102/602接收多个时钟信号DCK以及从模除电路731接收模除结果，并根据模除结果调整时钟信号DCK的相位以产生相位检测器所需的时钟信号，例如，时钟信号CLK与CLKB(为简化附图，在图7中以时钟信号CLK表示)，并且以负反馈的方式提供给相位检测器。需注意的是，由振荡器电路102/602所产生的多个时钟信号DCK的相位都会基于相同的调整量被调整。

图7中在相位调整电路732上方也显示一个PI＝16的相量图(phasor diagram)，用以示意相位调整电路的操作。在本发明的一个实施例中，相位调整电路732可根据模除结果从PI个相位不同的时钟信号中选择对应的时钟信号作为提供给相位检测器的时钟信号。

图8显示根据本发明的一个实施例所述的相位控制示意图。在此示例中，PI＝16。相位调整电路732可根据模除结果调整时钟信号DCK的相位，其相当于从16个相位不同的时钟信号(例如，图中所示的时钟信号DCK、P1、P2、P3、P4、P5…P15)中选择对应的时钟信号输出作为提供给相位检测器的时钟信号，其中假设时钟信号DCK的时钟周期为TDCK，时钟信号的相位差为TDCK/16，相位分辨率为360/16度。参考图7中示意的相位调整电路的操作，图8中选择相位差增加的时钟信号相当于图7中顺时针方向的相位调整，选择相位差减少的时钟信号相当于图7中逆时针方向的相位调整。

在本发明的实施例中，由于时钟数据恢复电路内部包含了振荡器电路，因此无须如传统的CDR电路通过外部独立的PLL电路提供时钟信号，有效降低电流消耗，且振荡器电路占据的电路面积也相当小。此外，由于积分信号处理路径可根据输入数据信号的取样结果产生对应的频率控制信号，因此本发明所提出的时钟数据恢复电路可具备追踪扩频时钟(Spread Spectrum Clocking，缩写SSC)的能力，相较于传统技术更能确保产品可通过抖动容许度测试(Jitter Tolerance Test，缩写JTT)，取得认证标章。此外，由于本发明所提出的时钟数据恢复电路将正比(图1中所示的信号处理路径110)与积分(图1中所示的信号处理路径120)信号处理路径分离，并且利用不同阶数的解复用器使积分信号处理路径上的位速率可远低于正比信号处理路径上的位速率，如此一来，积分信号处理路径中用以执行相对复杂的信号处理的电路(例如，图1中的计算电路、权重电路与滤波器电路)可在数字域设计，例如，可利用寄存器传送级(Register Transfer Level，缩写RTL)描述语言以及自动布局绕线(Auto Place and Route，缩写APR)工具设计电路，如此可大幅降低电路设计困难度，使时钟数据恢复电路更容易实施，且有效解决传统技术中时钟信号抖动的问题，使时钟数据恢复电路性能可有效提升。此外，由于积分信号处理路径上的信号处理装置可操作于低频，如此更能有效降低电路功耗及缩小电路面积。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等同变化与修改，均应属于本发明的涵盖范围。

附图标记说明：

100:时钟数据恢复电路

101,201:相位检测器

102,602:振荡器电路

103,703:相位控制电路

104-1,104-2:解复用器

105,405:决策电路

106-1,106-2,406,506:权重电路

107,407:累加器

108,508:滤波器电路

109,509:计算电路

110,120:信号处理路径

621:数字至模拟转换器

622:电压控制振荡器

731:模除电路

732:相位调整电路

ACCU:累加信号

CLK,CLKB,DCK,P1,P2,P3,P4,P5:时钟信号

Diff:差值信号

Din:输入数据信号

DN:下控制信号

Dout:输出数据信号

F_ctrl:频率控制信号

KI,KP:权重值

S1,S2,S3:取样结果

UP:上控制信号

VOT:决策信号

Claims (10)

1.一种时钟数据恢复电路，包括：

相位检测器，接收输入数据信号与多个第一时钟信号，用以根据所述多个第一时钟信号取样所述输入数据信号以产生上控制信号与下控制信号；

第一信号处理路径，耦接所述相位检测器并且包括至少一个第一信号处理装置，用以接收所述上控制信号与所述下控制信号，并且根据所述上控制信号与所述下控制信号产生相位控制信号；

第二信号处理路径，耦接所述相位检测器并且包括至少一个第二信号处理装置，用以接收所述上控制信号与所述下控制信号，并且根据所述上控制信号与所述下控制信号产生频率控制信号；

振荡器电路，用以根据所述频率控制信号产生多个第二时钟信号；以及

相位控制电路，用以接收所述多个第二时钟信号与所述相位控制信号，并且根据所述相位控制信号控制所述多个第二时钟信号的相位以产生所述多个第一时钟信号。

2.如权利要求1所述的时钟数据恢复电路，其中所述至少一个第二信号处理装置的操作频率低于所述至少一个第一信号处理装置的操作频率。

3.如权利要求1所述的时钟数据恢复电路，其中所述输入数据信号、所述上控制信号与所述下控制信号为序列信号，所述上控制信号与所述下控制信号在所述第一信号处理路径中被转换为第一数量的并行信号，所述上控制信号与所述下控制信号在所述第二信号处理路径中被转换为第二数量的并行信号，并且所述第二数量大于所述第一数量。

4.如权利要求3所述的时钟数据恢复电路，还包括：

第一解复用器，配置于所述第一信号处理路径上，用以接收所述上控制信号与所述下控制信号，并且分别解复用所述上控制信号与所述下控制信号，以产生所述第一数量的解复用上控制信号与所述第一数量的解复用下控制信号。

5.如权利要求4所述的时钟数据恢复电路，还包括：

决策电路，配置于所述第一信号处理路径上，用以接收所述第一数量的解复用上控制信号与所述第一数量的解复用下控制信号，并且根据所述第一数量的解复用上控制信号与所述第一数量的解复用下控制信号的值产生决策信号；以及

累加器，配置于所述第一信号处理路径上，用以接收所述决策信号并累加所述决策信号的值以产生累加信号作为所述相位控制信号。

6.如权利要求3所述的时钟数据恢复电路，还包括：

第二解复用器，配置于所述第二信号处理路径上，用以接收所述上控制信号与所述下控制信号，并且分别解复用所述上控制信号与所述下控制信号，以产生所述第二数量的解复用上控制信号与所述第二数量的解复用下控制信号。

7.如权利要求6所述的时钟数据恢复电路，还包括：

计算电路，配置于所述第二信号处理路径上，用以接收所述第二数量的解复用上控制信号与所述第二数量的解复用下控制信号，并且计算所述第二数量的解复用上控制信号与所述第二数量的解复用下控制信号的差值产生差值信号；以及

滤波器电路，配置于所述第二信号处理路径上，用以接收并过滤所述差值信号以产生所述频率控制信号。

8.如权利要求1所述的时钟数据恢复电路，其中所述相位控制电路还包括：

模除电路，用以接收所述相位控制信号以产生取余数结果；以及

相位调整电路，用以接收所述多个第二时钟信号与所述取余数结果，并且根据所述取余数结果调整所述多个第二时钟信号的相位以产生所述多个第一时钟信号。

9.一种时钟数据恢复电路，包括：

相位检测器，接收输入数据信号与多个第一时钟信号，用以根据所述多个第一时钟信号取样所述输入数据信号以产生上控制信号与下控制信号；

第一信号处理路径，耦接所述相位检测器并且包括至少一个第一信号处理装置，用以接收所述上控制信号与所述下控制信号，并且根据所述上控制信号与所述下控制信号产生相位控制信号；

第二信号处理路径，耦接所述相位检测器并且包括至少一个第二信号处理装置，用以接收所述上控制信号与所述下控制信号，并且根据所述上控制信号与所述下控制信号产生频率控制信号；

振荡器电路，用以根据所述频率控制信号产生多个第二时钟信号；以及

相位控制电路，用以接收所述多个第二时钟信号与所述相位控制信号，并且根据所述相位控制信号控制所述多个第二时钟信号的相位以产生所述多个第一时钟信号，

其中在所述第二信号处理路径上的数据处理速率低于在所述第一信号处理路径上的数据处理速率。

10.如权利要求9所述的时钟数据恢复电路，其中所述至少一个第二信号处理装置的操作频率低于所述至少一个第一信号处理装置的操作频率。

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