JP6160322B2 - 受信回路および半導体集積回路装置 - Google Patents

受信回路および半導体集積回路装置 Download PDF

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Description

本明細書で言及する実施例は、受信回路および半導体集積回路装置に関する。
近年、通信基幹向け装置やサーバなどの情報処理機器の性能向上に伴って、その装置内部，或いは，装置間での信号送受信のデータレートも高くなっている。このような高いデータレートを実現する受信回路(ＲＸ)として、例えば、サンプリングクロックの位相を入力データに追従させる方式が利用されている。
具体的に、例えば、受信回路が３２Ｇｂｐｓの信号を受信する場合、その受信信号を処理するＣＰＵやＤＳＰなどのロジック回路は、その３２Ｇｂｐｓの信号を直接処理するのが困難なため、受信回路により２Ｇｂｐｓ×１６の並列信号に変換した信号を処理する。
さらに、例えば、ディジタルフィルタ回路を利用して、入力データとサンプリングクロックのサンプリングタイミングを最適に調整している。このディジタルフィルタ回路も、ＣＰＵやＤＳＰと同様に、ロジック回路であるため高速動作が難しく、並列化を行った後に処理するようになっている。
なお、アナログで高速なディジタルフィルタ回路も存在するが、巨大な連続時間のフィルタを行うには、例えば、大きなＲＣを使用することになるため、ディジタル信号で処理することが一般的である。
また、例えば、ＰＬＬ(Phase Locked Loop)などのクロック生成器でマスタクロックを生成し、そのマスタクロックを複数のブロック回路(例えば、後述するＣＤＲ)に分配して並列動作させる受信回路も提案されている。
ところで、従来、複数のブロック回路にクロックを分配して並列動作を行う回路において、各ブロック回路におけるクロック位相を調整するものが知られている。
特開２０００−２０１０５９号公報 特許第２９０１６５７号公報
前述したように、マスタクロックを複数のブロック回路に分配して並列動作させる受信回路が提案されているが、例えば、複数のブロック回路のクロック位相が一致すると、それらブロック回路における内部回路が同じタイミングで動作して大きな電流が流れる。
具体的に、例えば、受信回路が３２Ｇｂｐｓの信号を受信して２Ｇｂｐｓ×１６の並列信号に変換した信号を出力する場合、１つのブロック回路でも、遅いクロックで並列動作を行う内部回路の数は多くなる。
従って、例えば、複数のブロック回路における内部回路が全て同じタイミングで動作する場合には、瞬間的に大きな電流が流れて電源ノイズ(同時スイッチングノイズ)が発生する要因となる。このようなノイズが発生すると、例えば、受信回路によりデータの判定を正しくできず、ビットエラーレート(ＢＥＲ：Bit Error Rate)の上昇を招くことになる。
一実施形態によれば、第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路を有する受信回路が提供される。
それぞれの前記ブロック回路における前記位相制御回路は、前記複数のブロック回路による受信データのエラーレートが低くなるように、動作位相制御回路からの制御信号によって制御される。前記動作位相制御回路は、それぞれの前記ブロック回路における前記第２クロックの位相を検知する位相検知回路を含み、それぞれの前記ブロック回路における前記第２クロックの位相がばらつくように、それぞれの前記ブロック回路における前記位相制御回路を制御する。
開示の受信回路および半導体集積回路装置は、同時スイッチングノイズを抑制してビットエラーレートを低減させることができるという効果を奏する。
図１は、入出力回路の一例を示すブロック図である。 図２は、図１に示す入出力回路の受信回路における１つのブロック回路の例を示すブロック図である。 図３は、図２に示すＣＤＲにおけるデータサンプリングタイミングのずれを説明するための図である。 図４は、図２に示すＣＤＲにおける位相検出器の動作を説明するための図である。 図５は、受信回路の他の例を示すブロック図である。 図６は、図５に示す受信回路における課題を説明するための図である。 図７は、図２および図５に示す受信回路における課題を説明するための図である。 図８は、第１実施例の受信回路を示すブロック図である。 図９は、図８に示す受信回路の動作の一例を説明するためのフローチャートである。 図１０は、図８に示す受信回路における位相シフタの一例を示すブロック図である。 図１１は、図１０に示す位相シフタの動作を説明するための図である。 図１２は、図８に示す受信回路における位相検知回路の一例を示すブロック図である。 図１３は、図１２に示す位相検知回路の動作を説明するための図である。 図１４は、第２実施例の受信回路を示すブロック図である。 図１５は、図１４に示す受信回路の動作の一例を説明するためのフローチャートである。 図１６は、第３実施例の受信回路を示すブロック図である。 図１７は、図１６に示す受信回路の動作の一例を説明するためのフローチャートである。 図１８は、本実施例の受信回路が適用される半導体集積回路装置の例を示すブロック図である。 図１９は、図１８に示す半導体集積回路装置が適用される例を説明するための図である。
まず、受信回路および半導体集積回路装置の実施例を詳述する前に、図１〜図７を参照して、受信回路の例およびその受信回路が有する課題を説明する。
図１は、入出力回路(Ｉ／Ｏ回路)の一例を示すブロック図である。図１において、参照符号３は受信回路、４は送信回路、７はクロック生成器、１００，２００および６００，７００はブロック回路を示す。
また、参照符号１１０〜１１３，２１０〜２１３および６１０〜６１３，７１０〜７１３は内部回路、１２１〜１２３，２２１〜２２３および６２１〜６２３，７２１〜７２３は分周器(二分周器：ＤＩＶ)、そして、１０４および２０４は位相制御回路を示す。
なお、図１において、クロック生成器７は、Ｉ／Ｏ回路の外部に設けられ、基準クロックＲＥＦＣＬＫを受け取って位相同期したマスタクロックＭＳＴＣＬＫを生成するＰＬＬ(Phase Locked Loop)とされているが、ＰＬＬに限定されるものではない。
図１に示されるように、Ｉ／Ｏ回路は、受信回路３(受信ブロック回路１００，２００)および送信回路４(送信ブロック回路６００，７００)を有する。
各受信ブロック回路１００，２００は、マスタクロックＭＳＴＣＬＫの位相を制御する位相制御回路(位相シフタ)１０４，２０４，内部回路１１０〜１１３，２１０〜２１３および分周器１２１〜１２３，２２１〜２２３を含む。
ここで、各受信ブロック回路１００，２００は、例えば、伝送路からの高ビットレートのシリアルの受信データ信号Ｄrin0，Ｄrin1を受け取って低ビットレートの複数のパラレルデータ信号Ｄrout0，Ｄrout1に変換し、信号を処理する内部ブロック回路に出力する。
各送信ブロック回路６００，７００は、内部回路６１０〜６１３，７１０〜７１３および分周器６２１〜６２３，７２１〜７２３を含む。なお、例えば、各送信ブロック回路６００，７００の最終段に位相制御回路(位相シフタ)を設けて送信データのタイミングを調整してもよい。
ここで、各送信ブロック回路６００，７００は、例えば、内部ブロック回路からの低ビットレートの複数のパラレルデータ信号Ｄtin0，Ｄtin1を受け取って高ビットレートのシリアルの送信データ信号Ｄtout0，Ｄtout1に変換し、伝送路に出力する。なお、内部ブロック回路としては、例えば、信号を処理するＣＰＵやＤＳＰなどのロジック回路である。
図２は、図１に示す入出力回路の受信回路における１つのブロック回路(１００)の例を示すブロック図であり、ＣＤＲ(Clock Data Recovery：クロックデータリカバリ回路)を示すものである。
図２に示されるように、ブロック回路(ＣＤＲ)１００は、複数(４つ)のデマルチプレクサ(ＤＥＭＵＸ)１１０〜１１３、３つの分周器１２１〜１２３、ディジタルフィルタ回路１０３、および、位相シフタ(Phase Shifter)１０４を有する。
ディジタルフィルタ回路１０３は、入力データ信号Ｄａｔａ(例えば、Ｄrin0)とサンプリングクロック(例えば、デマルチプレクサ１１０を駆動するクロック)との間のサンプリングタイミングを最適に調整するフィルタ回路である。
すなわち、通常、データ伝送の送信側と受信側には、周波数オフセットが存在し、また、伝送路の長さによって入力位相が可変であるため、受信回路(ＣＤＲ１００)は、入力信号Ｄａｔａの位相に追従して内部サンプリングクロックの位相を調整する。
ディジタルフィルタ回路１０３は、位相検出器(ＰＤ)１３１、乗算器１３２，１３３、加算器１３４，１３６、周波数追従用積分器(ＲＥＧ)１３５および位相追従用積分器(ＲＥＧ)１３７を有する。ここで、乗算器１３２および１３３は、それぞれ入力信号(位相検出器１３１の出力信号)に対して係数Ｇ１およびＧ２を与えて出力するためのものである。
ディジタルフィルタ回路１０３は、例えば、デマルチプレクサ１１３から出力される信号(Data/Boundary)を位相検出器１３１で受け取り、出力クロック(分周クロックＤＩＶＣＬＫ)に従って、その信号の位相タイミング(Early/Late)の検出を行う。
検出された位相タイミングは、乗算器１３２，１３３、加算器１３４，１３６、周波数追従用積分器１３５および位相追従用積分器１３７を介して、位相シフタ１０４を制御する位相コードとして出力される。
すなわち、位相シフタ１０４は、ディジタルフィルタ回路１０３(位相追従用積分器１３７)から出力された位相コードに従って、マスタクロックＭＳＴＣＬＫの位相(シフト量)が適切となるように、フィードバック制御する。
ここで、図２において、デマルチプレクサ１１０は、例えば、３２Ｇｂｐｓのシリアルデータ(Ｄａｔａ)を受け取って２つの１６Ｇｂｐｓのパラレルデータを出力する１つのデマルチプレクサを表す。また、デマルチプレクサ１１１は、例えば、１６Ｇｂｐｓのシリアルデータを受け取って２つの８Ｇｂｐｓのパラレルデータを出力する２つのデマルチプレクサを表す。
さらに、デマルチプレクサ１１２は、例えば、８Ｇｂｐｓのシリアルデータを受け取って２つの４Ｇｂｐｓのパラレルデータを出力する４つのデマルチプレクサを表す。そして、デマルチプレクサ１１３は、例えば、４Ｇｂｐｓのシリアルデータを受け取って２つの２Ｇｂｐｓのパラレルデータを出力する８つのデマルチプレクサを表す。
分周器１２１は、例えば、１６ＧＨｚのマスタクロックＭＳＴＣＬＫを位相シフタ１０４で位相調整したものを受け取って二分周し、８ＧＨｚのクロックをデマルチプレクサ１１１および分周器１２１へ出力する。
また、分周器１２２は、例えば、入力された８ＧＨｚのクロックを受け取って二分周し、４ＧＨｚのクロックをデマルチプレクサ１１２および分周器１２３へ出力する。そして、分周器１２３は、例えば、入力された４ＧＨｚのクロックを受け取って二分周し、２ＧＨｚのクロックをデマルチプレクサ１１３へ出力すると共に、分周クロックＤＩＶＣＬＫとして外部へ出力する。
ここで、各デマルチプレクサ１１０〜１１３は、例えば、位相シフタ１０４および各分周器１２１〜１２３からのクロック(サンプリングクロック)の立ち上がりおよび立下りの両方のタイミングで動作するようになっている。
このようにして、例えば、３２Ｇｂｐｓのシリアルデータを、２Ｇｂｐｓ×１６のパラレルデータ(Data[15:0])に変換して出力することができる。なお、上述したデータの通信速度やクロックの周波数、或いは、デマルチプレクサおよび分周器の構成は、単なる例であり、様々に変形することができる。
図３は、図２に示すＣＤＲにおけるデータサンプリングタイミングのずれを説明するための図である。ここで、図３(a)は、理想的なデータサンプリングタイミング(サンプリングタイミングが各データアイの中央となっている場合)を示し、図３(b)は、データサンプリングタイミングがずれた場合を示す。
ここで、データサンプリングタイミングが、図３(a)のような理想的な状態から図３(b)のように変化するのは、例えば、送受信器間の周波数オフセットによりデータサンプリングタイミングが少しずつずれることに起因する。
なお、データサンプリングタイミングのずれは、他に、伝送線路の寄生容量や環境温度の変化による半導体素子の動作速度の変化などの様々な条件に起因して生じるのはいうまでもない。
図４は、図２に示すＣＤＲにおける位相検出器１３１の動作を説明するための図であり、２倍(２×)オーバーサンプリングによりデータとクロックの位相関係を検出する様子を説明するものである。
ここで、図４(a)は、クロック(例えば、２ＧＨｚの分周クロックＤＩＶＣＬＫの遷移タイミング)がデータ(例えば、Data[15:0]における１つの２Ｇｂｐｓのデータの適切なサンプリングタイミング)よりも遅れている(Late)場合を示す。また、図４(b)は、クロックがデータよりも進んでいる(Early)場合を示す。
図４(a)に示されるように、例えば、クロック(２ＧＨｚ)の２倍の周波数(４ＧＨｚ)のオーバーサンプリングクロックでサンプリングを行う場合、クロックがデータよりも遅れていると、サンプリングされたデータは『０１１』，『１００』，『０１１』となる。
逆に、図４(a)に示されるように、例えば、オーバーサンプリングクロックがデータよりも進んでいると、サンプリングされたデータは『１１０』，『００１』，『１１０』となる。
これを利用することで、位相検出器１３１は、クロックとデータの位相関係(Early/Late)を検出し、クロック(ＤＩＶＣＬＫ)とデータの位相関係を適切なものとなるようにマスタクロックＭＳＴＣＬＫの位相を調整するフィードバック制御が行われることになる。
図５は、受信回路３の他の例を示すブロック図であり、図２を参照して説明したＣＤＲを４つ(ＣＤＲ０〜ＣＤＲ３)設けたものである。すなわち、ＣＤＲ０〜ＣＤＲ３は、図２を参照して説明したＣＤＲ(内部回路)１００と同じ構成とされている。
図６は、図５に示す受信回路における課題を説明するための図である。ここで、左側の図６(a)は、例えば、４つのブロック回路１００〜４００(ＣＤＲ０〜ＣＤＲ３)の分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3の遷移タイミング(例えば、立ち上がりタイミング)がずれている場合を示す。
また、右側の図６(b)は、例えば、４つのブロック回路１００〜４００の分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3の遷移タイミングが一致している場合を示す。
ところで、図２を参照して説明したように、１つのブロック回路(ＣＤＲ)１００において、例えば、２ＧＨｚの分周クロックで駆動されるＤＥＭＵＸ１１３は、８つのデマルチプレクサを表しているため、これら８つのデマルチプレクサが同時に動作する。
従って、例えば、図６(a)に示されるように、４つの分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3の遷移タイミングがずれていると、例えば、各ブロック回路１００〜４００において、異なるタイミングでそれぞれ８つのデマルチプレクサが同時に動作する。
これに対して、例えば、図６(b)に示されるように、４つの分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3の遷移タイミングが一致していると、例えば、ブロック回路１００〜４００の全て(３２個)のデマルチプレクサが同じタイミングで動作することになる。
もちろん、並列動作するデマルチプレクサの数が８個で最も多いＤＥＭＵＸ１１３だけでなく、並列動作するデマルチプレクサの数が４個のＤＥＭＵＸ１１２や２個のＤＥＭＵＸ１１１を含め、全てのＤＥＭＵＸ１１０〜１１３が同じタイミングで動作する。そして、分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3の遷移タイミングが一致すれば、全てのブロック回路１００〜４００におけるすべての内部回路が同時に動作する。
すなわち、各ＣＤＲ(ブロック回路１００〜４００)における位相シフタ(１０４)は、それぞれ独自にフィードバック制御が行われるため、例えば、分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3の遷移タイミングもそれぞれ独自のタイミングとなる。
従って、例えば、図６(b)に示されるように、全ての分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3の遷移タイミングが一致すると、それら分周クロックで制御される複数の回路が同時に動作して瞬間的に大きな電流が流れ、電源ノイズが発生する原因となる。
これは、最終段の分周クロックＤＩＶＣＬＫ0〜ＤＩＶＣＬＫ3により駆動される回路だけでなく、例えば、分周器１２２の出力クロックで制御される回路などでも同様であり、多数の回路が同時に動作すれば、ノイズ発生を引き起こしかねない。
さらに、全ての分周クロックの遷移タイミングが一致しなくても、複数のクロックの遷移タイミングが一致すれば、或いは、多少のずれがあってもほぼ一致すれば、同様の問題が生じる。
このように、例えば、受信回路では、周波数が遅いほど、データ信号の並列化が行われているため、対応する周波数で動作する回路の物量は増大し、大きなスパイクノイズ(同時スイッチングノイズ：ＳＳＮ：Simultaneous Switching Noise)が発生する虞がある。
すなわち、遅い周波数で動作する回路は、その回路自体の消費電力は小さいが、例えば、クロックが変化した瞬間に一斉に動作するため、大きなスパイクノイズを電源に発生させる。
ところで、受信回路(１００)に入力するデータ信号Ｄａｔａは、非常に小さな振幅が用いられ、また、内部クロックの位相を調整するために用いられる位相シフタ１０４も小振幅の信号を扱うため、ノイズには非常に弱い。
そのため、例えば、電源電圧が、同時スイッチングノイズによって瞬時的に大きく変動すると、受信データの『０』，『１』を正しく判定することが困難となり、ビットエラーレート(ＢＥＲ：Bit Error Rate)の上昇を招くことになる。
図７は、図２および図５に示す受信回路における課題を説明するための図であり、図７(a)はＣＤＲの動作開始時のクロック位相を説明するための図であり、図７(b)はディジタルフィルタ回路が１次の場合と２次の場合の収束位相を説明するための図である。
図２および図５に示されるように、各ＣＤＲ１００におけるディジタルフィルタ回路１０３には、周波数追従用積分器(ＲＥＧ)１３５および位相追従用積分器(ＲＥＧ)１３７が設けられ、２次のフィルタとなっている。
図７(a)に示されるように、理想的なデータサンプリングタイミングは、各データアイのほぼ中央であるが、例えば、ＣＤＲ１００の動作開始時において、クロック位相は、どの位相でロックするか不明である。
すなわち、図７(b)に示されるように、ＣＤＲ１００は、２次フィルタを用いて実現されるため、ＣＤＲループの収束後位相がいずれになるかを予測することが困難である。換言すると、初期化シーケンスにおいて、同時スイッチングノイズを抑制すべく分周クロックのタイミング調整をしたとしても、ＣＤＲ機能によって、再度タイミングが変わってしまうことになる。
なお、ＣＤＲのディジタルフィルタ回路が、２次ではなく１次の場合には、近い位相に収束するが、１次のものを適用すると、十分な精度を得ることが困難となる。
以下、本実施例の受信回路および半導体集積回路装置を、添付図面を参照して詳述する。図８は、第１実施例の受信回路を示すブロック図であり、図９は、図８に示す受信回路の動作の一例を説明するためのフローチャートである。
図８と、前述した図２および図５との比較から明らかなように、第１実施例の受信回路では、ブロック回路１００，２００が、さらに、セレクタ(ＳＥＬ)１０５，２０５、ゲーテッドクロック回路１０６，２０６および周波数ロック検出器１０７，２０７を含む。
図８に示す第１実施例の受信回路は、説明を簡略化するために、同じ構成の２つのブロック回路１００，２００(ＣＤＲ0，ＣＤＲ1)を含んでいるが、ブロック回路の数は２つに限定されるものではなく、さらに多くてもよい。
なお、デマルチプレクサ１１０〜１１３，２１０〜２１３、分周器１２１〜１２３，２２１〜２２３、ディジタルフィルタ回路１０３，２０３、および、位相シフタ１０４，２０４は、図２を参照して説明したのと同様のものであり、その説明は省略する。
ここで、動作位相制御回路１は、例えば、受信回路３(１００，２００)により受信されたデータ信号(Data0[15:0]，Data1[15:0])を処理する回路、例えば、ＣＰＵやＤＳＰで兼用してもよいが、専用の処理回路とすることもできる。
動作位相制御回路１は、ブロック回路１００の出力クロック(分周クロック)ＤＩＶＣＬＫ0を受け取ってその位相を検知する位相検知回路１１、および、ブロック回路２００の出力クロックＤＩＶＣＬＫ1を受け取ってその位相を検知する位相検知回路１２を含む。
また、動作位相制御回路１は、ブロック回路１００におけるＣＤＲロックを検出する周波数ロック検出器１０７の出力信号(CDR Lock0)、および、ブロック回路２００における周波数ロック検出器２０７の出力信号(CDR Lock1)を受け取る。
ここで、周波数ロック検出器１０７，２０７は、周波数追従用積分器(ＲＥＧ)１３５，２３５の出力により、分周クロックＤＩＶＣＬＫ0，ＤＩＶＣＬＫ1がロックしたかどうかを検出する。
さらに、動作位相制御回路１は、全てのブロック回路１００，２００におけるＣＤＲロックを検出したときに、ゲーテッドクロック回路１０６，２０６および周波数ロック検出器１０７，２０７を制御する制御信号ＣＳ０，ＣＳ１を出力する。
すなわち、セレクタ１０５，２０５は、動作位相制御回路１からの制御信号ＣＳ０，ＣＳ１に従って、位相シフタ１０４，２０４に与える位相コードを制御する。また、ゲーテッドクロック回路(動作制御回路)１０６，２０６は、動作位相制御回路１からの制御信号ＣＳ０，ＣＳ１に従って、ディジタルフィルタ回路１０３，２０３の動作を制御する。
図９に示されるように、例えば、受信回路の電源がオフしている停止状態からパワーオンしたとき、或いは、受信回路が動作している状態でリセットを行ったとき、本実施例の受信回路の処理が開始し、ステップＳＴ１１の処理を行う。すなわち、本実施例の受信回路の処理が開始は、例えば、受信回路が設けられた装置の電源投入時における初期化処理、或いは、リセット処理として行われる。
まず、ステップＳＴ１１において、各ＣＤＲ(ブロック回路１００，２００)の動作が開始し、ステップＳＴ１２に進んで、全てのブロック回路１００，２００でＣＤＲロックしたと判定するまで待ってステップＳＴ１３に進む。
ステップＳＴ１２において、全てのブロック回路１００，２００でＣＤＲロックしたと判定すると、ステップＳＴ１３に進み、全てのＣＤＲを停止する。すなわち、動作位相制御回路１は、制御信号ＣＳ０，ＣＳ１によりゲーテッドクロック回路１０６，２０６を制御してディジタルフィルタ回路１０３，２０３を停止する。
次に、ステップＳＴ１４に進んで位相調整を開始し、さらに、ステップＳＴ１５に進んで位相コードを変更する。すなわち、動作位相制御回路１は、制御信号ＣＳ０，ＣＳ１によりセレクタ１０５，２０５を制御して、位相シフタ１０４，２０４に出力する位相コードを変更して位相調整を行う。
そして、ステップＳＴ１６に進んで動作位相状態を取り込み、ステップＳＴ１８に進んで、設定位相テーブル(ＳＴ１７)を参照して、動作位相状態が設定位相テーブルに設定された状態になったかどうかの比較を行う。
すなわち、動作位相制御回路１は、位相検知回路１１，１２によりブロック回路１００，２００の分周クロックＤＩＶＣＬＫ0，ＤＩＶＣＬＫ1の位相が、設定位相テーブルに設定した位相になるまで、ステップＳＴ１５からの位相コード変更処理を繰り返す。
ここで、各ブロック回路における内部回路がクロックの立ち上がりタイミングで動作すると仮定すると、設定位相テーブルに設定される位相(位相差)は、例えば、２つの分周クロックＤＩＶＣＬＫ0，ＤＩＶＣＬＫ1の位相が最も離れる１８０°に設定される。
また、設定位相テーブルに設定される位相差は、ブロック回路が４つの場合、各ブロック回路の４つの分周クロックの位相差は９０°に設定され、さらに、ブロック回路が６つの場合、各ブロック回路の６つの分周クロックの位相差は６０°に設定される。
すなわち、設定位相テーブルに設定される位相差は、各ブロック回路の分周クロックの立ち上がりタイミング(遷移タイミング)が一致して同時スイッチングノイズが発生しないように、すなわち、遷移タイミングがばらつくように設定されている。
そして、分周クロックＤＩＶＣＬＫ0，ＤＩＶＣＬＫ1の位相が、設定位相テーブルに設定した位相になると、ステップＳＴ１９に進んで、全てのＣＤＲを通常状態に復帰する。
すなわち、ステップＳＴ１８において、ブロック回路１００，２００の分周クロックＤＩＶＣＬＫ0，ＤＩＶＣＬＫ1の位相が、設定位相テーブルに設定した位相になったと判定すると、ステップＳＴ１９に進み、受信回路３(１００，２００)の受信動作を開始する。
これにより、各ブロック回路の分周クロックの遷移タイミングは、一致しない異なるタイミングとなるため、同時スイッチングノイズが抑制され、ビットエラーレートを低減させることができる。
図１０は、図８に示す受信回路における位相シフタ１０４(２０４)の一例を示すブロック図であり、位相補間器(フェーズインターポレータ：Phase Interpolator)を示すものである。また、図１１は、図１０に示す位相シフタの動作を説明するための図である。
図１０に示されるように、位相シフタ１０４は、ミキサ１４１およびディジタル−アナログ変換器(ＤＡＣ)１４２および差動バッファ等を含む。
図１０および図１１に示されるように、位相シフタ１０４は、同一周波数で位相が９０°異なる２つのクロック(４相クロック)CLK-0，CLK-90，CLK-180，CLK-270から、位相コード(PI-CODE)に応じた中間位相のクロック(PI-CLK，PI-CLKX)を生成して出力する。ここで、クロックPI-CLKXは、クロックPI-CLKの反転論理(逆相)のクロックを示す。
なお、位相コード(PI-CODE)は６ビット(０〜６３)とされ、この位相コードを変化させることで、４相クロックCLK-0，CLK-90，CLK-180，CLK-270に対する重み(BIAS-0，BIAS-90，BIAS-180，BIAS-270)を調整してクロックPI-CLKの位相を制御するようになっている。また、図１０および図１１は、位相シフタ１０４(２０４)の単なる例であり、位相シフタとしては、他に様々なものを適用することができる。
図１２は、図８に示す受信回路における位相検知回路１１(１２)の一例を示すブロック図であり、図１３は、図１２に示す位相検知回路の動作を説明するための図である。
図１２に示されるように、位相検知回路１１は、クロック端子にマスタクロックＭＳＴＣＬＫが入力された複数のフリップフロップ(ＦＦ)１１a1〜１１an、および、分周クロックＤＩＶＣＬＫ0を入力とする複数のフリップフロップ１１b1〜１１bnを含む。
フリップフロップ１１a1〜１１anは縦列接続され、初段のフリップフロップ１１a1は、基準クロックＲＥＦＣＬＫを入力とし、次段のフリップフロップ(例えば、ＦＦ１１a3)は、前段のフリップフロップ(例えば、ＦＦ１１a2)の出力信号を入力としている。
フリップフロップ１１b1〜１１bnは、対応するフリップフロップ１１a1〜１１anの出力信号(多相クロック)をクロック端子で受け取り、そのフリップフロップ１１a1〜１１anの出力信号に従って分周クロックＤＩＶＣＬＫ0を取り込むようになっている。
ここで、図１３に示されるように、フリップフロップ１１a1〜１１anの出力信号(多相クロック)は、マスタクロックＭＳＴＣＬＫに従って遅延されたクロックとなる。
従って、どのフリップフロップ１１b1〜１１bnが『１』を出力するか、すなわち、『１』を出力するフリップフロップ(１１b1〜１１b3)と『０』を出力するフリップフロップ(１１b4)の境界を認識することにより、分周クロックＤＩＶＣＬＫ0の位相を検出する。なお、図１２および図１３は、位相検知回路１１(１２)の単なる例であり、他に様々なものを適用することができるのはいうまでもない。
図１４は、第２実施例の受信回路を示すブロック図であり、図１５は、図１４に示す受信回路の動作の一例を説明するためのフローチャートである。
図１４と、前述した図８との比較から明らかなように、第２実施例における動作位相制御回路１は、第１実施例における動作位相制御回路１が有する位相検知回路１１，１２の代わりにエラー検出器１３，１４を有している。
すなわち、第２実施例では、第１実施例のように位相検知回路１１，１２で分周クロックＤＩＶＣＬＫ0，ＤＩＶＣＬＫ1の位相を検知するのではなく、エラー検出器１３，１４により受信データData0[15:0]，Data1[15:0]のエラーを検出して制御を行う。
エラー検出器１３は、ブロック回路(ＣＤＲ０)１００の受信データData0[15:0]を受け取り、エラー検出器１４は、ブロック回路(ＣＤＲ１)２００の受信データData1[15:0]を受け取る。
ここで、エラー検出器１３(１４)によるエラー検出は、例えば、ＰＲＢＳ(Pseudo Random Bit Stream)データ列(例えば、『１，０，１，０，…』)の検出を行ってもよいが、パケットエラー検出を行うこともできる。
また、エラー検出器１３(１４)は、例えば、８Ｂ１０Ｂコーディングのような、データ列に対して特殊な符号化が適用されている場合には、そのコーディングが正しいか否かを判定する判定器とすることもできる。なお、８Ｂ１０Ｂコーディングとは、８ビットデータに対して『０』と『１』が５ビット以上連続しないようにして低周波数帯域を抑制するものである。
さらに、エラー検出器１３(１４)は、例えば、ＣＰＵで行われるＣＲＣ(Cyclic Redundancy Check：巡回冗長検査)のような誤り検出訂正の情報を用いることにより代用することも可能である。
なお、セレクタ１０５(２０５)、ゲーテッドクロック回路１０６(２０６)および周波数ロック検出器１０７(２０７)等の構成は、図８を参照して説明した第１実施例と同様であり、その説明は省略する。
図１５と、前述した図９との比較から明らかなように、第２実施例において、ステップＳＴ１１〜ＳＴ１５およびＳＴ１９は、第１実施例と同様である。すなわち、ステップＳＴ１１において、各ＣＤＲ(ブロック回路１００，２００)の動作が開始し、ステップＳＴ１２で、全てのブロック回路１００，２００でＣＤＲロックしたと判定すると、ステップＳＴ１３に進む。
ステップＳＴ１３において、動作位相制御回路１が、制御信号ＣＳ０，ＣＳ１によりゲーテッドクロック回路(動作制御回路)１０６，２０６を制御してディジタルフィルタ回路１０３，２０３を停止すると、ステップＳＴ１４に進んで位相調整を開始する。
さらに、ステップＳＴ１５に進み、動作位相制御回路１が、制御信号ＣＳ０，ＣＳ１によりセレクタ１０５，２０５を制御して、位相シフタ１０４，２０４に出力する位相コードを変更して位相調整を行う。
そして、ステップＳＴ２０において、エラー検出器１３(１４)がブロック回路１００(２００)の受信データData0[15:0](Data1[15:0])のエラー(Error)を検出して動作位相状態を取り込み、ステップＳＴ２１に進む。
ステップＳＴ２１では、位相コードを変更して行う位相シフタ１０４(２０４)による位相調整の全ての組み合わせが完了したか否かを判定し、全ての組み合わせが完了したと判定するまで、ステップＳＴ１５に戻って同様の処理を繰り返す。
次に、ステップＳＴ２２に進んで、位相調整の全ての組み合わせのうち、エラー数が最少となる組み合わせを探索し、さらに、ステップＳＴ２３に進み、その組み合わせの情報(最適位相情報)に従って位相の再調整を開始して、ステップＳＴ２４に進む。
ここで、ステップＳＴ２３およびＳＴ２４は、ステップＳＴ１４およびＳＴ１５に対応するが、エラー数が最少となる組み合わせの最適位相情報により得られた位相コードによる位相調整である点が異なる。
このように、エラー数が最少となる組み合わせの最適位相情報に従って位相の再調整を行ってから、ステップＳＴ１９に進んで、全てのＣＤＲを通常状態に復帰する。すなわち、各ブロック回路１００，２００の受信データData0[15:0]，Data1[15:0]におけるビットエラーレートが最少となる状態で受信回路３(１００，２００)の受信動作を開始する。
なお、上述した第２実施例によれば、例えば、分周クロックの遷移タイミングが一致して同時スイッチングノイズが発生すること以外の要因に関しても、ビットエラーレートが最少となるように各ブロック回路におけるクロックの位相制御が行われる。
図１６は、第３実施例の受信回路を示すブロック図であり、図１７は、図１６に示す受信回路の動作の一例を説明するためのフローチャートである。
図１６と、前述した図８および図１４との比較から明らかなように、第３実施例において、動作位相制御回路１は、第１実施例の位相検知回路１１，１２、或いは、第２実施例のエラー検出器１３，１４を有していない。
その代り、動作位相制御回路１は、受信回路３(ブロック回路１００，２００)に印加する電源電圧Ｖddをモニタする電源モニタ回路２の出力信号を受け取って、各ブロック回路１００，２００におけるクロックの位相制御を行うようになっている。
電源モニタ回路２は、アナログ−ディジタル変換器(ＡＤＣ)２１を含み、受信回路３に印加する電源電圧Ｖddをディジタル変換した信号(ピーク情報)を動作位相制御回路１に出力する。すなわち、ＡＤＣ２１により電源電圧Ｖddをモニタし、電源ノイズが最も少ない動作位相の組み合わせを選択する。
なお、動作位相制御回路１によるセレクタ１０５(２０５)およびゲーテッドクロック回路１０６(２０６)の制御は、第１および第２実施例と同様である。
図１７と、上述した図１５との比較から明らかなように、第３実施例は、第２実施例におけるステップＳＴ２０〜ＳＴ２３の処理が、ステップＳＴ２０'〜ＳＴ２３'の処理に変更されている。
すなわち、第２実施例のステップＳＴ２０では、エラー検出器１３が受信データData0[15:0]のエラーを検出していたのに対し、第３実施例のステップＳＴ２０'では、ＡＤＣ２１が、電源電圧Ｖddのピーク高さ(ピーク電圧)を検出して動作位相状態を取り込む。
さらに、ステップＳＴ２１'では、位相コードを変更して行う位相シフタ１０４による位相調整の全ての組み合わせが完了したか否かを判定し、全ての組み合わせが完了したと判定するまで、ステップＳＴ１５に戻って同様の処理を繰り返す。
次に、ステップＳＴ２２'に進んで、位相調整の全ての組み合わせのうち、ピーク高さが最小となる組み合わせを探索し、さらに、ステップＳＴ２３に進み、その組み合わせの情報(最適位相情報)に従って位相の再調整を開始して、ステップＳＴ２４に進む。
このように、電源電圧Ｖddのピーク高さが最小となる組み合わせの最適位相情報に従って位相の再調整を行ってから、ステップＳＴ１９に進んで、全てのＣＤＲを通常状態に復帰する。すなわち、電源電圧Ｖddのピーク高さが最小となる状態で受信回路３(１００，２００)の受信動作を開始する。
なお、上述した第３実施例によれば、例えば、分周クロックの遷移タイミングが一致して同時スイッチングノイズが発生すること以外の要因に関しても、電源電圧Ｖddのピーク高さが最小となるように各ブロック回路におけるクロックの位相制御が行われる。
図１８は、本実施例の受信回路が適用される半導体集積回路装置の例を示すブロック図であり、図１８(a)は、マルチＣＰＵチップの一例を示し、図１８(b)は、クロスバースイッチチップの一例を示す。
図１８(a)に示されるように、マルチＣＰＵチップ１０Ａは、例えば、複数の受信回路３，複数のＣＰＵコア５および複数の送信回路４を含む。また、図１８(b)に示されるように、クロスバースイッチチップ１０Ｂは、複数の受信回路３，スイッチ回路６および複数の送信回路４を含む。
すなわち、上述した本実施例の受信回路３(ブロック回路１００〜４００)は、例えば、送信回路６００，７００と共に、図１を参照して説明したＩ／Ｏ回路に適用されるだけでなく、マルチＣＰＵチップ１０Ａやクロスバースイッチチップ１０Ｂとして適用される。
さらに、マルチＣＰＵチップおよびクロスバースイッチチップも単なる例であり、本実施例の受信回路は、様々な半導体集積回路装置(半導体チップ)に適用することができる。
図１９は、図１８に示す半導体集積回路装置が適用される例を説明するための図である。図１９に示されるように、例えば、マルチＣＰＵチップやクロスバースイッチチップといった半導体チップ１０は、回路基板２０上に搭載され、そのような回路基板２０は、例えば、サーバ３０における１つの回路基板２０として使用される。さらに、サーバラック４０には、例えば、複数のサーバ３０が搭載されることになる。
このように、本実施例に係る受信回路および半導体集積回路装置は、様々な対象に対して幅広く適用され得るものである。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路を有する受信回路であって、
それぞれの前記ブロック回路における前記位相制御回路は、前記複数のブロック回路による受信データのエラーレートが低くなるように、動作位相制御回路からの制御信号によって制御される、
ことを特徴とする受信回路。
（付記２）
それぞれの前記ブロック回路は、クロックデータリカバリ回路であり、
それぞれの前記内部回路は、デマルチプレクサであり、
前記第２クロックは、位相制御された前記第１クロックを分周した分周クロックである、
ことを特徴とする付記１に記載の受信回路。
（付記３）
それぞれの前記クロックデータリカバリ回路は、
入力データ信号と前記分周クロックとの間のサンプリングタイミングを調整するディジタルフィルタ回路と、
前記ディジタルフィルタ回路の動作を、前記動作位相制御回路からの制御信号に従って制御する動作制御回路と、
前記ディジタルフィルタ回路により前記分周クロックの周波数がロックしたかどうかを検出する周波数ロック検出器と、を有する、
ことを特徴とする付記２に記載の受信回路。
（付記４）
前記動作位相制御回路は、
それぞれの前記ブロック回路における前記第２クロックの位相を検知する位相検知回路を含み、
それぞれの前記ブロック回路における前記第２クロックの位相がばらつくように、それぞれの前記ブロック回路における前記位相制御回路を制御する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の受信回路。
（付記５）
前記動作位相制御回路は、
それぞれの前記ブロック回路における前記出力データのビットエラーを検出するエラー検出器を含み、
検出されたそれぞれの前記ブロック回路における前記出力データのビットエラーが少なくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の受信回路。
（付記６）
前記動作位相制御回路は、
複数の前記ブロック回路における電源電圧のピークをモニタする電源モニタ回路を含み、
検出された複数の前記ブロック回路における電源電圧のピークが小さくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の受信回路。
（付記７）
付記１乃至付記６のいずれか１項に記載の受信回路を有すると共に、前記第１クロックに従ってデータを送信する複数のブロック回路を含む送信回路を有する、
ことを特徴とする入出力回路。
（付記８）
第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路と、
複数の前記ブロック回路の出力信号におけるビットエラーレートを低減するように、それぞれの前記ブロック回路における前記位相制御回路を制御する動作位相制御回路と、を有する、
ことを特徴とする半導体集積回路装置。
（付記９）
前記動作位相制御回路は、
それぞれの前記ブロック回路における前記第２クロックの位相を検知する位相検知回路を含み、
それぞれの前記ブロック回路における前記第２クロックの位相がばらつくように、それぞれの前記ブロック回路における前記位相制御回路を制御する、
ことを特徴とする付記８に記載の半導体集積回路装置。
（付記１０）
前記動作位相制御回路は、
それぞれの前記ブロック回路における前記出力データのビットエラーを検出するエラー検出器を含み、
検出されたそれぞれの前記ブロック回路における前記出力データのビットエラーが少なくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
ことを特徴とする付記８に記載の半導体集積回路装置。
（付記１１）
前記動作位相制御回路は、
複数の前記ブロック回路における電源電圧のピークをモニタする電源モニタ回路を含み、
検出された複数の前記ブロック回路における電源電圧のピークが小さくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
ことを特徴とする付記８に記載の半導体集積回路装置。
（付記１２）
さらに、
前記第１クロックを生成するクロック生成器を含む、
ことを特徴とする付記８乃至付記１１のいずれか１項に記載の半導体集積回路装置。
（付記１３）
それぞれの前記ブロック回路は、クロックデータリカバリ回路であり、
それぞれの前記内部回路は、デマルチプレクサであり、
前記第２クロックは、位相制御された前記第１クロックを分周した分周クロックである、
ことを特徴とする付記８乃至付記１２のいずれか１項に記載の半導体集積回路装置。
（付記１４）
それぞれの前記クロックデータリカバリ回路は、
入力データ信号と前記分周クロックとの間のサンプリングタイミングを調整するディジタルフィルタ回路と、
前記ディジタルフィルタ回路の動作を、前記動作位相制御回路からの制御信号に従って制御する動作制御回路と、
前記ディジタルフィルタ回路により前記分周クロックの周波数がロックしたかどうかを検出する周波数ロック検出器と、を有する、
ことを特徴とする付記１３に記載の半導体集積回路装置。
（付記１５）
前記動作位相制御回路による、それぞれの前記ブロック回路における前記位相制御回路の制御は、前記半導体集積回路装置の電源投入時における初期化処理、或いは、リセット処理として行われる、
ことを特徴とする付記８乃至付記１４のいずれか１項に記載の半導体集積回路装置。
１ 動作位相制御回路
２ 電源モニタ回路
３ 受信回路
４ 送信回路
５ ＣＰＵコア
６ スイッチ回路
７ クロック生成器(ＰＬＬ)
１１，１２ 位相検知回路
１３，１４ エラー検出器
１００〜４００ ブロック回路(ＣＤＲ：受信回路)
１０３ ディジタルフィルタ回路
１０４，２０４ 位相制御回路(位相シフタ)
１０５，２０５ セレクタ(ＳＥＬ)
１０６，２０６ ゲーテッドクロック回路(動作制御回路)
１０７，２０７ 周波数ロック検出器
１１０〜１１３，２１０〜２１３ 内部回路(デマルチプレクサ)
１２１〜１２３，２２１〜２２３，６２１〜６２３，７２１〜７２３ 分周器(に分周器：ＤＩＶ)
１３１ 位相検出器(ＰＤ)
１３２，１３３ 乗算器
１３４，１３６ 加算器
１３５ 周波数追従用積分器(ＲＥＧ)
１３７ 位相追従用積分器(ＲＥＧ)
６００，７００ ブロック回路(送信回路)
６１０〜６１３，７１０〜７１３ 内部回路(マルチプレクサ)

Claims (11)

  1. 第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路を有する受信回路であって、
    それぞれの前記ブロック回路における前記位相制御回路は、前記複数のブロック回路による受信データのエラーレートが低くなるように、動作位相制御回路からの制御信号によって制御され、
    前記動作位相制御回路は、
    それぞれの前記ブロック回路における前記第２クロックの位相を検知する位相検知回路を含み、
    それぞれの前記ブロック回路における前記第２クロックの位相がばらつくように、それぞれの前記ブロック回路における前記位相制御回路を制御する、
    ことを特徴とする受信回路。
  2. 第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路を有する受信回路であって、
    それぞれの前記ブロック回路における前記位相制御回路は、前記複数のブロック回路による受信データのエラーレートが低くなるように、動作位相制御回路からの制御信号によって制御され、
    前記動作位相制御回路は、
    それぞれの前記ブロック回路における前記受信データのビットエラーを検出するエラー検出器を含み、
    検出されたそれぞれの前記ブロック回路における前記受信データのビットエラーが少なくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
    ことを特徴とする受信回路。
  3. 第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路を有する受信回路であって、
    それぞれの前記ブロック回路における前記位相制御回路は、前記複数のブロック回路による受信データのエラーレートが低くなるように、動作位相制御回路からの制御信号によって制御され、
    前記動作位相制御回路は、
    複数の前記ブロック回路における電源電圧のピークをモニタする電源モニタ回路を含み、
    検出された複数の前記ブロック回路における電源電圧のピークが小さくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
    ことを特徴とする受信回路。
  4. それぞれの前記ブロック回路は、クロックデータリカバリ回路であり、
    それぞれの前記内部回路は、デマルチプレクサであり、
    前記第２クロックは、位相制御された前記第１クロックを分周した分周クロックである、
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の受信回路。
  5. それぞれの前記クロックデータリカバリ回路は、
    入力データ信号と前記分周クロックとの間のサンプリングタイミングを調整するディジタルフィルタ回路と、
    前記ディジタルフィルタ回路の動作を、前記動作位相制御回路からの制御信号に従って制御する動作制御回路と、
    前記ディジタルフィルタ回路により前記分周クロックの周波数がロックしたかどうかを検出する周波数ロック検出器と、を有する、
    ことを特徴とする請求項４に記載の受信回路。
  6. 請求項１乃至請求項５のいずれか１項に記載の受信回路を有すると共に、前記第１クロックに従ってデータを送信する複数のブロック回路を含む送信回路を有する、
    ことを特徴とする入出力回路。
  7. 第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路と、
    複数の前記ブロック回路の出力信号におけるビットエラーレートを低減するように、それぞれの前記ブロック回路における前記位相制御回路を制御する動作位相制御回路と、を有し、
    前記動作位相制御回路は、
    それぞれの前記ブロック回路における前記第２クロックの位相を検知する位相検知回路を含み、
    それぞれの前記ブロック回路における前記第２クロックの位相がばらつくように、それぞれの前記ブロック回路における前記位相制御回路を制御する、
    ことを特徴とする半導体集積回路装置。
  8. 第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路と、
    複数の前記ブロック回路の出力信号におけるビットエラーレートを低減するように、それぞれの前記ブロック回路における前記位相制御回路を制御する動作位相制御回路と、を有し、
    前記動作位相制御回路は、
    それぞれの前記ブロック回路における前記出力信号のビットエラーを検出するエラー検出器を含み、
    検出されたそれぞれの前記ブロック回路における前記出力信号のビットエラーが少なくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
    ことを特徴とする半導体集積回路装置。
  9. 第１クロックを受け取って位相制御する位相制御回路、および、位相制御された前記第１クロックに基づいて生成した第２クロックで駆動される複数の内部回路を、それぞれ含む複数のブロック回路と、
    複数の前記ブロック回路の出力信号におけるビットエラーレートを低減するように、それぞれの前記ブロック回路における前記位相制御回路を制御する動作位相制御回路と、を有し、
    前記動作位相制御回路は、
    複数の前記ブロック回路における電源電圧のピークをモニタする電源モニタ回路を含み、
    検出された複数の前記ブロック回路における電源電圧のピークが小さくなる、それぞれの前記ブロック回路における前記第２クロックの位相の組み合わせを求め、その組み合わせに従って、それぞれの前記ブロック回路における前記位相制御回路を制御する、
    ことを特徴とする半導体集積回路装置。
  10. それぞれの前記ブロック回路は、クロックデータリカバリ回路であり、
    それぞれの前記内部回路は、デマルチプレクサであり、
    前記第２クロックは、位相制御された前記第１クロックを分周した分周クロックである、
    ことを特徴とする請求項７乃至請求項９のいずれか１項に記載の半導体集積回路装置。
  11. それぞれの前記クロックデータリカバリ回路は、
    入力データ信号と前記分周クロックとの間のサンプリングタイミングを調整するディジタルフィルタ回路と、
    前記ディジタルフィルタ回路の動作を、前記動作位相制御回路からの制御信号に従って制御する動作制御回路と、
    前記ディジタルフィルタ回路により前記分周クロックの周波数がロックしたかどうかを検出する周波数ロック検出器と、を有する、
    ことを特徴とする請求項１０に記載の半導体集積回路装置。
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