TWI783751B - 時脈資料回復電路 - Google Patents

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Abstract

一種時脈資料回復電路，包括相位偵測器、第一訊號處理路徑、第二訊號處理路徑、震盪器電路以及相位控制電路。相位偵測器根據第一時脈訊號取樣輸入資料訊號以產生上控制訊號與下控制訊號。第一訊號處理路徑包括至少第一訊號處理裝置用以根據上控制訊號與下控制訊號產生相位控制訊號。第二訊號處理路徑包括至少第二訊號處理裝置用以根據上控制訊號與下控制訊號產生頻率控制訊號。震盪器電路根據頻率控制訊號產生複數第二時脈訊號。相位控制電路根據相位控制訊號控制第二時脈訊號之相位以產生第一時脈訊號。

Description

時脈資料回復電路
本發明係關於一種新穎的時脈資料回復(Clock Data Recovery，縮寫CDR)電路架構，特別是一種具備低功耗且高性能特性的時脈資料回復電路架構。
當要將資料從一個裝置傳送到另一個裝置時，資料接收端必須知道何時對接收到的資料訊號進行取樣。通常，鎖相迴路(Phase Locked Loop，縮寫PLL)與延遲鎖定迴路(Delay Locked Loop，縮寫DLL)用於產生需要的頻率波形。接收端則需要時脈對齊與再生的電路，例如前述PLL或DLL，以從參考時脈訊號重新生成正確的時脈頻率，並將時脈與輸入資料同步。時脈資料回復(Clock Data Recovery，縮寫CDR)電路便是一種用於輸出同步時脈訊號並正確回復資料的電路。
傳統的CDR電路係透過外部獨立的PLL電路提供時脈訊號。然而，當通道數量越多時，傳遞距離越遠，所需要的時脈緩存器數量越多，進而造成大量的電流消耗。此外，由於輸入訊號通常為高速訊號，因而在CDR電路佈局上也需要使用大量的面積來隔絕串音以及雜訊干擾其他電路。另外，CDR電路通常會先將輸入訊號取樣之後，再進行解多工降速操作，以利後續內部電路可於相對低的時脈速率來處理取樣後資料。然而，當解多工時脈速率降得越低，重新生成的取樣時脈訊號抖動越厲害，導致資料錯誤率上升，降低CDR電路的 性能。
因此，需要一種新穎的CDR電路架構，使CDR電路可具備低功耗與高性能等特性，有效解決傳統問題。
本發明之一目的在於解決傳統CDR電路高功耗與低性能的問題。
根據本發明之一實施例，一種時脈資料回復電路，包括一相位偵測器、一第一訊號處理路徑、一第二訊號處理路徑、一震盪器電路以及一相位控制電路。相位偵測器接收一輸入資料訊號與複數第一時脈訊號，用以根據第一時脈訊號取樣輸入資料訊號以產生一上控制訊號與一下控制訊號。第一訊號處理路徑耦接相位偵測器並且包括至少一第一訊號處理裝置，用以接收上控制訊號與下控制訊號，並且根據上控制訊號與下控制訊號產生一相位控制訊號。第二訊號處理路徑耦接相位偵測器並且包括至少一第二訊號處理裝置，用以接收上控制訊號與下控制訊號，並且根據上控制訊號與下控制訊號產生一頻率控制訊號。震盪器電路用以根據頻率控制訊號產生複數第二時脈訊號。相位控制電路用以接收第二時脈訊號與相位控制訊號，並且根據相位控制訊號控制第二時脈訊號之相位以產生第一時脈訊號。
根據本發明之另一實施例，一種時脈資料回復電路包括一相位偵測器、一第一訊號處理路徑、一第二訊號處理路徑、一震盪器電路以及一相位控制電路。相位偵測器接收一輸入資料訊號與複數第一時脈訊號，用以根據第一時脈訊號取樣輸入資料訊號以產生一上控制訊號與一下控制訊號。第一訊號處理路徑耦接相位偵測器並且包括至少一第一訊號處理裝置，用以接收上控制訊號與下控制訊號，並且根據上控制訊號與下控制訊號產生一相位控制訊號。第二訊號處理路徑耦接相位偵測器並且包括至少一第二訊號處理裝置，用以接收 上控制訊號與下控制訊號，並且根據上控制訊號與下控制訊號產生一頻率控制訊號。震盪器電路用以根據頻率控制訊號產生複數第二時脈訊號。相位控制電路用以接收第二時脈訊號與相位控制訊號，並且根據相位控制訊號控制第二時脈訊號之相位以產生第一時脈訊號。於第二訊號處理路徑上之一資料處理速率低於於第一訊號處理路徑上之一資料處理速率。
100:時脈資料回復電路
101,201:相位偵測器
102,602:震盪器電路
103,703:相位控制電路
104-1,104-2:解多工器
105,405:決策電路
106-1,106-2,406,506:權重電路
107,407:累加器
108,508:濾波器電路
109,509:計算電路
110,120:訊號處理路徑
621:數位至類比轉換器
622:電壓控制震盪器
731:模除電路
732:相位調整電路
ACCU:累加訊號
CLK,CLKB,DCK,P1,P2,P3,P4,P5:時脈訊號
Diff:差值訊號
Din:輸入資料訊號
DN:下控制訊號
Dout:輸出資料訊號
F_ctrl:頻率控制訊號
KI,KP:權重值
S1,S2,S3:取樣結果
UP:上控制訊號
VOT:決策訊號
第1圖係顯示根據本發明之一實施例所述之時脈資料回復(CDR)電路之範例方塊圖。
第2圖係顯示根據本發明之一實施例所述之相位偵測器範例電路圖。
第3圖係顯示根據本發明之一實施例所述之輸入資料訊號與時脈訊號之範例波形圖。
第4圖係顯示根據本發明之一實施例所述之正比訊號處理路徑上的部份電路的電路模型示意圖。
第5圖係顯示根據本發明之一實施例所述之積分訊號處理路徑上的部份電路的電路模型示意圖。
第6圖係顯示根據本發明之一實施例所述之震盪器電路的範例方塊圖。
第7圖係顯示根據本發明之一實施例所述之相位控制電路的電路模型示意圖。
第8圖係顯示根據本發明之一實施例所述之相位控制示意圖。
第1圖係顯示根據本發明之一實施例所述之時脈資料回復(CDR)電路 之範例方塊圖。時脈資料回復電路100用以接收一輸入資料訊號Din，並且根據至少一時脈訊號CLK取樣輸入資料訊號Din，以產生輸出資料訊號Dout。除了回復資料內容外，時脈資料回復電路100可更根據輸入資料訊號Din持續調整時脈訊號CLK之頻率與相位，用以同步時脈訊號CLK與輸入資料。
需注意的是，由於本發明所提出之時脈資料回復電路架構主要係用於解決傳統技術之高功耗與時脈訊號抖動的問題，因此，於以下實施例中，將大致略過時脈資料回復電路之資料回復的操作，而聚焦於時脈回復的操作。
時脈資料回復電路100可包括一相位偵測器101、一震盪器電路102、一相位控制電路103以及耦接相位偵測器101之分離的兩訊號處理路徑。相位偵測器101接收輸入資料訊號Din與複數第一時脈訊號，用以根據第一時脈訊號取樣輸入資料訊號Din以產生至少一上控制訊號UP與至少一下控制訊號DN。
第2圖係顯示根據本發明之一實施例所述之相位偵測器範例電路圖。於此範例中，相位偵測器201為一全速率二元式相位偵測器(bang-bang phase detector，縮寫BBPD)。相位偵測器201可包括複數邏輯電路，例如圖中所示之複數正反器與互斥或(XOR)閘，但不以此為限。相位偵測器201可接收輸入資料訊號Din與複數第一時脈訊號，於此所述之複數第一時脈訊號包括時脈訊號CLK與反相之時脈訊號CLKB(例如，第2圖中提供至左下角正反器之時脈輸入端之時脈訊號)，相位偵測器201可根據時脈訊號CLK與反相之時脈訊號CLKB取樣輸入資料訊號Din以產生一上控制訊號UP與一下控制訊號DN。
第3圖係顯示根據本發明之一實施例所述之輸入資料訊號與時脈訊號之範例波形圖，用以說明相位偵測器201的運作。相位偵測器201利用時脈訊號CLKB之上升緣(相當於時脈訊號CLK之下降緣)取樣輸入資料訊號Din，並且利用時脈訊號CLK之上升緣取樣輸入資料訊號Din之邊緣(或稱轉態處)，此操作等同於二倍的超取樣架構。將依序取得的取樣結果如第2圖所示經互斥或閘的運算 後，可產生上控制訊號UP與下控制訊號DN，其中所產生之上控制訊號UP與下控制訊號DN之值用以指示時脈訊號之相位是否落後或領先。例如，若時脈訊號CLK之上升緣向左偏，則邊緣的取樣結果S1=1，其會是前一筆資料的內容，而輸入資料的取樣結果S2=0，經互斥或閘的運算後，所得的結果為會使下控制訊號DN之值等於1(DN=1)，代表時脈訊號CLK的相位目前領先。若時脈訊號CLK之上升緣向右偏，則邊緣的取樣結果S3=1，而輸入資料的取樣結果S2=0，經互斥或閘的運算後，所得的結果為會使上控制訊號UP之值等於1(UP=1)，代表時脈訊號CLK的相位目前落後。
需注意的是，第2圖與第3圖係顯示全速率二元式相位偵測器之電路與操作範例。熟悉此技藝者均可理解，相位偵測器並不限於以第2圖所示之方式實施。舉例而言，於本發明之其他實施例中，相位偵測器亦可以半速率二元式相位偵測器、四分之一速率二元式相位偵測器等方式實施。當相位偵測器以半速率、四分之一速率等方式實施時，用於取樣操作的時脈訊號的數量、相位差、以及所產生的控制訊號UP與下控制訊號DN的數量均會對應調整。此外，本發明亦不限於由二元式相位偵測器實施。於本發明之其他實施例中，相位偵測器亦可由其他類型的相位偵測器實施。
復參考第1圖，於本發明之實施例中，時脈資料回復電路100於相位偵測器101之後分離出兩訊號處理路徑，包含訊號處理路徑110(例如，第一訊號處理路徑或正比訊號處理路徑)以及訊號處理路徑120(例如，第二訊號處理路徑或積分訊號處理路徑)，其中兩訊號處理路徑可以不同的資料處理速率處理接收到的訊號。
根據本發明之一實施例，訊號處理路徑110可包括至少一第一訊號處理裝置，用以接收上控制訊號UP與下控制訊號DN，並且根據上控制訊號UP與下控制訊號DN產生一相位控制訊號。訊號處理路徑120可包括至少一第二訊號 處理裝置，用以接收上控制訊號UP與下控制訊號DN，並且根據上控制訊號UP與下控制訊號DN產生一頻率控制訊號。
根據本發明之一實施例，輸入資料訊號Din、上控制訊號UP與下控制訊號DN為序列訊號，其中上控制訊號UP與下控制訊號DN所設定的數值為依序根據輸入資料訊號Din之取樣結果而對應產生的控制訊號。上控制訊號UP與下控制訊號DN於訊號處理路徑110中會被轉換為第一數量之並行訊號，而上控制訊號UP與下控制訊號DN於訊號處理路徑120中會被轉換為第二數量之並行訊號，其中第二數量可被設定為大於第一數量，使得訊號處理路徑120的資料處理速率可低於訊號處理路徑110的資料處理速率。因此，根據本發明之一實施例，所述至少一第二訊號處理裝置之一操作頻率可低於所述至少一第一訊號處理裝置之一操作頻率。
根據本發明之一實施例，時脈資料回復電路100可更包括配置於訊號處理路徑110上之解多工器(DEMUX)104-1、決策電路105、權重電路106-1以及累加器107。解多工器104-1用以自相位偵測器101接收上控制訊號UP與下控制訊號DN，並且分別解多工上控制訊號UP與下控制訊號DN，以產生第一數量之解多工上控制訊號與第一數量之解多工下控制訊號。舉例而言，解多工器104-1可以是階數為N的解多工器，用以分別產生N個並行的多工上控制訊號UP與N個並行的下控制訊號DN，藉此降低輸入資料以及上控制訊號與下控制訊號於訊號處理路徑110上的位元速率(位元每秒，bit per second，縮寫bps)。例如，假設輸入資料訊號Din之原始資料速率(位元速率)為20Gbps，經由解多工器104-1的處理後，位元速率可降至(20G/N)Gbps。需注意的是，雖訊號處理路徑110上的位元速率被降低，但由於解多工器104-1係將序列訊號轉換為N個並行的訊號，因此總資料速率仍相等於輸入資料訊號Din之原始資料速率。此外，需注意的是，於本發明之實施例中，解多工器104-1為非必需的裝置。因此，於本發明之一些實 施例中，訊號處理路徑110亦可不包括解多工器。
經由解多工器104-1所產生的N個並行的多工上控制訊號UP與N個並行的下控制訊號DN(或者，於不包括解多工器之實施例中，上控制訊號UP與下控制訊號DN，為簡潔說明，以下將不再特別註記)可被提供給決策電路105(或稱投票電路)，決策電路105根據N個並行的解多工上控制訊號UP與N個並行的解多工下控制訊號DN之值產生一決策訊號，用以判斷出相位落後與相位領先的相位偵測結果何者為多數，或者兩者數量是否相同。
第4圖係顯示根據本發明之一實施例所述之正比訊號處理路徑上的部份電路的電路模型示意圖。正比訊號處理路徑上可包括決策電路405、權重電路406以及累加器407。於此範例中，假設正比訊號處理路徑上的解多工器之階數N=4，則決策電路405將接收4個並行的解多工上控制訊號UP與4個並行的下控制訊號DN(以下簡稱為解多工控制訊號UP與DN)，例如圖中所示之4位元的解多工控制訊號UP與DN(圖中標示為4b UP/DN)。決策電路405可分別加總解多工控制訊號UP與DN之值，以得到加總結果Sum_UP與Sum_DN，並比較兩者的數值高低，其中Sum_UP為4個並行的解多工上控制訊號UP所帶之值的總和，Sum_DN為4個並行的解多工下控制訊號DN所帶之值的總和。若Sum_UP>Sum_DN，代表相位落後的相位偵測結果為多數，則決策電路405可將決策訊號VOT之值設定為+1。若Sum_UP<Sum_DN，代表相位領先的相位偵測結果為多數，則決策電路405可將決策訊號VOT之值設定為-1。若Sum_UP=Sum_DN，決策電路405可將決策訊號VOT之值設定為0。於本發明之一實施例，決策訊號VOT可為有號(signed)數，並由2位元表示，其中的有效資料量為1位元。
權重電路406可將決策訊號VOT之值乘上一權重值KP。累加器407可自權重電路406接收決策訊號VOT(或者，加權過的決策訊號VOT)並累加決策訊號VOT之值以產生一累加訊號ACCU作為提供給相位控制電路之相位控制訊號。
再次參考第1圖，時脈資料回復電路100可更包括配置於訊號處理路徑120上之解多工器(DEMUX)104-2、計算電路109、權重電路106-2以及濾波器電路108。解多工器104-2用以自相位偵測器101接收上控制訊號UP與下控制訊號DN，並且分別解多工上控制訊號UP與下控制訊號DN，以產生第二數量之解多工上控制訊號與第二數量之解多工下控制訊號。舉例而言，解多工器104-2可以是階數為M的解多工器，用以分別產生M個並行的多工上控制訊號UP與M個並行的下控制訊號DN，藉此降低輸入資料以及上控制訊號與下控制訊號於訊號處理路徑120上的位元速率(bps)。根據本發明之一實施例，解多工器104-2之階數M可被設定於大於解多工器104-1之階數N。如此一來，資料與訊號於訊號處理路徑120上傳輸的位元速率可遠低於訊號處理路徑110上傳輸的位元速率。
例如，假設輸入資料訊號Din之原始資料速率(位元速率)為20Gbps，經由解多工器104-2的處理後，位元速率可降至(20G/M)Gbps。需注意的是，雖訊號處理路徑120上的位元速率被降低，但由於解多工器104-2係將序列訊號轉換為M個並行的訊號，因此總資料速率仍相等於輸入資料訊號Din之原始資料速率。
經由解多工器104-2所產生的M個並行的多工上控制訊號UP與M個並行的下控制訊號DN可被提供給計算電路109，計算電路109計算M個並行的多工上控制訊號UP與M個並行的下控制訊號DN之一差值產生一差值訊號。
第5圖係顯示根據本發明之一實施例所述之積分訊號處理路徑上的部份電路的電路模型示意圖。積分訊號處理路徑上可包括計算電路509、權重電路506以及濾波器電路508。於此範例中，假設正比訊號處理路徑上的解多工器之階數M=32，則計算電路509將接收32個(標記為32b)並行的解多工上控制訊號UP與32個(標記為32b)並行的下控制訊號DN(以下簡稱為解多工控制訊號UP與DN)。計算電路509可分別加總解多工控制訊號UP與DN之值，以得到加總結果Sum_UP與Sum_DN，並計算兩加總結果一差值，其中於積分訊號處理路徑之此 範例中，加總結果Sum_UP為32個並行的解多工上控制訊號UP所帶之值的總和，加總結果Sum_DN為32個並行的解多工下控制訊號DN所帶之值的總和。
計算電路509可將所得之加總結果Sum_UP減去Sum_DN以產生一差值訊號Diff，於本發明之一實施例，差值訊號Diff可為有號(signed)數，並可由複數位元表示。
權重電路506可將差值訊號Diff之值乘上一權重值KI。濾波器電路508可自權重電路506接收差值訊號Diff(或者，加權過的差值訊號Diff)並濾波差值訊號Diff之值以產生一濾波過的訊號作為提供給震盪器電路之頻率控制訊號F_ctrl。根據本發明之一實施例，假設差值訊號Diff之值可由複數位元(例如，20位元)表示，濾波器電路508可藉由輸出差值訊號Diff的部分位元(例如，10位元)以執行濾波操作。例如，濾波器電路508自用以傳送差值訊號Diff之匯流排上從最高有效位元(Most Significant Bit，縮寫MSB)起選擇10位元輸出作為頻率控制訊號F_ctrl。如此一來，可達到濾波的效果，去除差值訊號Diff內的雜訊，使得時脈訊號的頻率不會因為差值訊號Diff的小幅變動而改變。
第6圖係顯示根據本發明之一實施例所述之震盪器電路的範例方塊圖。震盪器電路602可包括一數位至類比轉換器621與一電壓控制震盪器622。數位至類比轉換器621用以將接收到的數位頻率控制訊號F_ctrl轉換為類比電壓訊號。電壓控制震盪器622接收類比電壓訊號並根據類比電壓訊號產生複數時脈訊號，其中所述複數時脈訊號頻率相同，且具有既定的相位差。需注意的是，因所述複數時脈訊號具有相同頻率，為簡化圖式與說明，於第6圖與下文中係以時脈訊號DCK作代表。根據本發明之一實施例，由震盪器電路102/602所產生的時脈訊號DCK的數量與相位偵測器的設計相關。例如，當相位偵測器被實施為全速率相位偵測器時，震盪器電路102/602可產生兩個頻率相同相位相反的時脈訊號。當相位偵測器被實施為半速率相位偵測器時，震盪器電路102/602可產生四 個頻率相同相位相差90度的時脈訊號，並依此類推。
再參考第1圖，相位控制電路103可自震盪器電路102接收複數時脈訊號DCK以及自累加器107接收相位控制訊號，並且根據相位控制訊號控制時脈訊號DCK之相位以產生相位偵測器所需的複數時脈訊號，例如，時脈訊號CLK與CLKB(為簡化圖式，於第1圖中係以時脈訊號CLK作代表)。根據本發明之一實施例，相位控制電路103可為一相位內插器或者一數位對相位轉換器(Digital to Phase Converter，縮寫DPC)。
第7圖係顯示根據本發明之一實施例所述之相位控制電路的電路模型示意圖。相位控制電路703可包括一模除電路731與一相位調整電路732。模除電路731用以接收相位控制訊號以產生一取餘數結果。例如，模除電路731可將相位控制訊號(累加訊號ACCU)模除一數值PI(例如，PI=16)以產生一取餘數結果，其中相位控制電路703所產生的時脈訊號的相位解析度係由數值PI控制。相位調整電路732可自震盪器電路102/602接收複數時脈訊號DCK以及自模除電路731接收模除結果，並根據模除結果調整時脈訊號DCK之一相位以產生相位偵測器所需的時脈訊號，例如，時脈訊號CLK與CLKB(為簡化圖式，於第7圖中係以時脈訊號CLK作代表)，並且以負回授的方式提供給相位偵測器。需注意的是，由震盪器電路102/602所產生的複數時脈訊號DCK的相位都會基於相同的調整量被調整。
第7圖中於相位調整電路732上方亦顯示一個PI=16的相量圖(phasor diagram)，用以示意相位調整電路的操作。於本發明之一實施例中，相位調整電路732可根據模除結果自PI個相位不同的時脈訊號中選擇對應的時脈訊號作為提供給相位偵測器的時脈訊號。
第8圖係顯示根據本發明之一實施例所述之相位控制示意圖。於此範例中，PI=16。相位調整電路732可根據模除結果調整時脈訊號DCK之一相位， 其相當於自16個相位不同的時脈訊號(例如，圖中所示之時脈訊號DCK、P1、P2、P3、P4、P5...P15)中選擇對應的時脈訊號輸出作為提供給相位偵測器的時脈訊號，其中假設時脈訊號DCK的時脈週期為TDCK，時脈訊號的相位差為TDCK/16，相位解析度為360/16度。參考第7圖中示意的相位調整電路的操作，第8圖中選擇相位差增加的時脈訊號相當於第7圖中順時針方向的相位調整，選擇相位差減少的時脈訊號相當於第7圖中逆時針方向的相位調整。
於本發明之實施例中，由於時脈資料回復電路內部包含了震盪器電路，因此無須如傳統的CDR電路透過外部獨立的PLL電路提供時脈訊號，有效降低電流消耗，且震盪器電路佔據的電路面積也相當小。此外，由於積分訊號處理路徑可根據輸入資料訊號的取樣結果產生對應的頻率控制訊號，因此本發明所提出之時脈資料回復電路可具備追蹤展頻時脈(Spread Spectrum Clocking，縮寫SSC)的能力，相較於傳統技術更能確保產品可通過抖動容許度測試(Jitter Tolerance Test，縮寫JTT)，取得認證標章。此外，由於本發明所提出之時脈資料回復電路將正比(第1圖中所示的訊號處理路徑110)與積分(第1圖中所示的訊號處理路徑120)訊號處理路徑分離，並且利用不同階數的解多工器使積分訊號處理路徑上的位元速率可遠低於正比訊號處理路徑上的位元速率，如此一來，積分訊號處理路徑中用以執行相對複雜的訊號處理的電路(例如，第1圖中的計算電路、權重電路與濾波器電路)可於數位域設計，例如，可利用暫存器傳輸級(Register Transfer Level，縮寫RTL)描述語言以及自動佈局繞線(Auto Place and Route，縮寫APR)工具設計電路，如此可大幅降低電路設計困難度，使時脈資料回復電路更容易實施，且有效解決傳統技術中時脈訊號抖動的問題，使時脈資料回復電路性能可有效提升。此外，由於積分訊號處理路徑上的訊號處理裝置可操作於低頻，如此更能有效降低電路功耗及縮小電路面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:時脈資料回復電路
101:相位偵測器
102:震盪器電路
103:相位控制電路
104-1,104-2:解多工器
105:決策電路
106-1,106-2:權重電路
107:累加器
108:濾波器電路
109:計算電路
110,120:訊號處理路徑
CLK,DCK:時脈訊號
Din:輸入資料訊號
DN:下控制訊號
UP:上控制訊號

Claims (9)

  1. 一種時脈資料回復電路，包括：一相位偵測器，接收一輸入資料訊號與複數第一時脈訊號，用以根據該等第一時脈訊號取樣該輸入資料訊號以產生一上控制訊號與一下控制訊號；一第一訊號處理路徑，耦接該相位偵測器並且包括至少一第一訊號處理裝置，用以接收該上控制訊號與該下控制訊號，並且根據該上控制訊號與該下控制訊號產生一相位控制訊號；一第二訊號處理路徑，耦接該相位偵測器並且包括至少一第二訊號處理裝置，用以接收該上控制訊號與該下控制訊號，並且根據該上控制訊號與該下控制訊號產生一頻率控制訊號；一震盪器電路，用以根據該頻率控制訊號產生複數第二時脈訊號；以及一相位控制電路，用以接收該等第二時脈訊號與該相位控制訊號，並且根據該相位控制訊號控制該等第二時脈訊號之相位以產生該等第一時脈訊號，其中該至少一第二訊號處理裝置之一操作頻率低於該至少一第一訊號處理裝置之一操作頻率。
  2. 如請求項1所述之時脈資料回復電路，其中該輸入資料訊號、該上控制訊號與該下控制訊號為序列訊號，該上控制訊號與該下控制訊號於該第一訊號處理路徑中被轉換為一第一數量之並行訊號，該上控制訊號與該下控制訊號於該第二訊號處理路徑中被轉換為一第二數量之並行訊號，並且該第二數量大於該第一數量。
  3. 如請求項2所述之時脈資料回復電路，更包括：一第一解多工器，配置於該第一訊號處理路徑上，用以接收該上控制訊號 與該下控制訊號，並且分別解多工該上控制訊號與該下控制訊號，以產生該第一數量之解多工上控制訊號與該第一數量之解多工下控制訊號。
  4. 如請求項3所述之時脈資料回復電路，更包括：一決策電路，配置於該第一訊號處理路徑上，用以接收該第一數量之解多工上控制訊號與該第一數量之解多工下控制訊號，並且根據該第一數量之解多工上控制訊號與該第一數量之解多工下控制訊號之值產生一決策訊號；以及一累加器，配置於該第一訊號處理路徑上，用以接收該決策訊號並累加該決策訊號之值以產生一累加訊號作為該相位控制訊號。
  5. 如請求項2所述之時脈資料回復電路，更包括：一第二解多工器，配置於該第二訊號處理路徑上，用以接收該上控制訊號與該下控制訊號，並且分別解多工該上控制訊號與該下控制訊號，以產生該第二數量之解多工上控制訊號與該第二數量之解多工下控制訊號。
  6. 如請求項5所述之時脈資料回復電路，更包括：一計算電路，配置於該第二訊號處理路徑上，用以接收該第二數量之解多工上控制訊號與該第二數量之解多工下控制訊號，並且計算該第二數量之解多工上控制訊號與該第二數量之解多工下控制訊號之一差值產生一差值訊號；以及一濾波器電路，配置於該第二訊號處理路徑上，用以接收並過濾該差值訊號以產生該頻率控制訊號。
  7. 如請求項1所述之時脈資料回復電路，其中該相位控制電路更包括： 一模除電路，用以接收該相位控制訊號以產生一取餘數結果；以及一相位調整電路，用以接收該等第二時脈訊號與該取餘數結果，並且根據該取餘數結果調整該等第二時脈訊號之一相位以產生該等第一時脈訊號。
  8. 一種時脈資料回復電路，包括：一相位偵測器，接收一輸入資料訊號與複數第一時脈訊號，用以根據該等第一時脈訊號取樣該輸入資料訊號以產生一上控制訊號與一下控制訊號；一第一訊號處理路徑，耦接該相位偵測器並且包括至少一第一訊號處理裝置，用以接收該上控制訊號與該下控制訊號，並且根據該上控制訊號與該下控制訊號產生一相位控制訊號；一第二訊號處理路徑，耦接該相位偵測器並且包括至少一第二訊號處理裝置，用以接收該上控制訊號與該下控制訊號，並且根據該上控制訊號與該下控制訊號產生一頻率控制訊號；一震盪器電路，用以根據該頻率控制訊號產生複數第二時脈訊號；以及一相位控制電路，用以接收該等第二時脈訊號與該相位控制訊號，並且根據該相位控制訊號控制該等第二時脈訊號之相位以產生該等第一時脈訊號，其中於該第二訊號處理路徑上之一資料處理速率低於於該第一訊號處理路徑上之一資料處理速率。
  9. 如請求項8所述之時脈資料回復電路，其中該至少一第二訊號處理裝置之一操作頻率低於該至少一第一訊號處理裝置之一操作頻率。
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