JP2901657B2

JP2901657B2 - クロック信号供給装置

Info

Publication number: JP2901657B2
Application number: JP1235649A
Authority: JP
Inventors: 昇益田; 博之以頭; 文一藤田; 誠一川島; 修一石井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-14
Filing date: 1989-09-13
Publication date: 1999-06-07
Anticipated expiration: 2014-06-07
Also published as: JPH02168308A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電子計算機等のクロック信号供給装置に係
り、特に高速に演算を処理する大型計算機のクロック供
給系に用いて好適なクロック信号供給装置に関する。

〔従来の技術〕

従来の電子計算機のクロック信号供給装置の一例を第
２図に示す。第２図において、10はクロック信号発生
部,20はそのクロック信号の分配先の装置、30はその間
をつなぐケーブルである。また、40は各分配先20の中に
設けられた下位の分配先、50はその下位の分配先の中に
設けられた更に下位の分配先であり、更にその中に末端
の分配先がある。具体的には、例えば20が筺体、40が配
線基板（モジュール）、50がLSIチップ、末端の分配先
がフリップフロップである。この装置は、高周波発振器
11から取り出した原クロック信号を分周器12に通すこと
によって必要に応じた周波数および相数のクロック信号
に分周し、13,21,41等の何段かのバッファ用LSIやケー
ブル30等を介して末端の分配先に供給する。このとき、
バッファ回路やケーブル内の信号伝播時間にばらつきが
あると、各分配先におけるクロック信号の位相ばらつき
（クロックスキューとも言う）となって現われる。クロ
ックスキューが大きいと計算機の高速化の障害となるた
め、何等かの方法で位相調整してクロックスキューを低
減する必要がある。

従来の大型計算機のクロック信号の位相調整方法とし
ては、オシロスコープ等によって各分配先におけるクロ
ック信号の波形を観測し、人手によって例えば第２図の
遅延素子14を取替えながらその位相を規定値に合わせる
のが一般的であった。

なお、制御信号によって遅延時間を変化させて遅延素
子の取替えを不要とする方法が特願昭61-39650号に開示
されている。

また、オシロスコープを使わないやり方として特開昭
61-39619号に、クロック給電用の回路でリングオシレー
タを構成し、その発振周波数からクロック給電用回路の
信号遅延時間を検出してそれを規定値に合わせる方法が
開示されている。

〔発明が解決しようとする課題〕

クロック信号の位相調整をオシロスコープ等を使って
行なう場合には、調整に相当の手間がかかることにな
り、調整箇所をあまり多くすることはできない。従っ
て、限られた数の中継点において位相調整した後は、そ
こから末端の分配先までは無調整で送らざるを得ない。
この無調整で送る部分の信号伝播時間のばらつきがクロ
ックスキュー低減の限界となってしまう。また、クロッ
ク信号の周波数が高くなると、ケーブルを通した時に生
ずる反射や振幅の減衰等が顕著になるため、周波数の高
いクロック信号の位相調整はもともと困難であった。た
とえば第２図において、大型計算機のクロック源10から
各分配先20までのケーブル30の長さは、筺体をあまり小
さくできないため約２〜4m程度は必要になる。一方、ク
ロック源の大きさをあまり大きくできないため、このケ
ーブルの外径は約２〜3mm以下に制約される。このよう
なケーブルで約100MHz程度以上のクロック信号を伝送し
ようとすると信号振幅の減衰が現われ、特に数百MHzを
超えると信号振幅は半分程度以下にまで減衰する。これ
に伴ってクロック信号の位相調整は難しくなる。

更に、故障等によりバッファ用のLSIチップを交換し
た場合には、その都度位相調整をやり直す必要がある。

特開昭61-39650号に開示された方法では、遅延素子を
いちいち取替える必要はなくなるが、クロック信号が所
望の位相になっているかどうかを観測することは必要で
ある。しかも、アナログの電圧によって遅延時間を制御
しているため、この制御電圧がノイズによって変化する
とそれがクロックスキューとなって現われる。

一方、特開昭61-39619号に開示された方法の場合に
は、各分配先から元の入力点へ帰還するための信号経路
の伝播時間を全て揃える必要が有り、結局多数の信号経
路の伝播時間を合わせなければクロックスキューは減ら
ないことになる。

本発明は、自動的にクロック信号の位相調整をしてク
ロックスキューのないクロック信号供給装置に関わる。
本発明はクロック信号の位相調整時に種々のノイズの影
響により調整エラーが生じることのない改良されたクロ
ック信号供給装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明の装置では、位相基準となる参照信号を設け、
クロック信号供給源の装置からクロック信号供給先の装
置までの間はクロック信号の伝送ラインと参照信号の伝
送ラインを設ける。参照信号の伝送ラインはあらかじめ
スキューのないように調整される。（例えば、参照信号
の周波数を位相調整のし易い低い周波数に設定し参照信
号の伝送ラインをすべてに対し、負荷条件や長さを一致
させて位相合わせをしておく。）クロック信号供給先の
装置では、クロック信号の位相を調整する可変遅延回路
と、この可変遅延回路の出力と参照信信号との位相を比
較して比較結果を出力する位相比較回路とを設け、位相
比較回路の出力に応じて可変遅延回路の遅延量を制御す
る。位相調整中に外部あるいは内部よりノイズにより妨
害があると位相調整量にエラーが発生する恐れがある。
本発明の装置では、位相調整エラーを検出して正しい位
相調整を行うノイズフィルタを提供する。さらに、位相
調整はノイズの発生しやすい期間を避けて行われる。

〔作用〕

本発明によれば、比較的位相調整のやり易い周波数の
参照信号のみ精密に位相調整しておけば他の相は自動的
に調整されることになる。よって、より末端に近い中継
点まで精密に位相調整し、クロックスキューを低減する
ことができる。更に、末端に近い中継点まで位相基準は
１本の信号経路によって送られてくるため、相間のクロ
ックスキューを低減することもできる。そして位相比較
回路の出力のエラーを検出することによりクロック信号
を正しい位相に制御できる。

〔実施例〕

以下、本発明の実施例を説明する。第１図は本発明の
一実施例を示す全体構成図である。10はクロック信号発
生部、20はそのクロック信号の分配先（例えば筺体）、
30はその間をつなぐ信号経路（例えばケーブル）であ
る。また40は分配先20の中に設けられた下位の分配先
（例えば配線基板）、50は更にその中に設けられた更に
下位の分配先（例えばLSIチップ）であり、更にその中
に末端の分配先（例えばフリップフロップ）がある。ま
た、13,21,41はファンアウトを増やすためのバッファ回
路であり、例えばそれぞれがLSIチップである。そして
この装置は、端末の分配先においてスキューの小さいク
ロック信号を供給することを目的としている。

次に、この装置全体の動作について簡単に説明する。
発振器11で発生した高周波信号は２つに分けられ、一方
はそのままの周波数で分配先50まで送られる。以下、こ
の信号を原クロック信号と称する。もう一方は、分周器
15によって人手による位相調整が容易な周波数にまで分
周され、位相基準として精密に調整されて分配先50まで
送られる。以下、この信号を参照信号と称する。例えば
クロック信号が700MHzの場合参照信号の周波数は100〜2
00MHzあるいはそれ以下が好ましい。各分配先50の中で
は、可変遅延回路51によって原クロック信号の位相を補
正して分周器12に加える。分周器12ではさらに端末の分
配先で必要とする周波数および位相のクロック信号を作
り出す。そして分周器12から作り出された各相のクロッ
ク信号は、伝播時間の等しい経路を通って多数の末端の
分配先（フリップフロップ）に供給されると共に、フィ
ードバック信号として位相比較回路52にも供給される。
位相比較回路52はフィードバック信号と参照信号を比較
し、可変遅延回路51の遅延時間を調整してフィードバッ
ク信号と参照信号の位相を一致させるように動作する。
次に、可変遅延回路51や位相比較回路52等の構成につい
て詳しく述べる。

位相比較回路52の一実施例を第３図（ａ）に、その動
作波形の一例を第３図（ｂ）に示す。第３図（ａ）にお
いて、301,302,305,308はOR/NOR回路、303は差動回路、
304はＤ型フリップフロップである。306,307は遅延時間
固定の遅延回路であり、OR/NOR回路を何段か接続しても
構成できるし、配線基板上を走らせた適当な長さの信号
配線によっても実現できる。350と351は、一方がフィー
ドバック信号を入力する端子、他方が参照信号を入力す
る端子であり、この２つの信号の位相が比較される。
今、第３図（ｂ）に示すように350の端子に入力される
フィードバック信号の位相の方が351の端子に入力され
る参照信号の位相より僅かに早かったとする。すると、
350,351の端子に入力される信号の両方がハイレベルの
間は352,353の端子の電圧も両方共ハイレベルである
が、350の端子に入力される信号の立ち下がりの方が351
の端子に入力される信号の立ち下がりより少し先に始ま
るため、352の端子の電圧の方が353の端子の電圧より少
し先に立ち下がり始める。ここで、301,302の回路はNOR
側の出力を交差接続されているため、少し遅れて立ち下
がり始めた方（すなわち353の端子の電圧）は途中から
再びハイレベルに戻る。その結果,350,351の端子に入力
される信号の立ち下がりエッジからある一定時間の後に
は352の端子の電圧はローレベル、353の端子の電圧はハ
イレベルとなって確定し、差動回路303の出力の端子354
の電圧はローレベルとなる。また、350,351の端子に入
力される信号の早遅関係が逆の場合には354の端子の電
圧はハイレベルとなる。従って、350,351の端子に入力
される信号の立ち下がりエッジからある一定時間の後に
354の端子のレベルを304のラッチに取り込めば350,351
の端子に入力された信号の早遅関係に対応して出力端子
359のレベルが決まる。その後は350,351の端子に入力さ
れた信号の遅延関係が反転するまで359の端子のレベル
は変化しない。なお、354の端子のレベルを304のラッチ
に取り込むタイミングは第３図（ｂ）に示すように305,
306,307,308の各回路の信号伝播時間によって任意に設
定できる。

次に可変遅延回路51の一実施例を第４図に示す。第４
図において、450は信号経路30を通過して来た未調整ク
ロック信号を入力する端子、456は未調整クロック信号
を任意の時間だけ遅延した調整済クロック信号を出力す
る端子である。359はその遅延時間を制御するための信
号を入力する端子であり、位相比較回路52の判定結果
（フィードバック信号）を直接もしくは後述するノイズ
フィルタを介して入力する。また、460は遅延制御回路5
00の制御信号を変化させるためのクロック信号を入力す
る端子であり、参照信号かもしくはそれより周期の長い
比較的ゆっくりした例えば4KHzのクロック信号を供給す
る。この低周波クロック信号の発生源は後で述べるサー
ビスプロセッサより供給されるか、あるいは参照信号を
分周したものを用いる。461〜464はそれぞれセレクタ40
1〜404の出力を切り換える制御信号端子である。すなわ
ち、セレクタ401を通して453の端子に出力された信号
は、例えば461の端子がローレベルの時には451の端子に
入力された信号であり、461の端子がハイレベルのとき
には452の端子に入力された信号である。セレクタ401の
入力端子451および452の入力される信号は、450の端子
に入力される原クロック信号を差動回路１段分の信号伝
播時間だけ遅延した信号と、それより負荷容量410によ
る信号伝播時間の増加分だけ更に遅延した信号であるた
め、461の端子の制御信号を切り換えることによって450
の端子から453の端子までの信号遅延時間をその増加分
だけ変化させることができる。同様に462の端子の制御
信号を切り換えることによって453の端子から454の端子
までの信号遅延時間を変化させることができるが、負荷
容量411が負荷容量410より大きくなるように設計してお
けば、462の端子の制御信号の切り換えによる遅延時間
の変化を461の端子の制御信号の切り換えによる変化よ
り大きくすることができる。このようにすれば、ディジ
タルの制御信号によって未調整クロック信号の遅延時間
を変化させ得る可変遅延回路51を実現することができ
る。可変遅延回路51の総遅延量の中央値は参照信号と中
央値で遅延されたクロック信号とが位相が一致するよう
な値に選択される。すなわち、中央値より少い遅延量で
はクロック信号の位相が早く、中央値より多い遅延量で
はクロック信号の位相が遅れる（参照信号に比べて）。
なお、負荷容量をあまり大きくすると信号波形が鈍るた
め、遅延時間の変化を大きくしたいときには、負荷容量
を大きくするよりもセレクタ403や404の入力のように回
路段数の違いによって遅延時間差を作るのが望ましい。
また、非常に大きな遅延時間差が必要な時には、遅延さ
せる側の信号を配線基板上やケーブル内に通すことによ
り遅延時間差をケーブルの遅延量で稼ぐこともできる。
このようにすれば、制御信号のビット数さえ制限しなけ
れば、任意の最小分解能と任意の最大可変幅を持った可
変遅延回路51を実現することができる。

例えば、第４図の容量素子410による負荷遅延が30p
s、容量素子411による負荷遅延が50ps、ゲート１段によ
るゲートディレイが100psになるように設計しておけ
ば、最小分解能30psで最大可変幅380ps（＝30＋50＋100
×１＋100×２）となる。逆に、最小分解能α，最大可
変幅Ａの可変遅延回路を実現したいときは、各段毎の可
変幅をa₁,a₂,a₃，……，a_nとしたときにを満足するように容量素子やゲート段数を設計すればよ
い。

遅延制御回路500は、例えば第５図に一実施例を示す
ようなUP/DOWNカウンタによって実現できる。第５図に
おいて、501〜504はマスタスレイプ型のフリップフロッ
プ、359は位相比較回路52の判定結果を入力する端子、4
60は比較的ゆっくりしたクロック信号を入力する端子で
ある。この460の端子に加えるクロック信号の周波数に
ついては、第７図の説明の部分に詳しく述べる。461〜4
64は可変遅延回路のセレクタを切り換えるための制御信
号を出力する端子である。461〜464の端子のレベルが表
わす２進数の数値は、359の端子がハイレベルの時は460
の端子に入力されるクロック信号の１パルスにつき１カ
ウントずつ増加し、359の端子がローレベルの時は１カ
ウントずつ減少するように変化する。従って、フィード
バック信号の位相の方が参照信号の位相より早い場合に
は359をハイレベルとして可変遅延回路51の遅延時間が
増加するように、逆にフィードバック信号の位相の方が
遅い場合には遅延時間が減少するように制御し、よって
フィードバック信号の位相を参照信号の位相に合わせる
ことができる。

なお、550の端子に入力する信号は位相調整が終了し
た後に制御を停止して461〜464の端子のレベルを固定す
るためのものである。クロック信号の供給を開始する前
は殆どの回路が交流的な動作をしないため、電子計算機
の内部で発生するノイズはせいぜい電源のリップル程度
であるが、クロック信号の供給を開始すると多数の回路
が一斉に動きだして大きなノイズが発生する。従って、
最初は末端の分配先にはクロック信号を供給せずにフィ
ードバック信号のみを出力した状態で位相調整機構を働
かせ、位相調整が完了した後に550の端子をハイレベル
にして461〜464の制御信号の変化を停止し、その後にク
ロック信号の供給を開始する。すると、大きなノイズの
影響を受けずに位相調整を行うことができ、よってクロ
ックスキューを低減することができる。なお、位相調整
の完了の検出方法は、例えばタイマー回路等によって遅
延制御回路の出力の表す数値が最小値から最大値まで変
化するのに充分な時間だけ待つことにより実現できる。
タイマー回路は後で説明するサービスプロセッサがその
機能を受け持つ。

第６図は遅延制御回路500の他の実施例を示す構成図
である。第５図の回路が普通のUP/DOWNカウンタである
のに対して、第６図の回路は460の端子に入力されるク
ロック信号の１パルスに付き461〜464のうちのいずれか
１ビット（具体的には、359の端子に入力された指令に
対応して変化可能なビットのうち最も左にあるもの）し
か変化しない。この回路は、位相調整開始直後の位相ズ
レの大きい間は遅延時間の変化を大きくして位相調整完
了までに要する時間を短くしたものである。制御信号の
ビット数をＮとすると、位相調整完了までに要する時間
は、第５図の回路の場合460の端子に入力されるクロッ
ク信号の周期の2^N倍になるのに対して第６図の回路では
Ｎ倍ですむ。従って、Ｎが大きくなった場合には、その
差が特に顕著となる。ただし、第６図の回路は、第５図
の回路に比べて遅延時間の切り替え幅の小さいビットの
制御には不向きである。従って、可変遅延回路のビット
数が多いときには、下の方のビットは第５図の遅延制御
回路で制御し、上の方のビットは第６図の遅延制御回路
で制御するのが望ましい。なお、第５図，第６図共に、
制御信号のビット数を増減したい時は図の破線で囲んだ
部分の数を増減する。また、第５図の回路で下の方のビ
ットを制御し第６図の回路で上の方のビットを制御する
場合には、それぞれの図の中の破線の部分のいずれかで
切断して、第５図の中のそれより左の部分と第６図の中
のそれより右の部分とを接続する。

第７図は、位相比較回路52と遅延制御回路500との間
に接続するノイズフィルタ700の一実施例を示したもの
である。第７図において、701および702の部分はそれぞ
れカウンタ回路を構成する。359は位相比較回路52の出
力359を接続する端子,551および552は第５図または第６
図の551および552に接続する端子である。460は第５図
や第６図と同様に参照信号かもしくはそれより周期の長
い比較的ゆっくりしたクロック信号を供給する端子であ
る。

このクロック信号の供給方法としては、参照信号を流
用して使ってもよいし、サービスプロセッサから供給し
てもよい。また、新たな発振器を設けてもよい。第７図
の回路は、359の端子がハイレベルの時には751がハイレ
ベル752がローレベルとなって、702のカウンタのみカウ
ントが進み701のカウンタの出力は変化しない。逆に、3
59の端子がローレベルの時には、701のカウンタのみカ
ウントが進み702のカウンタの出力は変化しない。そし
て、701および702のカウンタのカウント数が小さい間は
753および755の端子はローレベル、754および756の端子
はハイレベルであり、551および552の端子はハイレベル
である。しかし、701または702のカウンタがある一定の
カウント数（第７図の回路では６）に達した時には753
または755の端子がハイレベル、最大カウント数（第７
図の回路では７）に達した時には754または756の端子が
ローレベルとなる。従って、551および552の端子は、両
方のカウンタが最大値に達しない間はハイレベルである
が、いずれか一方のカウンタが最大カウント数に達した
時に同時に他方のカウンタが上記ある一定のカウント数
に達していない場合に限り、一方の端子がローレベルと
なる。そいて、いずれか一方のカウンタが最大カウント
数に達した時には、551また552の端子がローレベルにな
ったか否かにかかわらず757の端子がハイレベルとな
り、460の端子に入力される次のクロックパルスによっ
て両方のカウンタがリセットされ551,552の端子はハイ
レベルとなる。第５図，第６図の遅延制御回路500の出
力端子461〜464のレベルは、551および552が共にハイレ
ベルのときには変化しないが、551がローレベルになっ
た時には461〜464の端子のレベルが表す数値が減少する
ように、552がローレベルになった時には増加するよう
に変化する。従って、第７図のノイズフィルタ700を使
えば、何らかのノイズ等が原因で位相比較回路52の判定
結果が突発的に狂っても直ちに誤った制御信号が出るこ
とはなく、何回かの判定結果が出るのを待って多い方の
判定結果に従った制御がかかることになる。また、早い
側と遅い側の判定回数の差が小さい時には、位相が合っ
ているものとみなされて遅延制御回路の出力は変化しな
い。

例えば、時間Ｔ毎に判定を行い（すなわち、460の端
子に加える比較的ゆっくりしたクロック信号の周期をＴ
とし）、ｎ回の判定結果が出るのを待って制御がかかる
よう構成し（すなわち、701,702のカウンタの最大カウ
ント数をｎとし）、判定回数の差がｍ回以下であれば遅
延制御回路の出力が変化しないように（すなわち、カウ
ント数がｎ−ｍになると753または755の端子がハイレベ
ルになるように）構成したとする。すると、制御がかか
るためにはｍ以上の判定回数の差が必要であり、位相が
合っているときに周期がｍ×Ｔ以下のノイズが入っても
誤った制御はかからない。従って、周期がＴ以上でｍ×
Ｔ以下のノイズの影響を低減できる。また、１回だけの
判定ではノイズによって誤判定が起き得る位相差に対し
て、そのm/n程度の位相差しかなくても、ｎ回の判定を
繰り返せばｍ回以上の差がつくため正しく制御される。
従って、ノイズフィルタをこのように設計すれば、周期
がＴ以上でｍ×Ｔ以下のノイズの影響を、m/n程度に低
減できる。

なお、ノイズの影響を除去するためにはそのノイズの
周期に対応する時間以上待って制御をかけるように必要
があるため、ノイズの周期が非常に長い時には、460の
端子に入力するクロック信号の周期を遅くするか、701,
702のカウンタのビット数を増やすことになる。

第８図は本発明のクロック信号の供給装置の別の実施
例の構成を示す。第１図の実施例では、クロック信号と
参照信号は信号ライン30,31を介してバッファ回路21に
与えられ、そこで各モジュール40に分配される。これに
対して、第８図の実施例ではバッファ21を設けず信号ラ
イン30,31から直接各モジュール40にクロック信号と参
照信号とを供給するものである。この実施例では第１図
の場合よりケーブル30,31の本数は増えるが、バッファ
回路21の遅延時間バラツキによるスキューが無い分だけ
第１図の場合より位相精度が上がる。なお、第８図にお
けるクロック源10、下位の分配先40は、第１図における
それらと同じである。また第10図、または第11図の実施
例に於ても第８図のような信号分配方法が適用できる。

更に、第８図における制御用のミニコンは、サービス
プロセッサとも呼ばれるもので、電源投入後等に配線基
板40に搭載される本体部分のラッチやメモリをリセット
したり初期値を書き込んだり等の制御を行なうためのも
のであるが、本発明の装置による位相調整が終了した時
点で第５図または第６図の遅延制御回路の出力を固定し
たり、後で述べる第９図の分周器を自己ループに切り替
えたりするための信号を供給するために、このミニコン
を使用することもできる。ここで、位相調整が終了した
か否かは、位相調整を開始してから経過した時間によっ
て知ることができる。すなわち、第７図のノイズフィル
タが551または552の端子に制御信号を出力する周期は、
460の端子に入力される低周波のクロック信号の周期
（例えば100μｓ）に、ノイズフィルタが内蔵するカウ
ンタが一周するまでのカウント数（第７図の場合は８）
を掛け算した時間である。そして、第５図の遅延制御回
路は、そのビット数をＮとしたとき（第５図の例では
４）少なくとも2^N回（第５図の例では16回）以上の制御
信号を受ければ最終的な状態に行き着いて位相調整が終
了する。上の例では100μｓ×８×16≒13ms程度であ
る。また、第４図の可変遅延回路や第５図の遅延制御回
路には４ビット構成のものを示したが、実用的には６〜
12ビット程度が最適である。その場合でも位相調整を開
始してから数秒待てば終了することになる。

また、第５図や第６図の遅延制御回路の出力を固定す
るためには、550の端子をハイレベルにすればよい。す
ると、501,502,503,504にラッチ回路の出力461,462,46
3,464に現われている信号と同じレベルがそれぞれ入力
に常に加わることになり、各出力のレベルは固定され
る。

なお言うまでもなく、第８図のサービスプロセッサは
第１図の実施例に於ても同様に使用できる。

第９図（ａ）は、第１図に示す分周器12の一実施例を
示した回路図である。ただし、この実施例では、末端の
分配先で必要とするクロック信号は、第９図（ｂ）の85
2〜855に示すような４分の１周期ずつシフトさせた４相
クロックとする（第９図（ｂ）では正極側の位相のみ示
してある）。この時、未調整クロック信号に必要な周期
は、４相クロックのシフト量に等しい時間、すなわち、
４相クロックの周期の４分の１となる。この未調整クロ
ック信号を、可変遅延回路51に入力し、その出力を第９
図（ａ）の456の端子に入力する。するとその信号は、8
01〜812のマスタスレイブ型フリップフロップに同じ位
相で加えられる。また、851は分周開始の同期を取るた
めの信号を入力する端子であり、位相比較に使う参照信
号と同じ信号を接続する。ただし、位相比較回路52の入
力負荷が参照信号側とフィードバック信号側とでなるべ
く対称になるように必要に応じてダミーの負荷等を付加
する。また、第９図（ａ）の実施例では、参照信号の周
期は未調整クロック信号の周期の８倍（従って末端の分
配先で必要とするクロック信号の周期の２倍）と仮定し
ているが、８倍以外の時には、801〜803のフリップフロ
ップが構成するシフトレジスタの段数を変えて851の端
子に加えた信号と856の端子から出力される信号が下記
の位相関係を満足するように設定する。851の端子に加
えた信号は、801,802,803,812のフリップフロップが構
成するシフトレジスタを介して856の端子に位相比較回
路52へのフィードバック信号として出力されるが、その
時の位相は第９図（ｂ）に示すように851の端子に加え
た信号を一周期より少し短い時間だけ遅らせた位相、従
って、851の端子に加えた信号を少し早めた位相とな
る。そして、856の端子からバッファ回路等を経て、フ
ィードバック信号として位相比較回路52に入力され、参
照信号（すなわち、851の端子に加えられる信号と同じ
信号）の位相と比較され、その２つの信号の位相が一致
するように可変遅延回路51が制御される。一方、801と8
03のフリップフロップの出力は、NOR回路や804〜807の
フリップフロップ等を介して808〜811のフリップフロッ
プに加えられ、852〜855の端子には第９図（ｂ）に示す
ような所望の位相関係のクロック信号が出力される。こ
こで、808〜811のフリップフロップは812のフリップフ
ロップと同じクロックで動作し、812のフリップフロッ
プから出力される信号の位相のバッファ回路の遅延時間
を加えると参照信号の位相と一致することが保証されて
いるため、そのバッファ回路と遅延時間の等価なバッフ
ァ回路を介して852〜855の端子と末端の分配先との間を
接続すれば、末端の分配先における位相が保証される。
なお、１つのLSIチップ内における回路同志の遅延時間
のバラツキは、別々のLSIチップの中にある回路同志の
遅延時間のバラツキに比べて格段に小さいため、808〜8
12のフリップフロップや上記のバッファ回路を同一のLS
Iチップ内に納めれば末端の分配先におけるクロックス
キューをより低減することができる。なお、第９図
（ａ）において、804,805のフリップフロップは無くて
も動作するが、その場合には801,803のフリップフロッ
プから806,807のフリップフロップまでの間はゲート２
段分の遅延時間がかかるため、最高動作周波数が低くな
る。従って、高速に動作させたい場合には804,805のフ
リップフロップを設けてフリップフロップからフリップ
フロップまでの間を全てゲート１段分以下の遅延時間で
つなぐのが望ましい。

また、本発明の効果を有効に引き出すためには、参照
信号の位相だけはできる限り精密に調整された位相で送
らなければならない。そのためには、第10図に示すよう
に位相比較回路52の部分だけは１つのLSIチップ41の中
に多数持たせたり、第11図に示すように位相調整機構の
部分と末端の分配先に含む論理回路の部分とを別々のLS
Iチップに切り分けたりして、参照信号のラインの本数
を減らした方が有利な場合もある。第10図および第11図
は、第１図の実施例中の下位の分配先40の部分につい
て、それぞれ他の実施例を示したものである。

第１図の実施例では参照信号も未調整クロック信号と
同様にバッファ用のLSIチップ41を介して更に下位の分
配先50に供給されるのに対し、第10図の実施例ではバッ
ファ用のLSIチップ41の中に分配先であるLSIチップ50の
数だけ位相比較回路を用意してこの中で位相比較を行な
うことになっている。バッファ用のLSIチップ41から下
位の分配先であるLSIチップ50までの信号経路は一度LSI
チップの外の通るために遅延時間が長くなりそのばらつ
きも大きくなるが、LSIチップ内部では遅延時間が短い
ためそのばらつきも小さい。従って、第10図の実施例に
よれば参照信号のスキューを小さくできる。なお、第10
図の構成にしても、分周器12の分周開始の同期を取るた
めの信号（第９図（ａ）の851の端子に加える信号）は
供給する必要がある。

第11図の実施例は、第10図の実施例を簡略化したもの
であり、可変遅延回路51や分周器12もバッファ用のLSI
チップ41の中に持たせたものである。この実施例では、
各々の分配先50を構成する各LSIチップの遅延時間ばら
つきについて個々に調整することはできないが、フィー
ドバック信号としてモジュール40上を走らせる信号線の
本数や、可変遅延回路51,位相比較回路52,分周器12等の
物量を減らすことができる。なお、第11図の実施例にお
いてフィードバック用の信号配線はバッファ用のLSIチ
ップ41の中を走らせることもできるが、その時にはバッ
ファ用のLSIチップから更に下位の分配先50の間を接続
する信号経路とフィードバック信号の経路の遅延時間を
合せるのが難しくなる。また、第11図の実施例におい
て、バッファ用のLSIチップ41の出力ピン数が不足する
ような場合には、バッファ用のLSIチップ41をモジュー
ル40の上に２個設けることになるが、その場合にも位相
比較回路52はいずれか一方のバッファ用LSIチップの中
に２個持たせることにより、参照信号ラインの本数を増
やさなくても済む。また、第１図のクロック信号発生部
10から第１図，第10図，または、第11図に示す下位の分
配先40までの参照信号を伝送する信号経路中に、第１図
の実施例ではバッファ用のLSIチップ21が設けてある
が、クロック信号発生部10のファンアウト数とケーブル
30の搭載スペースに余裕があれば、クロック信号発生部
10から１個１個の下位の分配先40までの間をケーブル30
で直接つないだ方がスキューを低減できるのは言うまで
もない。

ところで、第10図は第11図の実施例のようにフィード
バック信号がLSIの外部を走ると、分周器12のフィード
バックの出力（すなわち第9A図の856の端子）から位相
比較回路52の入力までの遅延時間が大きくなる。する
と、自動位相調整機構の動作により第９図（ｂ）に示す
851以外の信号はその分だけ左にシフトし、801のフリッ
プフロップ851の端子に入力される信号を取り込むタイ
ミングもその分だけ早くなる。ここで、そのシフト量が
456の端子に入力される信号の周期と同程度になると、4
56の端子に入力される信号の所望の山では851の端子に
入力される信号を取り込めなくなり、852〜855および85
6の端子の出力は456の端子に入力される信号の１周期分
遅れることになる。以後これを山跳びと称することにす
る。山跳びが発生すると、せっかく合いかけていた位相
が456の端子に入力される信号の１周期分ずれることに
なり、位相調整ができなくなる。これを防ぐためには、
例えば第12図に一例として示すようなシフタ回路を使用
すればよい。

第12図の回路は第９図（ａ）の分周回路の前段に接続
するものであり、1151の端子には参照信号と同じ信号を
入力し、851の端子を第９図（ａ）の851の端子に接続す
る。456の端子には、第９図（ａ）の456の端子と同じ信
号を入力する。また、1152と1153の端子に入力する信号
は、第６図の遅延制御回路500を２ビット分増設してそ
の出力の上位２ビットを接続する。そうすると、1152お
よび1153の端子が共にハイレベルの時には、1151の端子
に入力された信号は1102,1103のＤ型フリップフロップ
と1105,1106,1107のマスタスレイブ型フリップフロップ
を経由して851の端子に入力され、従ってこの場合には1
151の端子に入力された信号を456の端子に入力された信
号の４周期分遅らせて更に反転した信号、すなわち1151
の端子に入力されたのとほぼ同じ信号が851の端子に出
力され、第８図の回路は今までと同じ動作をする。とこ
ろが、ここで前述の山跳びが発生すると遅延制御回路の
出力は可変遅延回路51の遅延時間が小さくなるように変
化し続け、可変遅延回路51の遅延時間が最小になった後
には1152の端子がローレベルになる。すると、1151の端
子に入力される信号は1101のフリップフロップを経由し
て出力されることになり、1102のフリップフロップでは
所望の山で取り込めなかった信号を、半周期後の逆相ク
ロックで動作する1101のフリップフロップで取り込むこ
とになり、山跳びが解消する。なお、それでも取り込め
ない場合には1153の端子に入力される信号がローレベル
となって、851の端子に出力される信号は456の端子に入
力される信号の１周期分だけ前にシフトし、これによっ
て山跳びを解消させるように働く。また、それでも取り
込めないことが起こり得る場合には、フリップフロップ
の段数を切り替える部分を更にもう１段追加した構成に
すればよい。

第13図は、第９図の分周器に第12図のシフタ回路を接
続したり自己ループに切り替えたりするための制御回路
の１実施例である。自己ループとは分周器12のフィード
バック信号を分周器12の同期信号として使用する構成で
ある。自己ループに切り替えるための制御信号がローレ
ベルの時にはセレクタは第12図のシフタ回路の出力851
を第９図の分周器12に接続し、ハイレベルの時には857
の端子に現われる信号を接続して第９図の分周器が自己
ループを構成するようになる。857の端子に現われる信
号は856の端子のプラス極に現われる信号と同じである
が、852〜856の端子につながる負荷を等しくするため
に、第13図に示したように856と857の端子は分離して別
にラッチ回路を設けるのが望ましい。

以上からわかるように、第８図における制御用のミニ
コンは、位相調整を開始するときには第５図または第６
図の550の端子と第13図の自己ループ切り替え用の制御
信号をローレベルにし、所定の時間の後にこの２つの信
号をハイレベルにすればよい。従って、この制御用のミ
ニコンの代わりにタイマーを使うことも可能である。な
お、電源投入直後に位相調整を行う場合には、位相調整
にかかる時間よりも、LSI等の温度が安定するまでの時
間の方が長い場合も有り得る。この場合には、長い方の
時間だけ待つのが望ましい。

なお、第12図のシフタ回路についても、第９図の分周
回路における804,805のフリップフロップと同様に、110
8,1109のOR回路と1110のOR回路の間、および、1111,111
2のOR回路と1113のOR回路の間にフリップフロップを追
加すれば、フリップフロップからフリップフロップまで
の信号伝播時間を短縮して高速化することができる。

なお、位相調整時には末端の分配先へのクロック信号
の供給を止め、調整終了後に遅延制御回路の出力を固定
してから末端の分配先への供給を開始する場合には、末
端の分配先への供給を始めた後の方が山跳びが発生し易
くなる。これを避けるためには、遅延制御回路500の出
力を固定した後に、第９図（ａ）の851の端子へ入力さ
れる信号を856の端子から出力される信号に切り替えて
自己ループを構成するようにしてから末端の分配先への
供給を開始すればよい。

また、第９図（ａ）の分周器は851の端子に入力され
る同期信号の立ち上がりエッジと立ち下がりエッジの両
方を使って動作するようになっているが、場合によって
は一方のエッジにだけ山跳びが発生して他方のエッジで
は正常に取り込まれることも起こり得る。この場合で
は、同期信号の片側のエッジだけを使ってもう一方のエ
ッジを再生すればよい。そのための回路の一実施例を第
14図（ａ）に示す。この回路は、第12図のシフタ回路と
第９図（ａ）の分周回路の間に挿入する。1251の入力端
子には第12図の851の端子から出力される信号を接続
し、1261の端子から出力される信号は第９図（ａ）の85
1の端子に接続する。456の端子には第９図（ａ）の分周
回路や第12図のシフタ回路の456の端子と同じ信号を接
続する。この波形整形回路の動作は、第14図（ｂ）に示
すように、1251の端子に入力された信号を1201のフリッ
プフロップで取り込んで反転した信号1253と３段シフト
した信号1254の論理和の信号1255を作ることによって12
51の信号の立つ上がりエッジのみを使って立ち上がりと
立ち下がりの両方のエッジを発生し、更にその信号を１
段シフトして反転した信号1257と２段シフトして反転し
た信号1258の論理和の信号1259を作ることによってパル
ス幅を元通りに戻している。すなわち、1253の立ち上が
りエッジは1254のハイレベルの時点に有り、1254の立ち
下がりエッジは1253のハイレベルの時点に有るため、そ
の論理和の信号1255の立ち下がりエッジと立ち上がりエ
ッジは、それぞれ1253の立ち下がりエッジと1254の立ち
上がりエッジによって決まる。一方、1253の立ち下がり
エッジと1254の立ち上がりエッジは共に1251の立ち上が
りエッジをシフトしたものである。従って、1255の信号
の立ち下がりと立ち上がりのエッジは、両方共1251の信
号の立ち上がりエッジをシフトしたものとなる。従っ
て、1251の信号の立ち上がりエッジさえ山跳びが起こら
ないようにすれば、第14図（ｂ）に示すように1251の信
号の立ち下がりエッジに山跳びが起こっても1255の端子
以降にはその影響は伝わらない。

第15図（ａ）は下位の分配先40（例えば配線基板）内
のLSIの配置の一例を示したものであり、電気的なつな
がりは第11図に示したようになる。41は本発明の位相調
整機構を備えたクロック分配用のLSIチップ、50は本体
部分の論理を構成するための論理LSIチップである。第1
5図（ａ）はクロック分配用のLSIチップが１個の場合で
あり、ケーブル30を介して供給されるクロック信号や参
照信号はクロック分配用LSIチップ41の近くに設けたコ
ネクタで受ける。そして、クロック分配用LSIチップ41
ではこの２つの信号から第９図（ｂ）に示したような各
種クロック信号を生成し、配線基板40内の一般LSIチッ
プ50に供給する。ところで、配線基板40内に搭載する論
理の種類によっては、非常に多数のクロック信号を必要
とする場合もある。そして、１個だけのクロック分配用
LSIチップ41では出力ピンの数が足りなくなることも考
えられる。そのような場合には、その配線基板について
は第15図（ｂ）に示したようにクロック分配用LSIチッ
プ42を追加して合計２個を１枚の配線基板に搭載するこ
とが必要になるが、この時問題になるのが追加したクロ
ック分配用LSIチップ42への参照信号の供給方法であ
る。すなわち第15図（ａ）の場合と同様にコネクタで受
けた信号を両方のLSIチップ41,42に供給しようとする
と、負荷条件が変わるため第15図（ａ）の場合と第15図
（ｂ）の場合とで参照信号の位相が一致しなくなる。ま
た、チップ41用とチップ42用に別々にケーブル30を設け
るようにすると、ケーブルの本数が増える上、コネクタ
からLSIチップ41,42までの配線等を第15図（ａ）の場合
も含めて全て同じ負荷条件にしなければならず、設計上
の大きな制約になる。

この問題は、第16図に示したように片側のクロック分
配用LSI41の中に位相比較回路52を２セット設けること
により解決できる。そして、もう一方のクロック分配用
LSIチップ42の中で必要な信号は、全て41個で中継して
供給する。出力の位相と参照信号の位相の比較はLSIチ
ップ41の中で行い、その判定結果をLSIチップ42に供給
する。このようにすれば、LSIチップ42のために新たな
ケーブルを設ける必要は無くなり、コネクタからチップ
41までの配線は第15図（ａ）の場合も第15図（ｂ）の場
合も共通の設計にできる。なおその場合、第15図（ａ）
のときに使う第11図内のクロック分配用LSIチップ41と
第15図（ｂ）のときに使う第16図内のクロック分配用LS
Iチップ41の負荷条件を揃えるためには、第11図内のク
ロック分配用LSIチップ41にも位相比較回路52を２セッ
ト設けた上で一方のみを使うようにすればよい。

第17図はクロック信号に加えて参照信号の位相も精密
に合わせるための他の実施例を示したものである。第１
図と同じく10はクロック発生部、20は上位の分配先、30
はその間をつなぐ信号経路、15は参照信号の周波数を作
り出すための分周器である。また、40は第１図，第10
図，または、第11図に示す下位の分配先40と同じもので
あるが、参照信号を受ける側の端子については意識的に
反射を起こさせるために整合終端はしない。なお、この
実施例では、参照信号についてはクロック発生部10から
下位の分配先40までの間をバッファ回路21を介さずに直
接つないだ例を示している。また、この実施例における
位相基準は、分周器15の出力を固定遅延1305によって所
定の時間だけ遅延させた1353の端子における信号であ
る。第17図の実施例の特徴は、クロック発生部10から分
配先40へ送出される信号（以下、透過波と称する）が、
出力点1254を通過する時刻と、その信号が分配先40に到
達して反射し戻ってきた信号（以下、反射波と称する）
が元の出力点1354を通過する時刻を、検出できるように
なっていることにある。そして、この２つの時刻の平均
となる時刻が分配先40へ到達した時刻である。従って、
その時刻が位相基準である1353の端子の信号の到達時刻
と一致するように可変遅延回路1301を制御し、よって全
ての分配先40において参照信号の位相を揃えるようにな
っている。以下、第17図の実施例の主要部を、第18図を
用いて説明する。

第18図（ａ）は透過波および反射波の抽出手段の一実
施例についてその構成図を示したものである。1302は出
力バッファ回路、1303は透過波を抽出する回路、1304は
反射波を抽出する回路である。出力バッファ回路1302内
の、抵抗1401,1402は差動回路の出力インピーダンスを
信号経路何０の特性インピーダンスと一致させるための
ものである。また、透過波を抽出する回路1303、反射波
を抽出する回路1304は、レベルシフト回路1403,1404と
差動回路1405,1406により構成される。ここで、第18図
（ｂ）に示すように時刻t₁において1451の端子のＰ極側
に立ち下がり、Ｎ極側に立ち上がりの信号が入ったとす
る。すると、信号経路30の特性インピーダンスと抵抗14
01,1402が構成する分圧回路により、1451の端子に現わ
れたレベル変化の半分の振幅のレベル変化が、1354の端
子に現われる。そして、その信号が信号経路30に伝わっ
て分配先40の中にある端子1456に到達し、ここで反射し
て再び信号経路30を伝わって1354の端子に戻り、抵抗14
01,1402によって終端される。この時刻をt₂とする。時
刻t₂以後における1354の端子のレベルは、第18図（ｂ）
に示すように1451の端子のレベルと同じになる。ここ
で、1354の端子のＰ極側の信号を、レベルシフト回路14
03によってフルスイングの振幅の半分だけシフトする
と、1452の端子における信号は、時刻t₁において1354の
端子のＮ極側の信号と交差する。従って、この２つの信
号を差動回路1405に入力すると、時刻t₁において1454の
端子に信号が現われる。なお、厳密には1454の端子に信
号が現われるのは差動回路1450等による遅延時間分だけ
時刻t₁より後になるが、この分の補正方法については後
述する。また、これと同様に、差動回路1406の出力端子
1455には、時刻t₂において信号が現われる。

再び第17図に戻って、抽出された透過波および反射波
を使って位相補正する方法について述べる。但し、位相
基準となる1353の端子における信号の到達時刻をt₀とす
る。その位相基準の信号を可変遅延回路1307によって遅
延した信号と反射波の時刻を位相比較回路1309によって
比較し、これが一致するように可変遅延回路1307を制御
する。すると可変遅延回路1307の遅延時間は（t₂−t₀）
に収束する。可変遅延回路1306は、遅延時間が可変遅延
回路1307と同じになるように、可変遅延回路1307と同じ
構成にして共通の制御信号を用いるようにしておく。そ
して、位相比較回路1308は、透過波を可変遅延回路1306
によって遅延した信号と位相基準の信号とを比較し、こ
れが一致するように可変遅延回路1301を制御する。透過
波の時刻はt₁であり、可変遅延回路1306の遅延時間は可
変遅延回路1307の遅延時間（t₂−t₀）に等しく、位相基
準の時刻はt₀であるから、 t₁＋（t₂−t₀）＝t₀ すなわち、t₀＝（t₁＋t₂）÷２が成立し、よって透過波と反射波の平均の時刻、すな
わち、分配先40に参照信号が到達した時刻が、位相基準
の時刻と一致する。よって、全ての分配先40において参
照信号が到達する時刻を一致させることができる。本実
施例によれば、修理等のためにLSIチップやケーブルを
取替えてもその都度自動的に位相補正できる。

なお、前述のように透過波抽出回路1303や反射波抽出
回路1304には概ね差動回路１段分の遅延時間があるが、
これを補正するためには位相基準の信号の方にも遅延時
間が等価なダミーの差動回路を挿入すればよい。そのダ
ミーの差動回路と透過波抽出回路や反射波抽出回路を同
一のLSIチップ内に構成すれば各差動回路の遅延時間差
をより小さくすることができる。また、可変遅延回路13
06と1307、位相比較回路1308と1309、および、レベルシ
フト回路1403と1404は、その入力部分と出力部分にセレ
クタ回路を付けて時分割で使うことにより、いずれか一
方のみを用意するだけで済む。特に、1306と1307の可変
遅延回路は遅延時間が長くなるため２つの回路の特性を
合わせるのは難しいが、１つの回路を時分割で使えば必
然的に同じ特性になるのは明白である。また、第18図
（ａ）において、レベルシフト回路1403および1404のレ
ベルシフト量が信号振幅の丁度２分の１からずれると、
差動回路1405や1406の入力信号が交差する時刻がt₁およ
びt₂からずれるが、レベルシフト回路1403と1404のレベ
ルシフト量が等しければ、それぞれのズレは反対方向で
絶対値は等しいという関係になる。従って、レベルシフ
ト回路1403と1404のレベルシフト量が互いに等しけれ
ば、絶対値が多少ずれても、t₁とt₂の平均値は常に分配
先40に参照信号が到達した時刻となる。レベルシフト回
路1403と1404と同一のLSIチップ内に構成すれば、その
相互のバラツキを小さくすることができる。

ところで、LSIチップの信号遅延時間は温度によって
変化するため、位相調整終了後に可変遅延回路の制御信
号を固定してしまうと、その後の温度変化については位
相補正機構が働かないことになる。ところが、発熱量の
大きいLSIチップが高密度に実装された電子計算機等の
中でLSIチップの温度を常に一定に保つことは難しく、
温度センサーによって冷却装置の運転を断続しながらあ
る温度を中心にプラスマイナス何度かの範囲を変動させ
ることになる。従って、温度変動低減の限界がクロック
スキュー低減の限界を決めることになる。これを避ける
ためには、温度が上がれば回路電流を増加して負荷駆動
能力を上げ遅延時間を一定に保つような構成も考えられ
るが、温度が上がると更に発熱が増えるような構成にな
るため熱暴走を起こす危険がある。従って、熱暴走を起
こさないようにしながら、温度変動による遅延時間の変
化を低減することが必要となる。そのためには、温度に
よって制御される可変遅延回路を設ければよい。第19図
にその一実施例を示す。この回路は原クロック信号の経
路中（例えば、原クロック信号の端子と第４図の可披遅
延回路の入力端子450の間）に挿入して使用する。この
回路は第４図の可変遅延回路51と似ているが、制御信号
1561の端子とセレクタ回路の間にフリップフロップ1501
を設けた点と、どのビットの遅延時間の切り替え幅も、
第４図の回路の中で切り替え幅の最も小さいビットと同
じにした点が異なる。この回路の制御信号1561〜1563
は、末端の分配先へのクロック信号の供給が開始され運
用状態に入ってからでも温度変化があれば切り替わり得
るため、制御信号の変化によるバザードが発生しないよ
うにする必要がある。フリップフロップ1501はそのため
のものであり、1552の端子のレベルが変わった直後、す
なわち、1551と1552の端子の信号が互いに一致している
ときにセレクタを切り替えるようになっている。

第20図は温度検出回路160の一実施例について、その
構成を示したものである。第20図において、1650と1651
は電源,1561〜1563は第19図の可変遅延回路に加える制
御信号の端子、464は第５図または第６図の遅延制御回
路から加えられる制御信号の端子である。第20図の回路
において、温度を検出する部分はダイオード1601と抵抗
1602よりなる部分であり、温度が高くなるとダイオード
1601による電圧降下が小さくなって1652の端子の電圧は
上がる。そしてその電圧が、差動回路1603によるバッフ
ァを介して差動回路1604〜1606の正極側の入力に加わ
る。一方、差動回路1604〜1606の負極側の入力には、電
源電圧を抵抗によって少しずつ違う電圧に分圧した端子
1654〜1656の電圧を加える。すると、温度が低いときに
は1561,1661,1563の各端子は全てハイレベルであり第19
図の可変遅延回路の遅延時間は最大であるが、温度が高
くなるにつれて1563,1661,1561の順にローレベルになっ
ていく。従って、温度変化によるLSIチップの遅延時間
の増大と可変遅延回路の遅延時間の減少を相殺させるこ
とができる。なお、AND回路1607を設けたのは、第19図
の可変遅延回路の温度変化に対する遅延時間変化の感度
を、第４図の可変遅延回路の状態によって変えるためで
ある。すなわち、第４図の可変遅延回路の遅延時間が大
きいときは、温度変化による遅延時間変化の割合が大き
くなるため、高い感度で第５図の可変遅延回路を制御す
る必要がある。従って、この場合には３ビット全部を使
って制御する。ところが、第４図の可変遅延回路の遅延
時間が短いときには温度変化による遅延時間変化の割合
も小さくなり、この温度に３ビット全部を使って制御す
るとオーバーコントロールになる。そこで、この場合に
は1562の端子は温度によらずにローレベルにして他の２
ビットで制御するようになっている。なお、第20図の実
施例では第４図の可変遅延回路の遅延時間を464の端子
のレベルのみによって代表された例を示したが、第４図
の可変遅延回路の制御信号の複数ビットを使用し、ま
た、1654〜1656の端子のタップの数を多くしてより多く
の種類の電圧と比較するように構成すれば温度変化の影
響を更に低減できることは言うまでもない。

第21図は、本発明の更に他の実施例を示す構成図であ
る。第１図等と同様に、10はクロック発生部、20は上位
の分配先、30はその間をつなぐ信号経路、40は下位の分
配先、50は更に下位の分配先である。そしてこの実施例
では、分周器12は第２図の従来例と同様にクロック発生
部10側に設け、クロック信号の各相毎に分配先へ送出す
る。そして、この実施例における参照信号は、上記の各
相のクロック信号を分周したものをセレクタ回路1701に
よって時分割で１つずつ選択しながら送出する。そし
て、フリップフロップ1702により発振器11の発振周波数
のピッチで位相を合わせ直している。分配先40の側には
クロック信号の各相毎に１組ずつ可変遅延回路を設け、
可変遅延回路を通ったクロック信号と時分割で送られて
くる参照信号の位相を比較して、その時に送られている
参照信号に対応する相の可変遅延回路を制御する。この
実施例によれば、発振器11が発振する高周波の信号は、
クロック発生部10の中の分周器12およびフリップフロッ
プ1702までしか伝わらず、その先の部分を伝わる信号は
その半分以下の周波数となる。よってこの実施例によれ
ば、システム全体の中に１組しか存在しない分周器12お
よびフリップフロップ1702にのみ高価な高速素子を使う
ことによって、発振器11の発振周波数を上げることが可
能になる。また、第21図の実施例において、クロック信
号の各相より更に低い周波数のものを参照信号として、
位相だけをクロック信号の各相に時分割で合わせながら
送出し、分配先40の中では可変遅延回路を通ったクロッ
ク信号を分周したものと参照信号を比較しながら時分割
で順次合わせていくような方法も考えられる。このよう
にすれば、参照信号の周波数は上げずに、かつ、高周波
信号の通る部分はクロック発生部の中のごく一部のみに
納めることができる。また、第21図の実施例において
も、可変遅延回路や位相比較回路を更に下位の分配先50
の中に設けることも可能である。更に、第21図の実施例
においては、分配先40の中で可変幅の大きい可変遅延回
路で粗調整を行った後、更に下位の分配先50の中で可変
幅の小さい可変遅延回路により微調整をすうな構成も考
えられる。

第22図，第23図、および、第24図は本発明のいくつか
の実施例において使用する回路であり、公知の回路では
あるが念のために説明しておく。第22図は、第１図や第
17図の分周器15として使用するものであり、1851の端子
に入力された信号はマスタスレイブ型フリップフロップ
を通る毎に周波数が２分の１になり、1852の端子では18
51の端子の２分の1,1853の端子では４分の1,1854の端子
では８分の１の周波数の信号が得られる。第23図は、第
４図や第19図の回路に使用するセレクタであり、1956の
端子に出力される信号は、1953の端子にハイレベルが入
力されている時には1954の端子に入力された信号、1953
の端子にローレベルが入力されている時には1955の端子
に入力された信号となる。また、第21図の1701のように
３つ以上の信号の中から１つを選ぶようなセレクタは、
第23図の回路を多数設けることによって実現できる。例
えば、A,B,C,Dの４つの信号の中から１つを選ぶような
場合、第１のセレクタでA,Bの中から１つを選ぶ、第２
のセレクタでC,Dの中から１つを選び、第３のセレクタ
で第１のセレクタの出力と第２のセレクタの出力のうち
いずれかを選ぶような構成にすれば、A,B,C,Dの４つの
信号の中から１つを選ぶようなセレクタが実現できる。
第24図は、第18図（ａ）の回路に使うレベルシフト回路
である。2051の端子に入力された電圧が、トランジスタ
のベースエミッタ間電圧分だけ低い電圧となって出力端
子2052に現われる。

〔発明の効果〕

本発明によれば、クロック信号の位相をより精密に調
整し、クロックスキューを低減することができる。

【図面の簡単な説明】

第１図は本発明のクロック信号供給装置の一実施例を示
す全体構成図、第２図はクロック信号供給装置の従来例
の構成図、第３図は本発明に使用する位相比較回路の一
実施例を示す構成図とその動作波形図、第４図は本発明
に使用する可変遅延回路の一実施例を示す構成図、第５
図は本発明に使用する遅延制御回路の一実施例を示す構
成図、第６図は本発明に使用する遅延制御回路の他の実
施例を示す構成図、第７図は本発明に使用するノイズ除
去回路の一実施例を示す構成図、第８図は本発明のクロ
ック信号供給装置の別の実施例を示す全体構成図、第９
図は本発明に使用する分周回路の一実施例を示す構成図
とその動作波形図、第10図は本発明の他の実施例の一部
を示す構成図、第11図は本発明の更に他の実施例の一部
を示す構成図、第12図は本発明に使用するシフタ回路の
一実施例を示す構成図、第13図は分周器の同期信号の切
換えを行う構成図、第14図は本発明を更に改良するため
の波形成形回路の一実施例を示す構成図とその波形図、
第15図はLSIチップと信号ケーブルの接続例を示す図、
第16図は本発明の別の実施例の一部を示す構成図、第17
図は本発明の更に他の実施例を示す構成図、第18図は第
17図の実施例の一部を示す構成図とその動作波形図、第
19図は本発明の更に他の実施例の一部を示す構成図、第
20図は第19図内の温度検出回路の一実施例を示す構成
図、第21図は本発明の更に他の実施例を示す構成図、第
22図，第23図，第24図は本発明に使用する回路である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者川島誠一神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者石井修一東京都青梅市今井2326番地株式会社日立製作所コンピュータ事業部デバイス開発センタ内 (56)参考文献特開昭60−69722（ＪＰ，Ａ) 特開昭60−118922（ＪＰ，Ａ) 特開昭61−70831（ＪＰ，Ａ) 特開昭63−296117（ＪＰ，Ａ) 特開昭64−3720（ＪＰ，Ａ) 特開平２−48716（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 1/04 - 1/14

Claims

(57)【特許請求の範囲】

【請求項１】原クロック信号を発生するクロック発生器
と、前記原クロック信号を伝送する第１の信号伝送手段
と、前記第１の信号伝送手段を通過してきたクロック信
号を受けて、そのクロック信号の位相を調整してクロッ
ク信号供給先に出力する複数の可変遅延回路と、前記原
クロック信号にもとづいて位相基準信号を生成する手段
と、前記位相基準信号を伝送する第２の信号伝送手段
と、前記可変遅延回路の出力信号と前記第２の信号伝送
手段を通過してきた位相基準信号とを受け、両信号間の
位相の進み／遅れを示す信号を出力する複数の位相比較
回路と、前記位相比較回路の出力信号に応じて前記可変
遅延回路の位相調整量を前記両信号間の位相差が少なく
なる方向に変更せしめる出力を出す複数の遅延制御回路
と、前記位相比較回路と前記遅延制御回路との間に配置
され、前記位相比較回路の出力をｎ回取り込んだとき
に、進みを示す信号の回数と遅れを示す信号の回数との
差ｍを検出し、ｎ−ｍが所定値以上となったときにのみ
前記可変回路の位相調整量の変更を実施せしめるエラー
防止手段とを具備することを特徴とするクロック信号供
給装置。
【請求項２】前記エラー防止手段は位相進みを示す信号
の回数と位相遅れを示す信号の回数を計数するカウンタ
回路を含むことを特徴とする請求項１記載のクロック信
号供給装置。
【請求項３】前記可変遅延回路は遅延量の異なる遅延素
子を複数備え、前記遅延制御回路は前記位相比較回路の
出力信号に応じて前記遅延素子を選択するセレクタ回路
を含むことを特徴とする請求項１又は２何れかに記載の
クロック信号供給装置。
【請求項４】前記遅延制御回路の出力は１ビットずつ変
化するデジタル信号であり、前記セレクタ回路は該デジ
タル信号によって制御されることを特徴とする請求項３
記載のクロック信号供給装置。
【請求項５】前記遅延制御回路は前記位相比較回路の出
力信号に応じてその出力を１ビットずつ変化させるアッ
プダウン回路を含むことを特徴とする請求項４記載のク
ロック信号供給装置。
【請求項６】前記遅延制御回路は前記位相比較回路の出
力信号に応じて制御の開始時は前記セレクタ回路に対し
遅延量の大きな遅延素子を選択せしめる出力を発生する
手段を含むことを特徴とする請求項５記載のクロック信
号供給装置。
【請求項７】原クロック信号を発生するクロック発生器
と、前記原クロック信号を伝送する第１の信号伝送手段
と、前記第１の信号伝送手段を通過してきたクロック信
号を受けて、そのクロック信号の位相を調整してクロッ
ク信号供給先に出力する複数の可変遅延回路と、前記原
クロック信号のもとづいて位相基準信号を生成する手段
と、前記位相基準信号を伝送する第２の信号伝送手段
と、前記可変遅延回路の出力信号と前記第２の信号伝送
手段を通過してきた位相基準信号とを受け、両信号間の
位相の進み／遅れを示す信号を出力する複数の位相比較
回路と、前記位相比較回路の出力信号に応じて前記可変
遅延回路の位相調整量を前記両信号間の位相差が少なく
なる方向に変更せしめる出力を出す複数の遅延制御回路
と、前記可変遅延回路の位相調整が完了した時点で前記
遅延制御回路の出力信号を保持する手段とを具備するこ
とを特徴とするクロック信号供給装置。
【請求項８】前記保持する手段は、前記遅延制御回路が
動作開始してから所定時間後に前記遅延制御回路の出力
を保持する信号を前記遅延制御回路に与えるタイマーを
含むことを特徴とする請求項７記載のクロック信号供給
装置。
【請求項９】原クロック信号を発生するクロック発生器
と、前記原クロック信号を伝送する第１の信号伝送手段
と、前記第１の信号伝送手段を通過してきたクロック信
号を受けて、そのクロック信号の位相を調整して出力す
る複数の可変遅延回路と、前記可変遅延回路の出力クロ
ック信号を分周して複数の相のクロック信号を出力する
複数の分周回路と、位相基準信号を伝送する第２の信号
伝送手段と、前記分周回路の出力信号と前記第２の信号
伝送手段を通過してきた位相基準信号とを受け、両信号
間の位相の進み／遅れを示す信号を出力する複数の位相
比較回路と、前記位相比較回路の出力信号に応じて前記
可変遅延回路の位相調整量を前記両信号間の位相差が少
なくなる方向に変更せしめる出力を出す複数の遅延制御
回路と、前記第２の信号伝送手段を通過してきた位相基
準信号の位相をシフトして出力するシフタ回路とを有
し、該シフタ回路の出力で前記分周回路の各出力間の同
期をとることを特徴とするクロック信号供給装置。
【請求項１０】前記シフタ回路は前記第２の信号伝送手
段を通過してきた位相基準信号の立ち上がりエッジと立
ち下がりエッジのいずれか一方にもとづいて前記分周器
の同期信号を生成する手段を含むことを特徴とする請求
項９記載のクロック信号供給装置。
【請求項１１】前記シフタ回路と前記分周器との間にセ
レクタ手段がさらに配置され、該セレクタ手段は前記分
周器の出力と前記シフタ回路の出力とを受け、前記可変
遅延回路が位相調整中は前記シフタ回路の出力を前記分
周器に与え、前記可変遅延回路の位相調整が終了すると
前記分周器の出力を該分周器の同期信号として該分周器
に与えることを特徴とする請求項９又は10記載のクロッ
ク信号供給装置。
【請求項１２】さらに前記位相比較回路と前記遅延制御
回路との間に配置され、前記位相比較回路の出力をｎ
（複数）回取り込んだときに、進みを示す信号の回数と
遅れを示す信号の回数との差ｍを検出し、ｎ−ｍが所定
値以上となった時にのみ前記可変遅延回路の位相調整量
の変更を実施せしめるエラー防止手段を有することを特
徴とする請求項７乃至11何れかに記載のクロック信号供
給装置。
【請求項１３】前記位相基準信号を生成する手段からの
位相基準信号を受けてその位相を調整する第２の可変遅
延回路と、該第２の可変遅延回路からの前記第２の信号
伝送手段へ向かう前記位相基準信号の所定基準点におけ
る通過時刻と前記第２の信号伝送手段を伝送してその先
端で反射して前記所定基準点に戻ってきた時刻とを検出
する手段と、その時間差に応じて前記第２の可変遅延回
路の遅延量を変更する手段とを有することを特徴とする
請求項１乃至12何れかに記載のクロック信号供給装置。
【請求項１４】クロック信号源からクロック信号を使用
する装置にクロック信号を分配するシステムであって、
前記クロック信号源は、原クロック信号を発生するクロ
ック発生器と、前記原クロック信号にもとづいて位相基
準信号を生成する手段とを有し、前記クロック信号を使
用する装置は、前記原クロック信号を伝送する第１の信
号伝送手段と前記位相基準信号を伝送する第２の信号伝
送手段とで前記クロック信号源と接続され、複数のモジ
ュールからなり、前記各モジュールは前記第１の信号伝
送手段を通過してきたクロック信号を受けて、そのクロ
ック信号の位相を調整してクロック信号供給先に出力す
る複数の可変遅延回路と、前記可変遅延回路の出力信号
と前記第２の信号伝送手段を通過してきた位相基準信号
とを受け、両信号間の位相の進み／遅れを示す信号を出
力する複数の位相比較回路と、前記位相比較回路の出力
信号に応じて前記可変遅延回路の位相調整量を前記両信
号間の位相差が少なくなる方向に変更せしめる出力を出
す複数の遅延制御回路とを有し、さらに前記各モジュー
ルは複数のLSIチップから構成され、前記位相比較回路
は前記各モジュールの中の単一のLSIチップ中に配置す
ることを特徴とするクロック信号供給システム。
【請求項１５】前記LSIチップの温度を検出して温度に
対応する信号を出力する手段と、前記温度検出手段の出
力に応じて前記可変遅延回路の遅延量を制御する手段と
を有することを特徴とする請求項14記載のクロック信号
供給システム。