JPH0431451B2 - - Google Patents

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JPH0431451B2
JPH0431451B2 JP60186521A JP18652185A JPH0431451B2 JP H0431451 B2 JPH0431451 B2 JP H0431451B2 JP 60186521 A JP60186521 A JP 60186521A JP 18652185 A JP18652185 A JP 18652185A JP H0431451 B2 JPH0431451 B2 JP H0431451B2
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、自動信号遅延調整装置に関し、特
に、同期デイジタルデータ処理システムにおける
伝搬時間変動の有害な影響を克服するための改善
された手段に関するものである。
［従来の技術］ 同期データ処理システムにおける伝搬時間変動
により生じる特定的な問題はクロツク分配システ
ムの設計に関して生じる。たとえば、伝搬時間の
変動は、システムの異なる部分へ与えられるクロ
ツクのスキユーを生じ得る（クロツクの到着する
タイミングにずれが生じる）。典型的には、ステ
ートマシンにおいては、システムが各サイクルで
その状態を変更する。次の状態は、通常各サイク
ルの終りの時点で存在する値（たとえば、レジス
タ、フリツプフロツプ等）により決定される。シ
ステム内にたとえば異なるクロツク伝搬のために
スキユーが存在するならば、次の状態を決定する
これらの値が、異なる時点で利用可能になる。こ
れらの値が次の状態を決定するための正確な値に
なるために十分な時間を保証する１つの方法は、
最大のスキユー時間を通常のシステムサイクル時
間に加えることである。この場合、システムサイ
クル時間が増大する。ここで、システムサイクル
時間とは、そのシステムが１つのサイクルを完了
するためにかかる時間をいう。
今日の高性能システム（デイジタル装置を用い
て設計されたコンピユータまたは他のシステム）
においては、サイクル時間におけるこのような増
大はシステム速度に非常に有害な影響を及ぼし得
る。
データ処理システムにおけるスキユーの主たる
原因は、製造工程の誤差により集積回路チツプ間
に生じる伝搬時間変動の結果である。これはクロ
ツク分配回路の場合に特に気になる問題である。
なぜならばチツプ間伝搬時間遅延はシステムを通
じて分配されるクロツクにスキユーを生じるから
である。
スキユーの問題に対する１つの解決法は、チツ
プ間の誤差をより小さなものとするように、チツ
プ製造工程を改善してチツプをより均一にするこ
とである。しかしながら、要求されるであろうコ
ストの増大のため、この解決法は経済的に現実的
なものではない。
スキユーを最小にするために用いられている解
決法の他の形式は、たとえば、発明者エス・エ
イ・テイグほかの、1984年５月８日に発行され
た、アメリカ合衆国特許番号4447870の“データ
処理システムにおける基本クロツクタイミングを
設定するための装置”に開示されるような、クロ
ツク分配システムの手動的な（またはオペレータ
により制御された）調整を行なうことである。手
動的なまたはオペレータにより制御される調整を
行なわなければならないという不便のほかに、こ
の解決法はまた、必要とされるであろう労働力お
よび／または設備が増大するために高価である。
システムクロツクと正確に同期しない時間に信
号が受信されるかもしれないような通信受信回路
に関してはクロツクのスキユーはまた問題を提示
し得るということに注目すべきである。たとえ
ば、発明者ピー・アール・ウイリーに対して1975
年９月23日に発行されたアメリカ合衆国特許第
3908084の“高周波キヤラクタ受信機”に開示さ
れるような、非同期受信信号を処理するための特
別な同期技術が開発される。しかしながら、異な
るフアクタが要求されるため、このような技術
は、この発明が向けられるチツプ間伝搬時間変動
の問題を解決するためには適当ではない。
この発明の広い目的は、データ処理システムに
おける伝搬時間差により生じる問題点を減少させ
るための改善された手段を提供することである。
この発明のより特定的な目的は、デイジタルデ
ータ処理システムにおけるチツプ間スキユーを大
いに減少させるための改善された手段を提供する
ことである。
この発明の他の目的は、クロツク分配システム
によつて与えられるクロツクのスキユーを減少さ
せるための改善された手段を提供することであ
る。
この発明のもう１つの目的は、手によるまたは
オペレータの制御による調整を必要とすることな
く、比較的簡単で経済的な態様で、スキユーを減
少させるための、前述の目的の１またはそれ以上
の目的に従う改善された手段を提供することであ
る。
前述の目的の１またはそれ以上の目的に従うこ
との発明のさらに他の目的は、最もよく知られた
論理フアミリーで実現されることができるスキユ
ーを減少させるための改善された手段を提供する
ことである。
前述の目的の１またはそれ以上のものによるこ
の発明のさらに他の目的は、VLSI（超大規模集積
回路）技術に使用するのに特にうまく適したスキ
ユーを減少させるための手段を提供することであ
る。
［課題を解決するための手段］ この発明に係る自動信号遅延調整装置は、入力
信号と電気回路により発生された出力信号との間
に、それらに応答して、所望の伝搬遅延を自動的
に与えるための自動信号遅延調整装置であつて、
遅延手段、選択手段、供給手段、検出手段、およ
び阻止手段を備える。
遅延手段は、入力信号に応答して、その入力信
号に対して異なる遅延を有する複数個の遅延信号
を発生する。選択手段は、複数個の遅延信号を順
次選択する。供給手段は、遅延信号のうち選択さ
れた信号を電気回路へ与える。検出手段は、出力
信号から抽出された信号に応答して、供給手段か
ら出力された遅延信号によつて与えられる伝搬遅
延が実質適に前記所望の伝搬遅延に等しいかどう
かを決定する。阻止手段は、現に出力された遅延
信号が、前記所望の伝搬遅延と実質適に等しい伝
搬遅延を与えていることが決定されるとき、異な
る遅延信号の選択を妨げる。
検出手段は、入力信号に関して予め定められた
遅延を有する比較信号を抽出するための手段と、
比較信号と出力信号から抽出された信号との間の
時間関係を比較して、選択された遅延信号によつ
て与えられる伝搬遅延が実質的に前記所望の伝搬
遅延に等しいかどうかを決定するための手段とを
含む。予め定められた遅延は前記所望の伝搬遅延
に基づいて選ばれる。
［作用］ この発明に係る自動信号遅延調整装置において
は、入力信号に対して異なる遅延を有する複数の
遅延信号が発生され、それらのいずれかが選択さ
れる。その選択された遅延信号によつて与えられ
る伝搬遅延が実質的に所望の伝搬遅延に等しいか
どうかが決定される。現に選択された遅延信号に
よつて与えられる伝搬遅延が所望の伝搬遅延と実
質的に等しくないならば、異なる遅延信号が自動
的に選択され、現に選択された遅延信号によつて
与えられる伝搬遅延が所望の伝搬遅延と実質的に
等しいならば、異なる遅延信号の選択が妨げられ
る。
したがつて、入力信号に対して所望の伝搬遅延
が自動的に与えられる。
［実施例］ この発明の特定的な性質ならびに、その他の目
的、利点、用途および特徴は、添付図面とともに
行なう以下の説明から明らかとなろう。
同一の数字および記号は図面を通じて同一のエ
レメントを示す。
まず第１図を参照して、メインクロツクＣに応
答して従来の態様でクロツク信号Csをデータ処理
回路８へ分配させるための複数個のクロツク分配
チツプ５ａを用いたクロツク分配システム５が示
される。ここで前に指摘したように、スキユーの
変動に適合するようにシステムサイクル時間が延
ばされる必要がないように、すべてのチツプ５ａ
から分配されたクロツク信号Csは、互いに実質的
に同期される（すなわち、メインクロツクＣに関
して同じ一定の遅延を有する）ことが重要であ
る。
次に第２図を参照して、出力クロツクCsと、メ
インシステムクロツクＣとの間の相対的遅延を自
動的に所望の一定の値に調節するための手段を組
入れた、第１図のクロツク分配チツプ５ａの特定
の好ましい構成が示される。理解すべき、第１図
に示す他のチツプ５ａは、好ましくは、同様な態
様で実現され、そのため、データ処理回路８へ印
加される結果的に生じる分配されたクロツク信号
ＣのすべてはメインクロツクＣに関して実質的に
同じ一定の遅延を与えるように調整され、それに
より実質的にそれらの間の任意のスキユーを除去
する。
第２図に示すクロツク分配チツプ５ａの好まし
い項により詳細に考察しよう。図示したように、
メインクロツクＣは、多タツプ付遅延線１２に沿
つてそれらの場所に依存してメインクロツクＣに
関して連続的により多きな遅延を有する複数個の
出力１２ａを与える多タツプ付遅延線１２へ印加
される。図示したように、多タツプ付遅延線１２
は、たとえば、一連のゲート１２ｂを含む。
第２図の遅延線出力１２ａは、マルチプレクサ
１４へ印加される。マルチプレクサ１４は、遅延
線カウンタ１８から印加されるカウント出力１８
ａによつて決定される出力１２ａの特定のものを
選択する。マルチプレクサ１４の出力が現われる
結果的に生じる選択されたクロツクC′は、同じチ
ツプ上に配置された従来のクロツク駆動回路１６
へ印加されて、データ処理回路８（第１図）へ分
配されるべき出力クロツク信号Csを発生する。好
ましい実施例では、クロツク駆動回路１６はすべ
て同じチツプ上にあるので、出力クロツク信号Cs
の間には無視し得るスキユーが生じ、それらは、
それゆえに、メインクロツクＣに関して実質的に
同じ一定の遅延を有しているものと想定される。
しかしながら、第１図のチツプ５ａの他のものに
よつて発生されるクロツク信号Csは、チツプ間の
変動のためメインクロツクＣに関して異なる遅延
を有するものと予想できる。説明されている第２
図の好ましい実施例は第１図のチツプ５ａのすべ
てによつて生じるブロツク信号Csのための実質的
に一定なクロツク遅延を自動的に得る態様は、第
２図の説明が進むに従つて明らかとなろう。
第２図において、多タツプ付遅延線１２へ印加
されるほかに、メインクロツクＣはまたメインク
ロツクＣに関して遅延でd0を有する遅延されたク
ロツク信号Cdを発生する正確な固定遅延２４へ
印加される。この遅延されたクロツク信号Cdは
位相比較器２６の一方入力２６ａへ印加され、他
方、クロツク駆動回路１６からの典型的な出力信
号Csは他の位相比較入力２６ｂへフイードバツク
される基本的には、第２図における好ましいクロ
ツク分配チツプ５ａの動作は、位相比較器２６が
クロツク信号CdおよびCsが（第３Ａ図のｄでた
とえば示されるような）メインクロツクＣに関す
る異なる遅延を検出するごとに、カウント信号が
位相比較器出力２６ｃで発生するようにされるよ
うになるようにされる。このカウント信号によつ
て、マルチプレクサ１４によつて選択された出力
１２ａが（たとえば第３Ｂ図に示されるように）
遅延されたクロツクCdと、メインクロツクＣに
関して同じ遅延d0を実質的に有する出力クロツク
信号Csを発生するようなカウントにカウント出力
１８ａが達するまで（カウンタリセツト入力Ｒへ
印加されるスタート信号Ｓによつて設定される初
期カウントから）カウンタ１８はカウントし、そ
のときにカウント信号は、メインクロツクＣに関
してCsのために与えられるそのとき存在する遅延
d0が一定のままになるように除去される。
このように、第２図の回路は、正確な遅延２４
によつて決定される、メインクロツクＣに関する
正確な遅延を有する出力クロツク信号Csを与える
ように自動的に調整される。第１図のクロツク分
配クロツク５ａのすべてが同様な態様で設計され
ることができるので、クロツク分配システムのチ
ツプ５ａのすべてからのクロツク信号Csは、この
有利な態様で、メインクロツクＣに関して実質的
に同じ遅延が自動的に与えられることができ、こ
れは電源オンの初期設定の間にたとえば達成され
てもよい。
第２図に示される好ましい実施例の利点は、正
確な遅延２４が、公知の長さのワイヤまたはマイ
クロストリツプを用いて簡単にかつ経済的に実現
されることができるということである。さらに、
多タツプ付遅延線１２のために用いられる一連の
ゲート１２ｂもまた、簡単にかつ経済的に実現さ
れる。そのような一連のゲート１２ｂを用いて得
られる精度は乏しいが、回路性能についての何ら
有害な影響はない、なぜならば不正確さはフイー
ドバツク作用によつて自動的に取除かれるからで
ある。
次に第４図を参照して、第１図のチツプ５ａの
より特定的な好ましい実施例が図解される。第２
図に関して既に考察したものと同様な機能を行な
う構成要素には同じ記号が与えられている。ま
た、第２図に特定的に示されない第４図の構成要
素には100よりも大きな数字を付した。
第２図におけるように、第４図のメインクロツ
クＣは多タツプ付遅延線１２へ印加され、その遅
延線１２の出力１２ａは、順次、マルチプレクサ
１４へ印加され、マルチプレクサ１４は、カウン
タ１８によつて与えられるカウント出力１８ａに
応答して作動し、クロツク駆動回路１６へ与える
ためこれらの出力１２ａの特定のものを選択して
出力クロツク信号Csを発生する。
また第２図におけるように、第４図のメインク
ロツクＣは、正確な遅延２４を介して、位相比較
入力２６ａへ印加され、他方、クロツク駆動回路
１６からの典型的な出力クロツク信号Csは他の位
相比較入力２６ｂへ印加される。第４図は、この
位相比較回路２４が典他的にはフリツプフロツプ
１２４を含んでもよいことを示しており、フリツ
プフロツプ入力Ｄは遅延クロツク信号Cdが印加
される位相比較入力２６ａとして働き、フリツプ
フロツプ入力Ｋは、出力クロツク信号Csが印加さ
れる位相比較入力２６ｂとして働き、かつフリツ
プフロツプ出力Ｑは位相比較出力２６ｃとして働
く。第４図に記されているように、クロツク信号
Csは、（カウンタ１８およびフリツプフロツプ１
２４のような）クロツクされる構成要素のクロツ
ク入力Ｋへ印加されるクロツクとして用いられ、
他方、（たとえばパワーアツプ初期設定の間に与
えられる）スタート信号Ｓはそれらを所望の初期
状態へリセツトするためこれらの構成要素のリセ
ツト入力Ｒへ印加される。
第５図は自動クロツク遅延調整の典型的な例の
間、第４図の実施例におけるメインクロツクＣ、
遅延されたクロツクCd、出力クロツクCs、位相
比較器出力２６ｃおよび他の適切な出力のための
典型的なグラフを示す。より明瞭化のために、第
３Ａ図、第３Ｂ図、および第７図に示すものと同
様に、第５図に示す波形も、理想的な形式で示さ
れている。
第４図に示すように、位相比較器出力２６ｃ
（第５図のグラフＤ）は２−クロツク遅延された
位相、比較器信号２６ｄ（グラフＥ）を与える２
個の一連のフリツプフロツプ１１１を介してOR
ゲート１１０へ印加される。一連のフリツプフロ
ツプ１１１を用いることは、それがその後に続く
論理における準安定性の問題を減少させるという
点において有利である。メインクロツクＣに関す
るCsの遅延がグラフＣ（第３Ａ図も参照）のd1に
よつて示されるCdの遅延と等しくないためにク
ロツクCs（グラフＣ）の立上り時に、遅延された
クロツクCd（グラフＢ）がローであれば、位相比
較器出力２６ｃ（グラフＤ）もまたローであろう。
この位相比較器出力信号２６ｃは２個の一連のフ
リツプフロツプ１１１へ印加されるので、遅延さ
れた位相比較器信号２６ｄ（グラフＥ）は２クロ
ツク期間早い位相比較器出力２６ｃのそれぞれに
対応する。
第４図に示すように、遅延された位相比較器出
力信号２６ｄ（グラフＥ）はORゲート１１０の
入力へ印加され、他方、ロツクフリツプフロツプ
１１２はロツク信号１１２ａ（これは最初のロー
の値にセツトされる）をORゲート１１０の他の
入力へ与える。ORゲート１１０は２個の入力、
すなわちOR出力１１０ａおよび反転OR出力１
１０ｂを有する。したがつて、位相比較器出力信
号２６ｃ（グラフＤ）がローのとき、OR出力１
１０ａはローであり、他方反転OR出力１１０ｂ
はハイであり、かつ位相比較器出力信号２６ｃが
ハイであれば、その逆となる。
さらに第４図を参照して、反転OR出力１１０
ｂがANDゲート１１４の入力へ印加され、他方、
OR出力１１０ａはANDゲート１１６の入力へ印
加される。２−ビツトカウンタ１１７の出力１１
７ａおよび１１７ｂがANDゲート１１４および
１１の各々の２個の他の入力へ印加され、前記カ
ウンタ１１７の４個のカウント（０、１、２およ
び３）は第５図のグラフＦに示される。２−ビツ
トカウンタ１１７に関してORゲート１１０およ
びANDゲート１１４および１１６によつて行な
われる論理は、次のようになることが理解されよ
う。３のカウント時に両カウンタ出力１１７ａお
よび１１７ｂがハイになるので、２−ビツトカウ
ンタ１１７のカウントが３に達するごとにAND
ゲート１１４および１１６が能動化される。この
ように、ANDゲート１１４および１１６が（カ
ウンタ１１７が３のカウントに達する結果とし
て）能動化されるごとに、ANDゲート出力１１
４ａ（グラフＧ）は反転OR出力１１０ｂの状態
に対応し、反転OR出力１１０ｂの状態は、順
次、遅延された位相比較器出力信号２６ｄ（グラ
フＥ）の現在の状態の反転に対応する。他方
ANDゲート出力１１６ａ（グラフＨ）はOR出力
１１０ａの現在の状態に対応し、OR出力１１０
ａの現在の状態は、順次、ロツク信号１１２ａの
状態に対応する。
第５図に示される例から理解されるように、２
−ビツトカウンタ１１７（グラフＦ）がまず３の
カウントに達すると（それによつてANDゲート
１１４および１１６が能動化される）、遅延され
た位相比較器出力２６ｄ（グラフＥ）はローとな
る。なぜならば出力クロツクCs（グラフＣ）の遅
延は（グラフＣにおける遅延差d1で示される）遅
延クロツクCdの遅延よりも小さいからである。
その結果、反転OR出力１１０ｂに現われる結果
的に生じるハイレベルによつて、AND出力１１
４ａ（グラフＧ）は、２−ビツトカウンタ１１７
（グラフＦ）のカウント３の間にハイとなり、そ
れによつて、順次、遅延線カウンタ１８（グラフ
Ｈ）は、その初期カウント０からカウント１に進
み、それによつて、マルチプレクサ１４は次のよ
り大きな遅延線タツプ１２ａを選択する。これ
は、減少された遅延差d2（グラフＣ）がCsおよび
Cd間で得られるようにCsの遅延を増大させる。
OR出力１１０ａは２−ビツトカウンタ１１７の
カウント３の間ローであるので、ANDゲート出
力１１６ａ（グラフ）もまたローとなり、その
ため、ANDゲート出力１１６ａがロツクフリツ
プフロツプ１１２のデータ入力ＤへのORゲート
１２０を介して印加されるとき、ロツクフリツプ
フロツプ出力１１２ａ（第５図のグラフ）はロ
ーのままである。
２−ビツトカウンタ１１７（第５図のグラフ
Ｆ）が２回目にカウント３に達すると、遅延され
た位相比較器出力（グラフＥ）は、CsとCdとの
間の残りの遅延差d2（グラフＣ）のためなおもロ
ーである。したがつて、２−ビツトカウンタ１１
７がカウント３に前に到達したときに説明したよ
うに（グラフＦ）、AND出力１１４ａは再度ハイ
となり、遅延線カウンタ１８（グラフＨ）をカウ
ント２へ進め、他方、ロツクフリツプフロツプ出
力１１２ａは再びローのままである。
第５図に示される特定の例に対しては、遅延線
カウンタ１８をその第２のカウントへ進めること
によつて、Csの遅延が増大され、それによりメイ
ンクロツクＣ（グラフＡ）に関するCsの遅延では、
第５図のグラフＣにおけるd3＝０の表示で示され
るように、Ｃに関してCdの遅延と実質的に等し
いと想定する。CsおよびCd間でこの一致に達し
た結果として、位相比較器出力２６ａは今、第５
図のグラフＤで示すように、ハイとなり、それに
よつて、順次、遅延された位相比較器出力２６ｄ
（グラフＥ）は２クロツク期間遅れてハイとなり、
その期間は２−ビツトカウンタ１１７がカウント
３に３回目に達したとき（グラフＦ）に対応す
る。このように、２−ビツトカウンタ１１７がこ
の３回目のカウント３の発生の間に、AND出力
１１４ａ（グラフＧ）はローであり、他方、AND
出力１１６ａ（グラフ）はハイとなりかつOR
ゲート１２０を介して、グラフＪに示すようにロ
ツク信号１１２ａをハイにセツトするようにロツ
クフリツプフロツプ１１２の入力へ通される。
ロツク信号１１２ａがいま説明したようにハイ
になると、ロツク信号１１２ａはORゲート１２
０を介してロツクフリツプフロツプ１１２のデー
タ入力へフイードバツクされるので、それはこの
ハイのセツテイングにロツクされるということが
理解されよう。ロツク信号１１２ａはまたORゲ
ート１１０へ印加されるので、ロツク信号１１２
ａがハイレベルにロツクされたこれによつて、そ
の後、ローレベル出力がANDゲート１１４へ印
加されてそれが能動化されることが防止される。
したがつて、遅延線カウンタ１８がさらに進むの
が防止され、それによつてCdおよびCs間の所望
の一致した関係にロツクする。これに関して、２
−ビツトカウンタ１１７は、CdおよびCs間の位
相差を検出することと、カウンタ１８を進めるこ
とを交互に行なうことを与え、それによつてCsと
Cdとの間の所望の一致関係におけるロツクを容
易にするという点において有利であるということ
が注目されよう。
第６図は、さらに第４図の実現のためにどのよ
うにしてエラーチエツクが行なわれるのかを示
す。２つの形式のエラーチエツクが第６図に示さ
れる。第１に、第２図の遅延線カウンタ１８のカ
ウントが印加されるカウンタデコーダ１３０が設
けられる。デコーダ１３０は、ハイの出力信号１
３０ａを、ORゲート１３２を介してエラーフリ
ツフロツプ１３４のデータ入力Ｄへ与えるように
従来の態様で構成されかつ配置される。遅延線カ
ウンタ１８のカウントは予め定められる最大カウ
ントを越えて進めば（Cdに一致するためCsに加
えられるのに必要とされる遅延が、遅延線１２に
よつて与えられることができるよりも大きいとい
うことを示す）、デコーダ出力１３０ａがハイと
なり、それによつてエラーフリツプフロツプ出力
１３４ａをハイにセツし、エラーを示すように、
エラーフリツプフロツプ１３４をセツトする。
第６図に示されるエラーチエツクの第２の形式
は、遅延されたクロツク信号Cdをエラーチエツ
ク遅延回路１３６へ印加されることにより与えら
れる。エラーチエツク遅延回路１３６は、さらに
遅延されてたクロツク信号Cdeを（ORゲート１３
２を介して）エラーフリツプフロツプ１３４に与
える。第７図のグラフＡ、ＢおよびＣは、それぞ
れＣ、CdおよびCdeのための典型的な波形を示す。
第７図のｄ＋によつて示されるように、もしもメ
インクロツクＣに関するCsの遅延がCdeよりも大
きければ（この場合CsおよびCd間では何の正し
い一致も得られることができない）、エラーフリ
ツプフロツプ１３４がセツトされ（CsおよびCde
が共にハイであるので）、エラーを示すエラーフ
リツプフロツプ出力１３４ａをハイにセツトす
る。一旦セツトされると、エラーフリツプフロツ
プ１３４はセツトされたままである。なぜならば
エラーフリツプフロツプ出力１３４ａは、ORゲ
ート１３２を介してエラーフリツプフロツプ１３
４のデータ入力Ｄへフイードバツクされる。
特定の好ましい実施例を参照してこの発明を説
明してきたが、構成、配列および用途についての
種々の変形が、この発明の真の範囲および精神を
逸脱することなく可能であるということを理解す
べきである。たとえば、ここに開示した発明は、
また、クロツク信号のみならず他の形式の信号間
で与えられる遅延についてスキユーを除去しまた
は制御するためにも適用できる。したがつて、こ
の発明は、前掲の特許請求の範囲の範囲内にある
すべての可変は変形および修正を包含するものと
して考えられるべきである。
［発明の効果］ 以上のようにこの発明によれば、入力信号に対
して所望の伝搬遅延を自動的に与えることが可能
となるので、データ処理システムにおいて信号の
スキユーを減少させることができる。
【図面の簡単な説明】
第１図は一般に、従来のクロツク分配システム
を示す電気ブロツク図である。第２図はこの発明
による第１図のクロツク分配チツプ５ａの好まし
い実現を示す電気ブロツク図である。第３Ａ図お
よび第３Ｂ図は、第２図のクロツク分配チツプ５
ａ全体的な動作を示すタイミング図を含む。第４
図は第２図に示されるクロツク分配チツプ５ａの
より特定の実現を示す電気的なブロツク図であ
る。第５図はこの発明による自動クロツク遅延調
整の特定の例のための第４図の実現の動作を示す
タイミング図である。第６図は第４図の実現のた
めどのようにしてエラーチエツクがさらに行なわ
れるかを示す電気的なブロツク図である。第７図
は第６図の動作を示すタイミング図を含む。 図において、５はクロツク分配システム、５ａ
はクロツク分配チツプ、８はデータ処理回路、１
２は多タツプ付遅延線、１４はマルチプレクサ、
１６はクロツク駆動回路、２６は位相比較器、１
８はカウンタ、２４は正確な遅延、１２ｂはゲー
トを示す。

Claims (1)

  1. 【特許請求の範囲】 １ 入力信号と電気回路により発生された出路信
    号との間に、それらに応答して、所望の伝搬遅延
    を自動的に与えるための自動信号遅延調整装置で
    あつて、 前記入力信号に応答して、前記入力信号に対し
    て異なる遅延を有する複数個の遅延信号を発生す
    るための遅延手段と、 前記複数個の遅延信号を順次選択する選択手段
    と、 前記遅延信号のうち選択された信号を前記電気
    回路へ与えるための供給手段と、 前記出力信号から抽出された信号に応答して、
    前記供給手段から出力された遅延信号によつて与
    えられる伝搬遅延が実質的に前記所望の伝搬遅延
    に等しいかどうかを決定するための検出手段と、 現に出力された遅延信号が、前記所望の伝搬遅
    延と実質的に等しい伝搬遅延を与えていることが
    決定されるとき、異なる遅延信号の選択を妨げる
    ための阻止手段とを備え、 前記検出手段は、 前記入力信号に関して予め定められた遅延を有
    する比較信号を抽出するための手段と、 前記比較信号と前記出力信号から抽出された信
    号との間の時間関係を比較して、選択された遅延
    信号によつて与えられる伝搬遅延が実質的に前記
    所望の伝搬遅延に等しいかどうかを決定するため
    の手段とを含み、 前記予め定められた遅延は前記所望の伝搬遅延
    に基づいて選ばれる、自動信号遅延調整装置。 ２ 前記阻止手段は、選択された遅延信号が、前
    記所望の伝搬遅延と実質的に等しい伝搬遅延を与
    えているということを前記検出手段が決定したと
    きに、選択された遅延信号の選択をロツクインす
    るための手段を含む、特許請求の範囲第１項記載
    の装置。 ３ 前記比較信号を抽出するための手段は、前記
    入力信号が与えられる固定遅延を含み、前記比較
    信号は前記固定遅延からの出力信号から抽出され
    る、特許請求の範囲第１項記載の装置。 ４ 前記固定遅延は予め定められた長さの導体を
    含む、特許請求の範囲第３項記載の装置。 ５ 前記比較手段は位相比較器を含む、特許請求
    の範囲第１項記載の装置。 ６ 前記選択手段は、カウント手段と、選択され
    た遅延信号によつて与えられる伝搬遅延が前記所
    望の伝搬遅延と実質的に等しくないことを示す前
    記検出手段に応答して前記カウント手段を進める
    ための手段と、前記カウント手段のカウントに依
    存して、前記回路へ与えるための他の遅延信号を
    選択するための手段とを含む、特許請求の範囲第
    １項記載の装置。 ７ 前記選択手段は前記カウント手段のカウント
    に応答して前記遅延信号の１つを選択するための
    マルチプレクサ手段を含む、特許請求の範囲第６
    項記載の装置。 ８ 他の遅延信号を選択するための前記手段は、
    前記カウント手段の信号によつて、先に選択され
    た遅延信号の遅延よりも、前記入力信号に関して
    より大きな遅延を有する遅延信号を選択するよう
    に作動する、特許請求の範囲第６項記載の装置。 ９ 前記カウント手段を初期カウントに設定する
    ための手段を含む、特許請求の範囲第８項記載の
    装置。 １０ 前記阻止手段は、現に出力されている遅延
    信号が前記所望の伝搬遅延に実質的に等しい伝搬
    遅延を与えているということを示す前記検出手段
    に応答して、前記カウント手段のカウントの変化
    を妨げるように作動する、特許請求の範囲第８項
    記載の装置。 １１ 前記阻止手段は、前記所望の伝搬遅延に実
    質的に等しい伝搬遅延を与えることが決定される
    とき、選択された遅延信号の選択をロツクインす
    るための手段を含む、特許請求の範囲第８項記載
    の装置。 １２ 前記カウント手段が予め定められたカウン
    トまで進むと、エラー表示を発生する手段を含
    む、特許請求の範囲第８項記載の装置。 １３ 前記遅延信号のいずれもが前記所望の伝搬
    遅延を与えることができないときエラー表示を発
    生するための手段を含む、特許請求の範囲第８項
    記載の装置。 １４ 前記遅延手段は多タツプされた遅延手段を
    含む、特許請求の範囲第８項記載の装置。 １５ 前記遅延手段は複数個の直列接続されたゲ
    ートを含み、前記遅延信号は前記ゲート間の接続
    から得られる、特許請求の範囲第８項記載の装
    置。 １６ 前記電気回路が集積回路チツプ上に設けら
    れ、かつ前記電気回路のための所望の伝搬遅延を
    自動的に与えるための前記自動信号遅延調整装置
    もまた前記チツプ上に設けられる、特許請求の範
    囲第１項記載の装置。 １７ 複数個の前記チツプが設けられ、前記入力
    信号は前記チツプの各々へ与えられ、各調整装置
    ごとの前記予め定められた遅延は、前記調整装置
    からの出力信号が実質的に何のスキユーも有さな
    いように選ばれる、特許請求の範囲第１６項記載
    の装置。 １８ 各チツプはクロツク分配回路でありかつ前
    記入力信号はクロツクである、特許請求の範囲第
    １７項記載の装置。
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