JPS6170831A

JPS6170831A - 自動信号遅延調整装置

Info

Publication number: JPS6170831A
Application number: JP60186521A
Authority: JP
Inventors: ローレンス・ポール・フローラ; マイクル・アンソニー・マツカラツク
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1984-08-29
Filing date: 1985-08-23
Publication date: 1986-04-11
Also published as: US4637018A; JPH0431451B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

発明の背景この発明は、一般に、データ処理システムに関する５の
（゛あり、特に、同期デＣジタルデータ処理システムに
（ト３（プる伝搬時間変動の有害な影響を克服りるｌ；
めの改善された手段および方法に関するしのである。回明データ処理システムにお

【ブる伝搬時間変動にｊ、
り生じる特定的な問題）エフロツク分配システムの設；
１に関して生じる。たとえば、伝搬時間の変動は、シス
テムの異なる部分へ与えられるクロックの怠へあるゆが
みを生じ得る。このようなゆがみがタイミング上の問題
を作り出４のを回避するために、従来からの解決法は、
クロックが到達する而に、すべてのデータ信号がそれら
の目的地のストレージ」ニレメント（たとえば、フリッ
プフロップ）に到達するのを保証するように、最大ゆが
１ノを最小システムクロックル時間へ加えることである
。今日の高性能システム（ディジタル装置を用い’Ｃｇ
２　Ｑｌされた」ンビュータまたは他のシステム）にお
いては、サイクル時間におけるこのようａ増大はシスデ
ム速度に非常に有害な影響を及ぼし得る。データ処理システムにおりるゆがみの主たる原因は、製
造工程のトレランスにより集積回路チップ間に生じる伝
搬　ｉ　間変動の結果である。これはクロック分配回路
の場合に特に気になる問題である、なぎならばデツプ聞
伝搬時間遅延はシステムを通じて分配されるクロックに
ゆがみを生じるからである。ゆがみの問題に対する１つの解決法は、ジップ間のトレ
ランスをより小さな乙のとするよ）に、チップ製造工程
を改善してチップを」、り均一にすることである。しか
しながら、要求される（゛あろうコストの増大のため、
この解決法は粋済的に現実的な乙のではない。ゆがみを最小にするために用いられているｒｎｎ演法他
の形式は、とえば、発明者ニス・王？・ティグほかの、
１９８４年５月８日に発行された、アメリカ合衆国特許
番号４，４４７，８７００″データ処理システムにおけ
る暮本タロツクタイミングを設定するための装置″に開
示される上うな、クロツクブ）配シスデムの手動的な（
またはオペレータにより制御された）調整を行なうこと
である、手動的なまた（ユＡ“ベレータにより制御され
る調茅を行なわな【プればならないという不便のほかに
、この解決法はまた、必要とされるであろう骨動ノフお
よび７／または設備が増大するために高価７：♂りる１
□ システムクロックと正しく同相でない時間にｆＨ号が受
信されるかししれないような通信受信回路に関しＣはク
ロックのゆがみはまた問題を提示し１！？るということ
に注目タベきである。たとえば、発明者ピー・アール・
ウィリーに対して１９７５年９月２３０に発光されたア
メリカ合衆国特許第３．９０８．０８４の゛″高周波キ
ャラクタ受信機゛′に０１１示されるような、非同期受
信信号を処理するだめの特別１ｃ　Ｉｉ＋Ｉ　Ｉ！ＩＩ
技術が開発されている。しかしくｊがら、異なる７１ク
タが要求されるため、この°よう／、【技術は、この発
明が向けられるチップ間化＋１１２１＋￥間変動問題を
解決するためにはこのような技１刊　１よ）凶肖　で　
（ユイｔい　。発明の概要この発明の広い目的は、データ処理シス１−ムにおける
伝搬時間差により生じる問題点を減少さヒるための改善
された手段および方法を促１１（することである。この発明のより特定的な目的は、ディジタルラータ処理
システムに３５けるデツプ副ゆがみを大いに減少させる
ための改善された手段および方法を提供することである
。この発明の他の目的は、クロック分配シスｆ！・。によって与えられるクロックのゆがみを広義探り減少さ
せるための改善された手段および方法を１７洪すること
である。この発明のもう１つの目的は、手によるまたはオペレー
タの制御による調整を必要とすることなく、比較的簡単
で経済的な態様で、異議深くゆがみを減少させるための
、前述の目的の１またはてれ以上の目的に従う改善され
た手段おにひ／ｊンムタ提供することである。前述の目的の１またはそれ以上の目的に従うこの発明の
さｌうに他の目的は、最もよく知られた論即ファミリー
−（実現されることができるゆがみを減少させるための
改善された手段および方法を提はｊ　１ｊることである
。前述の目的の１またはそれ以上のものによるこの発明の
さらに他の目的は、ＶＬＳＩ（超大規模集り一回路）技
術に使用１するのに特にうまく適した。ゆがみを減少さヒるための手段および方法を提供するこ
とである。この発明の特定の好ましい実施例において、上述した目
的は、複数個のクロック分配チップの各々ごとに自動ク
ロックゆがみ除去回路を提供することに、にって達成さ
れる。好ましいインプリメンｉ−シ」ンにおい−Ｃは、
この自動クロックゆがみ除去回路は、多タップ付が延線
と、各クロック分配−１−ツブのチップ伝搬遅延を自動
的に調整するための正確な定遅延回路を含むフィードバ
ック回路を用いで、クロック分配システムによって与え
られる出力クロックのためのメイシンステムクロック；
二関して実質的に同じ一定の予め定められる遅延を与え
る。この発明の特定的な性質ならびに、その池の目的、利点
、用途および特徴は、添イリ図面とともに行なう以下の
説明からより明らかとなろう。発明の詳細な説明同一の数字および記号は図面を通じて同一のｔシメン１
〜を示り。まず第１図を参照して、メインクロックＣに応答して従
来の態様でクロック（３＠　Ｃ、をデータ処理回路８、
分配二ａｒｃい。複数ヨ。つ。ツウ分配デツプ５ａを用
いたクロック分配システム５が示される。ここで前に指
摘したように、ずぺてのチップ５ａから分配されたクロ
ック信号ＯＳは、システムサイクル時間がゆがみの変動
に適合するように延ばされる必要がないように、盈いに
￥質的に同期される（ずなわち、メインクロックＣに関
して同じ一定の遅延を有する）ことが重要Ｃある。次に第２図を参照して、出力クロックＣ５と、メインシ
ステムクロックＣとの間の相対的遅延を自動的に所望の
一定の１直に調節するための手段を組入れた、第１図の
クロック分配チップ５ａの特定の好ましいインブリメン
ｊ−ジョンが示される。１１′ｌ！解すへさ［ユ、第１図に承り他のデツプ５ａ
は、好ましく　ｌｊ、同（］主な態様で実現され、その
ため、ｉ−夕迅狸回路８へ印ＩＪｌｊされる結果的に生
じる分配されたりＵツク信６　Ｇのすべてはメインクロ
ックＣに関しＣ実質的に同じ一定の遅延を与えるように
ａｌＪ　ｌｐｚされ、それにより実質的にそれらへの間
の任なのゆがみを除去する。第２図に示すクロック分配チップ５ａの好ましいインプ
リメンテ−シコンをより詳細に考察しよう。図示したよ
うに、メインクロックＣは、多タップ付近延線１２に泊
ってそれらの場所に依存してメインクロックｃｔ、＝ｍ
して１ｔＩＩＪ−的により大きな遅延を（ｉする複数個
の出力１２ａを与える多タップ（”Ｉ’　ｉ！Ｍ延線１
２へ印加される。図示したように、多タップ付近延線１
２は、たとえば、ゲート１２１１のストリングを含む。第２図のｕＹ延線出力１２ａは、遅延線カウンタ１８か
らそこへ印加・されるカウント出力゛１ε（ａによって
決定される出力１２ａの特定のものを選ＩＲするマルチ
プレクサ１４へ印加される。ンルヂｆレクザ１４の出力
に現われる結果的に生じるｊハ沢されたクロックＣ−は
、同じチップ上に配置ｄ８１だ従来のクロック駆動回路
１６へ印加さ１′シー（、Ｔ−タ処理回路８（第１図）
ｌ＼分配されるべさ出力クロック信号Ｃ５を発生ずる。好ましい実／Ａ例では、クロック駆動回路１６は寸へて
同じチップ上にあるので、出力クロックｆ：：　＠　Ｃ
５の間にシよ無視し青るゆがみが生じ、それらは、それ
ゆえに、メインクロックＣに関して実質的に同じ一定の
ｉ７延を有しているものと想定される。しかしながら、
第１図のデツプ５ａの他のものによって発生されるクロ
ック信号Ｃ９は、チップ間の変動のためメインクロック
Ｃに関して意義のある、異なる）■延を＃ｉ覆るものと
予想できる。説明されている第２図の好ましい実施例は
第１図のチップ５ａの寸へてによって生じるり［１ツク
信＠ＣＳのための実Ｙ′Ｉ的に一定なりロック遅延を自
動的に（昇るｊｊ７１．１％は、９１２図の説明か進む
に従って明らかどなろう。９〕２図においＣ１多タツプイ・１遅延線１２へ印加さ
れる（Ｊかに、メインクロックＣはまたメインク［」ツ
クＣに関して遅延ｄ。をイｊｉｌる遅延されたりＬ１ツ
クＩＲ弓Ｃよを発生する正確な固定遅延２４へ印加さね
る。この遅延されたクロッ９１８号Ｃよは位ｕ１比較器
２６の一方入力２６ａへ印加され、他）５、クロック駆
動回路１６からの典型的な出力信号Ｃ１は他の位相比較
人力２６ｂへフィードバックされるｕ　Ｎ　’４的には
、第２図における好ましいクロック分配チップ５ａの動
作は、位相比較器２Ｇかクロック信号ＣｊおよびＣ５が
（第３Ａ図の（１でｌ：どえば示されるような）メイン
クロックＣに関する異なる遅延を検出するごとに、カウ
ント信号が位相比較器出力２６ｃで発生するようにされ
るようになるようにされる。このカウント信号によって
、カウンタ１８は、マルチプレクサ１４によつ−Ｃ選択
された出力１２ａが（たとえば第３［３図に示されるよ
うに）′ｉ！延されたクロックＣｃＬと、メインクロッ
クＣに関して同じ遅延ｄ。を実質的にイ」する出力クロ
ック信号Ｃ５を発生するようなカウントにカウント出力
１８ａが）！１する１て゛（カウンタリセット人力Ｒへ
印加されるスター１〜信号Ｓによって設定される初期カ
ラン１−から）　カウントし、イのとさにカウント信号
は、メインクロックＣ１，：Ｉｌｌ！ＩＬ、てＣ８のた
めに与えられる（のどさｑ在する遅延ｄ０が一定のまま
になるように除去される。このＪ：うに、第２図の回路は、正確な遅延２４によっ
て決定される、メインクロツクＣに関する正確な遅延を
有する出力クロック化ｊｌＣ８を与えるように自動的に
ＷＪＭされる。Ｆ１図のクロック分配チップ５ａのすべ
てが同様な態様でＢ２訓されることができるので、クロ
ック分配シスデムのチップ５ａのすべてからのクロック
信号Ｃ３は、この右利な態様で、メインクロックＣに関
して実質的に同じ遅延が自動的に与えられることかてさ
。これは電源オンの初１１１］設定の間にたとえば達成さ
れてもよい。第２図に示される好ましい実施例の利点【、１、正１１
ｆ１°イに遅延２　／Ｉが、公知の長さのソイ翫７また
ｔよマイク〔Ｊス１−・リップを用いて簡単にかつ経済
的に実現ごｌ′ｔ　＜：ｙことか（”さるということＣ
ある。さらに、３９７７１号遅延線１２のために用いら
れるゲート１２１）のス１〜リングもまた、簡単にかつ
経済的に実現される。そのようなゲー１−１２ｂのスト
リングを用いて１９られる精度は乏しいが、回路性能に
ついての何ら有害な影蕾はない、なぜならば不正確さは
フ１゛−ドパツク作用によって自動的に取除か１′シる
から（ある。次に：８４四を参照して、第１図のチップ５ａのより特
定的な好ましい実施例が図解される。第２図に関して既
に考寮した乙のと同様な）幾能を行な゛うコンポーネン
トには同じ記号が与えられている。また、第２図に特定的に示されない第４図のコンボーネ
ン１−に＋、ｌ　１００よりも大きな数字を付した。第２図によｉ（プるにうに、第４図のメインクロッ＜’
　Ｃｌｉ多タップ何遅延線１２１＼印加され、その遅延
線１２の出力１２ａは、順次、マルチプレクサト１１＼
印加され、マルチプレク→）１４１ま、カウンタ１８に
よって与えられるカラン１−出力ｌ　８１１（二応答し
て作動して、りＵツク駆動回路１６１＼ＩＪえるためこ
れらの出力１２ａの１、°１定のしのを人α１１りして
出力クロックはｉ弓Ｃ０を発生ずる。また第２図におけるように、第４図のメインイア０ツク
Ｃは、正確な遅延２４を介し文、位＋１１比較入力２６
ａへ印加され、池方、クロック駆動回路１６からのＤＩ
！型的な出力クロック信号Ｃ５は池の１を相比較入力２
６ｂへ印加される。第４図【ユ、この位相比較回路２４
が！ＩＩＩ型的にはフリップノロツブ１２４を含んでも
よいことを示しており、ノリツブフロップ人力りは遅延
り［１ツク信号０孤が印加される位相比較入力２６ａと
し′Ｃ動さ、ノリツブフロップ人力には、出力クロック
化’Ａ　Ｃｓが印加される位相比較入力２６ｈとして動
さ、かつノリツブ７０ツブ出力Ｑは位相比較出力２６Ｃ
として動く。第４図に記されているように、／７０ツイ
７信号ＯＳは、（カウンタ１８およびフリップノロツブ
１２４のような）クロックされるコンポーネントのり〔
１ツク入力Ｋｌ＼印加されるクロックどしτ用いら１′
シ、他／ｊ、（たとえばパワーアップ初期設）Ｌ’の間
に与えられる）スタート信号Ｓはそれらを所望の初期状
態ヘリセットするためこれらのコンポ−、ネントのリセ
ツ１−人力Ｒ／＼印加される。第５３図（Ｊ自動クロック遅延調整の典型的な例の間、
第４図の実／１１！ｉｌ！１１１におけるメインクロッ
クＣ１遅延されたクロックＣ，，Ｌ、出力クロックＣ８
１位相比較器出力２６Ｃおよび他の適切な出力のための
典型的なグラフを示す。より明瞭化のために、第３Ａ図
、第３Ｂ図、および第７図に示すものと同を上に、第５
図に丞す波形し、理想的な形式で示されている。第４図に承りように、位相比較器出力２６Ｇ（第５図の
グラフＤ）は、２−クロック遅延されたイＣｌ相比較器
仏８２６ｄ　（グラフＥ）を与える２飼のフリップフロ
ップ１１１のス［・リングを介してＯＲゲート１１０へ
印加される。フリップ７０ツブ１１１のこのストリング
を用いることは、それがその後に続く論理にｄ５ける準
安定性の問題を減少させるという点において有利である
。クロックＣ，（グラフＣ）の立ち上がるとぎ、遅延さ
れたクロックＣｃＬ（グラフＢ）は、メーインクＬ１ツ
ンＣに関するＣ５の遅延がグラフＣ（第３Ａ図し参照）
のｄ、によって示されるＣ上の遅延と秀しくないので、
ローＣあれば、位相比較器出力２６Ｇ（グラフＤ）もま
たローであろう。この位相比較器出力信号２６ｃは２個
の７リツプフロツノ”１″１１からなるストリングへ印
加されるので、ＭｂＬされた位相比較器信号２６ｄ　（
グラフＥ）は２クロック期間早い位相比較器出力２６ｃ
のぞれに対応する。第４図に示寸ように、遅延された位相比較器出力信号２
６ｄ　（グラフＥ）はＯＲゲー１〜１１０の人力へ印加
され、他方、ロックフリップフロップ１１２はロック信
号１１２ａ（これは最初はａ　−の（０にセラ１〜され
る）をＯＲゲート１１０の他の入力へ巧える。ＯＲゲー
ト１１０は２周の人力、ずなわちＯＲ出力１１０ａおよ
び反転ＯＲ出力１１０ｂを自り゛る。したがつ−Ｃ１位
位相比較器出カイｚ２６０　（グラフＤ）が〇−のとさ
・、ＯＲ出力１１０　ｉｌ　ｔＪ、ローＣ゛あり、他方
反転ＯＲ出力１１０ｂけハーイてあり、かつｆヴ泪比較
器出力信号２６Ｃがハ、１′であれば、その逆となる。さらに第４図を参照して、反転ＯＲ出力１１０［１がＡ
　Ｎ　ｌ）ゲート１１４の入力へ印加され、他方。ＯＲ出力１１０ａはＡＮＤゲート１１６の入力へ印ｌｌ
１１されろ。２−ピッｊ〜カウンタ１１７の出力１１７
、ｌおよび１’１７ｂがＡＮＤゲート１１４および１１
６の各々の２個の他の入力Ｉ＼印加され、前記カウンタ
１１７の４１１！ｉｌのカウント（０，’１．２４ンよ
ひ３＞ｔよ第５図のグラフＦに示される。２−ビットカ
ウンタ１１７に関してＯＲゲート１１０ＪヅよひＡＮＤ
ゲート１１４Ｊ３よび１１６によってｆ］イｆ！つれる
論理【ユ、２−ビットカウンタ１１７のカウントが３に
遂するごどに、ＡＮ　Ｄゲーｌ−１１４’＝Ｔ３　Ｊ：
び１１Ｇは、両カウンタ出力１１７ａ　、Ｈよび１１７
ｂのカラン１−のときにハイになるので能動化されると
いうことが理解されよう。このように１、へＮ　Ｄゲー
ト１１４Ｊ＞よび１１６が（カラン＜ｌ　１１７がＪ〕
のカラン１−に達する結果として）能動化されるごとに
、ＡＮＤゲート出力１１・１ａ（グラフＧ）は反転ＯＲ
出力１１０Ｌ＋の状態に対応し、それは、順次、遅延さ
れた位相比較器出力信号２６ｄ　（グラフＥ）の現在の
状態の反転に対応し、他方ＡＮＤゲート出力１１（３ａ
（グラフ１」）はＯＲ出力１１０ａの現在の状態に対応
し、それは順次、ロック信号１１２ａの状態に対応り′
る。第５図に示される例から理解されるように、２−ビット
カウンタ１１７（グラフ１：）がまず３のカウントに達
すると（それによってＡＮＤゲート１１４および１１６
が能動化される）、遅延さｈだ位相比較器出力２６ｄ（
グラフＥ）はローどなる、なぜならば出力クロックＣｓ
　　＜グラフＣ）の遅延は（グラフＣにおけるガ延差ｄ
１て示される）遅延クロックＣ（Ｌの遅延よりも小さい
から−Ｃある。その結末、反転ＯＲ出力１１０ｂに現われる結果的に生
じるハイレベルによって、ＡＮＤ出力１１４ａ　　（グ
ラフＧ）は、２−ビットカウンタ１１７（グラフＦ）の
カウント３の間にハイとなり、それによって、順次、遅
延線カウンタ１８（グラノ１−１　＞　ｌ：Ｌ、二どの
θノ期カウントＯからカウント１に進み、それによって
、マルチブレクリ１４は次のより大さな遅延線タップ１
２ａ　（！−選択する。これは、減少された遅延Ｎｄ２
（グラフＣ）がＣ６およびＣえ間で１！′？られるよう
なＣｓの遅延を増大させる。ＯＲ出力１１０ａは２−ピッ［−力ウンタ１１７のカウ
ント３の間口−であるので、ＡＮＤゲート出力１１６ａ
（グラフＩ）ちまた偽となり、そのため、ロックフリッ
プ７Ｏツブ１１２のデータ人力りへＯＲゲート１２０を
介して印加されるとき、［１ツクノリツ１７０ツブ出力
１１２ａ（第５図のグラフＩ）はローのままである。２−ごットカウンタ１１７（第５図のグラフＦ）が２回
目にカウント３に達すると、遅延された位（１比９Ｉ器
出力（グラフＥ）は、Ｃ９とＣＬとの間の残りの遅延差
ｄ、（グラフＣ）のためなおもローＣある。したがって
、２−ビットカウンタ１１７がカウント３に先に到達し
たときに説明したように（グラフＦ）、ＡＮＤ出力１１
４ａは再度ハイとなり、ａ延線カウンタ１８〈グラフＨ
）をカウント２へ進め、他方、ロックノリツブノロツブ
出力１１２ａが再びローに留まる。第５図に示される特定の例に対しては、遅延線力・ンン
タ１８をその第２のカウントへ）焦めることによって、
Ｃ９のＵ延が増大され、（れによりメインクロックＣ（
グラフＡ）に関するＣつの遅延は、第５図のグラフＣに
おけるｄ、＝Ｏの表示て示されるように、Ｃに関してＣ
菰の遅延と実質的に等しいと想定する。Ｃ２およびＣ，
間でこの一致に達した結果として、位相比較器出力２６
ａは今、第５図のグラフＤで示すように、ハイとなり、
それによって、順次、遅延された位相比較器出力２６ｄ
　（グラフＥ）は２クロック期間遅れ（ハぞとなり、そ
のｗｊ間は２−ピントカウンタ１１７がカウント３に３
回目に達したとき（グラフＦｉｌ二対応する。このよう
に、２−ビットカウンタ１１７がこの３回目のカウント
３の発生の間に１．へＮＤ出力１１４ａ（グラフＧ）は
今ローでｄＭつ、他方、ＡＮＤ出力１１６ａ（グラフｌ
−１）　Ｇ、１ハイとなり（グラフＩ）かつＯＲゲー１
−１２０を介しで。グラフ、ノに承すようにロック信号１１２ａをハイにセ
ットＪ−るようにロックフリップフロップ１１２の入力
へ通される。ロック１５号１１２ａがちょうど説明したようにハイに
なるど、ロック信号１７２ａはＯＲグー１〜１２０を介
して°Ｕラックリップフロップ１１２のアーク人力ｌ＼
フィードバックされるので、それはこのハイのセツティ
ングにロックされるということが理解されよう。ロック
信号１１２ａはまたＯＲゲート１１０／＼印加されるの
で、ロック信号１１２ａのハイレベルにロックされたこ
れによって、芝の後、ローレベル出力がＡＮＤゲー１−
１１４へ印加されてそれが能動化されるのを防止する。したが）で、遅延線カウンタ１８がざらに進むのが防止
され、イれにＪ、ってＣ，ＬおよびＣ２間の所望の一致
した関係にロックＪ゛る。これに関して、２−ヒッｔ−
カウ／り１１７ハ、Ｃ，オ、１＝ｃＦｃｓ　ｍｆＪ１１
゛？相芹を検出°・ノることと、カウンタ１８を進める
こととの間の変更を与え、それによってＣ９とＣｔとの
間の所望の整合された関係におけるロックを容易にする
という点におい−Ｃｈ刊であるということが注目されよ
う。第６図は、さらに第４図の実現のためにとの」、うにし
て１ラーチエツクが行なわれるのかを示１ノ′。２９の形式のエラーチェックが第６図に示される。。第１に、第２図の遅延線カウンタ１８のカラン１−が印
加されるカウンタデコーダ１３０が設りられる。デコー
ダ１３０は、ハイの出力信号１３０ａを、ＯＲゲート１
３２を介してエラーフリラグノロツブ１３４の１−少入
力りへ与えるように従来の態様で借成されかつ配置８れ
る６遅延線カウンタ１８のカウントは予め定められる思
人カラン１−を越えて進めば（ＣｄＬに一致するためＣ
３に１ｊ１１えられるのに必要とされる遅延が遅延線１
２によって与えられることができるよりも大きいという
ことを示す）、デコーダ出力１３０ａがハイとなり、そ
れによってエラーフリップフロツブ出力１３７Ｉａをハ
イにセットし、エラーを示すように、しラーフリップフ
ロップ１３４をセットする。第６図に示されるエラーチェックの第２の形式各ユ、さ
らに遅延されたクロック信号Ｃ、Ｌａを発生ずるエラー
ヂエツク遅延回路１３Ｇへ（ＯＲゲート１３２を介して
〉エラーフリップフロップ１３４１＼の遅延されたクロ
ックイｎ　号ＣｃＬを印加することによ−）（！コえら
れる。第７図のグラフＡ、８およびＣ（ユ、二とれそ′
れＣ１ＣよおよびＣＩＬ６のための典型的イｒ波形を示
ｆ０第７図のｄ＋によって示されるように、もしもメイ
ンクロックＣに関するＣ３の遅延がＣ北よりも大きけれ
ば（この場合Ｃ８おにびＣｄ　間では何の正しい一致も
１ｑられることができすい）、エラーフリップフロップ
１３４がセットされ（Ｃ，およびＣ４ａが共にハイであ
るので）、」ン−を示ザためエラー７リツプ７０ツブ出
力１３４ａをハイにセットする。一旦ヒットされると、
エラーフリグラフ【】ツブ１３４はセットされたこｔま
（゛ある、＜７１ｚｔｉらばエラーフリップ７０ツ゛）
出力１３４ａは、ＯＲゲー１−　’＋　３２４：介して
エラーノリツブ７０ツブ１３４のデータ人力Ｄヘフｒ−
ｌ・ハックされる＠１、一定の９７ましい実施例を参照してこの発明を説明
してきたが、構成、配列および用）↑につい−（の種々
の変形が、この発明の夷の範囲ｄ３よびｆ７’ｉ神を逸
脱することなく可能であるということをｌｌｐ解リベす
である。たとえば、ここに開示した発明は、また、クロ
ック伝８のみならず他の形式の（ｇ　’４Ｅ間で与えら
れる遅延のゆがみを除去しまたは制御するためにも適用
でさる。したがって、この発明は。前掲の特許請求の範囲の範囲内にあるずへ（の可能な変
形および修正を包含するものとして考えられるべきであ
る。

【図面の簡単な説明】

第１図は一般に、従来のクロック分配システムを示す電
気ブロック図である。第２図はこの発明による第１図のり１１ツクブ１配チツ
プ５ａの好ましい実現を示す電気ブロック図である。第３Ａ図おＪ、び第３Ｂ図は、第２図のり【１ツク分配
チップ５ａの全体的な動ｎ・を示すタイミング図を含む
。第４図は第２図に示されるクロック分配チップ５ａのよ
り特定の実現を示１電気的なブロック図【・ある１、第５図はこの発明による自動りＯツク遅延調整の１−１
定の例のための第４図の実現の動作を示すタイミング図
である。第６図は第４図の実現のためどのようにしてエラーヂＴ
ンクがさらに行なわれるかを示す電気的なブロック図Ｃ
ある。第７図は第６図の動作を示寸タイミング図を含す。図におい℃゛、５はクロック分配システム、５ａ（ユク
Ｉ」ツク分配−１ツ、ｔ、８はデータ処理回路、１２（
よ多タップ付′！１延線、１４は？ルヂブレクサ、’Ｉ
　６　ＬＬイノロック駆動回路、２６は位相比較ヨ、１
８；Ｊカランウ、２４は正１．ＩＣな遅延、１２ｂはゲ
ー１−を示す。図面の浄書（内容に変更だし；ＦＩＧ、３Ａ。ＦＩＧ、３Ｂ。〈のｇ　ＯＬａＪ　Ｌ　ａニー１ＦＩＧ、６゜エテーＦＩＧ、７゜手続補正口（方式）１、事件の表示昭和６０年特許願第　１８６５２１　　号２、発明の名
称自動信号遅延調整装置３、補正をする者事件との関係　特許出願人住　所　　アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス、（番地なし）名　称　　バロース・コーポレーション代表者　　ポペ
ット・ジョーンズ４、代理人住　所　大阪市東区平野町２丁目８番地の１　平野町八
千代ビル自発補正６、補正の対象図面全図７、補正の内容ｌ墨で描いた図面全図を別紙のとおり補充致します。な
お内容についての変更番よありません。以上

Claims

【特許請求の範囲】

（１）電気回路のための所望の伝搬遅延を自動的に与え
るための自動信号遅延調整装置であって、前記装置は、入力信号に応答して、前記入力信号に対して異なる遅延
を有する複数個の遅延された信号を発生するための遅延
手段と、前記遅延された信号のうち選択された信号を前記回路へ
与えるための手段と、選択された遅延された信号によって与えられる伝搬遅延
が実質的に前記所望の伝搬遅延に等しいかどうかを決定
するための手段と、現に選択された遅延された信号によって与えられる伝搬
遅延が前記所望の伝搬遅延と実質的に等しくないと決定
されれば、異なる遅延された信号を自動的に選択するた
めの手段と、現に選択された遅延された信号が、前記所望の伝搬遅延
と実質的に等しい伝搬遅延を与えていることが決定され
るとき、異なる遅延された信号の選択を妨げるための手
段とを備えた、自動信号遅延調整装置。
（２）前記選択を妨げるための前記手段は、選択された
遅延された信号が、前記所望の伝搬遅延と実質的に等し
い伝搬遅延を与えているということを前記決定手段が示
したときに、選択された遅延された信号の選択をロック
インするための手段を含む、特許請求の範囲第１項記載
の装置。
（３）前記回路は、前記回路の伝搬遅延を示す前記入力
信号に関する時間関係を有する少なくとも１個の出力信
号を発生し、前記決定手段は前記入力信号に関して予め
定められた遅延を有する比較信号を抽出するための手段
を含み、前記予め定められた遅延は前記所望の伝搬遅延
に基づいて選ばれ、かつ前記決定手段はまた、前記比較
信号と、前記出力信号との間の時間関係を比較して、選
択された遅延された信号によって与えられる伝搬遅延が
実質的に前記所望の伝搬遅延に等しいかどうかを決定す
るための手段を含む、特許請求の範囲第１項記載の装置
。
（４）前記比較信号を抽出するための手段は、前記入力
信号が与えられる固定遅延を含み、前記比較信号は前記
固定遅延からの出力信号から抽出される、特許請求の範
囲第３項記載の装置。
（５）前記固定遅延は予め定められた長さの導体を含む
、特許請求の範囲第４項記載の装置。
（６）前記比較手段は位相比較器を含む、特許請求の範
囲第３項記載の装置。
（７）前記自動的に選択する手段は、カウント手段と、
選択された遅延された信号によって与えられる伝搬遅延
が前記所望の伝搬遅延と実質的に等しくないことを示す
前記決定手段に応答して前記カウント手段を進めるため
の手段と、前記カウント手段のカウントに依存して、前
記回路へ与えるための他の遅延された信号を選択するた
めの手段とを含む、特許請求の範囲第３項記載の装置。
（８）自動的に選択するための前記手段は前記カウント
手段のカウントに応答して前記遅延された信号の１つを
選択するためのマルチプレクサ手段を含む、特許請求の
範囲第７項記載の装置。
（９）他の遅延された信号を選択するための前記手段は
、前記カウント手段の進行によって、先に選択された遅
延信号の遅延よりも、前記入力信号に関してより大きな
遅延を有する遅延信号を選択するように作動する、特許
請求の範囲第７項記載の装置。
（１０）前記カウント手段を初期カウントに設定するた
めの手段を含む、特許請求の範囲第９項記載の装置。
（１１）前記防止手段は、現に選択されている遅延され
た信号が前記所望の伝搬遅延に実質的に等しい伝搬遅延
を与えているということを示す前記決定手段に応答して
、前記カウント手段のカウントの変化を妨げるように作
動する、特許請求の範囲第９項記載の装置。
（１２）前記妨げる手段は、前記所望の伝搬遅延に実質
的に等しい伝搬遅延を与えることが決定されるとき、選
択された遅延信号の選択をロックインするための手段を
含む、特許請求の範囲第９項記載の装置。
（１３）前記カウント手段が予め定められるカウントま
で進むと、エラー表示を発生する手段を含む、特許請求
の範囲第９項記載の装置。
（１４）前記遅延された信号のいずれもが前記所望の伝
搬遅延を与えることができないときエラー表示を発生す
るための手段を含む、特許請求の範囲第９項記載の装置
。
（１５）前記遅延手段は多タップされた遅延手段を含む
、特許請求の範囲第９項記載の装置。
（１６）前記遅延手段は複数個の直列接続されたゲート
へを含み、前記遅延された信号は前記ゲート間の接続か
ら得られる、特許請求の範囲第９項記載の装置。
（１７）前記電気回路が集積回路チップ上に設けられ、
かつ前記回路のための所望の伝搬遅延を自動的に与える
ための前記自動信号遅延調整装置もまた前記チップ上に
設けられる、特許請求の範囲第３項記載の装置。
（１８）複数個の前記チップが設けられ、前記入力信号
は前記チップの各々へ与えられ、各調整装置ごとの前記
予め定められた遅延は、前記調整装置からの出力信号が
実質的に何のゆがみも有さないように選ばれる、特許請
求の範囲第１７項記載の装置。
（１９）各チップはクロック分配回路でありかつ前記入
力信号はクロックである、特許請求の範囲第１８項記載
の装置。
（２０）印加された入力信号、およびそれによって発生
されるべき出力信号に関して、電気回路のための所望の
伝搬遅延を自動的に与えるための方法であって、前記印加された入力信号に応答して、前記印加された入
力信号に関して異なる遅延を有する複数個の入力信号を
発生するステップと、前記回路へ与えるため前記入力信号のうちの１つを選択
するステップと、前記入力信号の選択された信号によって与えられる伝搬
遅延が実質的に前記所望の伝搬遅延に等しいかどうかを
決定するステップと、現に選択された入力信号によって与えられる伝搬遅延が
実質的に前記所望の伝搬遅延と等しくないことが決定さ
れれば、前記入力信号のうら異なる信号を自動的に選択
するステップと、前記決定ステップが、現に選択された入力信号が前記所
望の伝搬遅延を実質的に与えていることになると決定す
るまで、前記決定ステップおよび自動的に選択するステ
ップを繰返すステップを備えた、方法。
（２１）現に選択された入力信号が前記所望の伝搬遅延
と実質的に等しい伝搬遅延を与えていることが決定され
ると、異なる入力信号の選択を妨げるステップをざらに
備えた、特許請求の範囲第２０項記載の方法。
（２２）前記妨げるステップは、前記所望の伝搬遅延と
実質的に等しい伝搬遅延を与えていることが決定される
と、選択された入力信号の選択をロックインするステッ
プを含む、特許請求の範囲第２１項記載の方法。
（２３）前記決定ステップは、前記出力信号から抽出さ
れる第１の信号と、前記所望の伝搬遅延に基づいて選ば
れた所望の量だけ前記印加された入力信号を遅延させる
ことによって抽出される第２の信号との間の時間関係を
比較するステップを含む、特許請求の範囲第２０項記載
の方法。
（２４）前記自動的に選択するステップは、現に選択さ
れた入力信号が前記所望の伝搬遅延を与えないことを示
す前記決定ステップに応答してカウンタを進めるステッ
プと、前記カウンタのカウントに依存して、前記回路へ
印加するための他の入力信号を選択するステップを含む
、特許請求の範囲第２０項記載の方法。
（２５）前記選択ステップは、前記カウンタの進行が、
選択された入力信号によって与えられる伝搬遅延を増大
させるように構成される、特許請求の範囲第２４項記載
の方法。
（２６）選択された入力信号を前記回路へ印加する前に
、初期カウントへ前記カウンタを設定するためのステッ
プを含む、特許請求の範囲第２５項記載の方法。
（２７）前記決定ステップは、前記出力信号から抽出さ
れた第１の信号と、前記印加された入力信号に関して予
め定められる遅延を有する第２の信号との間の時間関係
を比較するステップを含み、前記予め定められた遅延は
前記所望の伝搬遅延に基づいて選ばれる、特許請求の範
囲第２５項記載の方法。
（２８）現に選択された入力信号が前記所望の伝搬遅延
に実質的に等しい伝搬遅延を与えるということを示す前
記決定に応答して前記カウンタをさらに進めるのを妨げ
るステップを含む、特許請求の範囲第２７項記載の方法
。
（２９）前記防止ステップは、前記所望の伝搬遅延に実
質的に等しい伝搬遅延を与えることが決定されると、選
択された入力信号の選択をロックインするステップを含
む、特許請求の範囲第２８項記載の方法。
（３０）カウンタが予め定められたカウントまで進むと
、エラー表示を発生するステップを含む、特許請求の範
囲第２５項記載の方法。
（３１）前記入力信号のいずれもが前記所望の伝搬遅延
を与えることができないとき、エラー表示を発生するス
テップを含む、特許請求の範囲第２５項記載の方法。
（３２）前記方法は、複数個の前記回路の各々に、前記
所望の伝搬遅延に実質的に等しい伝搬遅延を与えるため
に用いられる、特許請求の範囲第２７項記載の方法。
（３３）前記回路はクロック分配回路である、特許請求
の範囲第３２項記載の方法。
（３４）前記回路の各々は異なる集積回路チップ上に実
現される、特許請求の範囲第３２項記載の方法。
（３５）前記方法は、発生、選択、決定、自動的選択お
よび繰返しステップを実現するため各々のチップ上の回
路を与える、特許請求の範囲第３４項記載の方法。