JPH05189081A - 信号転送方法及び信号転送装置 - Google Patents
信号転送方法及び信号転送装置Info
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- JPH05189081A JPH05189081A JP4151694A JP15169492A JPH05189081A JP H05189081 A JPH05189081 A JP H05189081A JP 4151694 A JP4151694 A JP 4151694A JP 15169492 A JP15169492 A JP 15169492A JP H05189081 A JPH05189081 A JP H05189081A
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- 238000000034 method Methods 0.000 title claims description 18
- 230000001360 synchronised effect Effects 0.000 claims abstract description 18
- 239000000872 buffer Substances 0.000 claims description 42
- 230000002093 peripheral effect Effects 0.000 claims description 29
- 230000002457 bidirectional effect Effects 0.000 claims description 17
- 230000010363 phase shift Effects 0.000 claims description 14
- 210000000352 storage cell Anatomy 0.000 claims 5
- 230000008901 benefit Effects 0.000 abstract description 8
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 239000012556 adjustment buffer Substances 0.000 description 17
- 230000001934 delay Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000018199 S phase Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003637 basic solution Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
- G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/005—Correction by an elastic buffer
-
- H—ELECTRICITY
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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Abstract
(57)【要約】
【目的】 非同期式インターフエースの不利点に対する
ペナルテイを支払うことなく、同期式インターフエース
の持つデータ・ストリームの利点を与える。 【構成】 マスタ装置Ａと、少なくとも１つの周辺装置
Ｂとの間で遂行される本発明の準同期式情報転送（クロ
ツク信号、データ信号、制御信号の転送）は、位相調整
手段によつて行なわれる。これによつてインターフエー
ス遅延が許容され、しかも、各サイクル毎に１つのデー
タ転送が遂行されるという利点が与えられる。
ペナルテイを支払うことなく、同期式インターフエース
の持つデータ・ストリームの利点を与える。 【構成】 マスタ装置Ａと、少なくとも１つの周辺装置
Ｂとの間で遂行される本発明の準同期式情報転送（クロ
ツク信号、データ信号、制御信号の転送）は、位相調整
手段によつて行なわれる。これによつてインターフエー
ス遅延が許容され、しかも、各サイクル毎に１つのデー
タ転送が遂行されるという利点が与えられる。
Description
【０００１】
【産業上の利用分野】本発明は、２つ、またはそれ以上
のデータ処理装置の間のクロツク信号、データ信号及び
／又は制御信号を準同期的な処理で（quasi-synchronou
sly）転送する方法と、それらの信号を準同期的に転送
するための位相調整(alignment)手段とに関する。
のデータ処理装置の間のクロツク信号、データ信号及び
／又は制御信号を準同期的な処理で（quasi-synchronou
sly）転送する方法と、それらの信号を準同期的に転送
するための位相調整(alignment)手段とに関する。
【０００２】
【従来の技術】図１乃至図３において、同期式インター
フエースと非同期式インターフエースとがどのようにし
て動作されるかを説明するブロツク図とタイミング図と
が示されている。これらについては広く知られているの
で、以下に、重要な点だけを示す。同期式インターフエース（図１及び図２） − 装置Ａ及び装置Ｂのクロツク信号は同じ周波数と同
じ位相関係を持つている。 − 接続ケーブル１及び／又は２を介して１つのデータ
転送を毎サイクル毎に発生することができる。 − インターフエースの遅延は、両方の装置の内部クロ
ツクを正確に調整する（align）ように調節されなけれ
ばならない。ケーブル及びインターフエース・ドライバ
を含むシステムにおいては、このことを実行するのは非
常に難しい仕事である。
フエースと非同期式インターフエースとがどのようにし
て動作されるかを説明するブロツク図とタイミング図と
が示されている。これらについては広く知られているの
で、以下に、重要な点だけを示す。同期式インターフエース（図１及び図２） − 装置Ａ及び装置Ｂのクロツク信号は同じ周波数と同
じ位相関係を持つている。 − 接続ケーブル１及び／又は２を介して１つのデータ
転送を毎サイクル毎に発生することができる。 − インターフエースの遅延は、両方の装置の内部クロ
ツクを正確に調整する（align）ように調節されなけれ
ばならない。ケーブル及びインターフエース・ドライバ
を含むシステムにおいては、このことを実行するのは非
常に難しい仕事である。
【０００３】図２から理解できるように、同期式インタ
ーフエースは、装置Ａ、または装置Ｂが各データ転送を
成功裡に（正確に）受け取つたか否かを検査するため
に、待機することなく、装置Ａから装置Ｂへ、または装
置Ｂから装置Ａへデータを転送するのに使用することが
できる。然しながら、同期式インターフエースは、送信
側の装置及び受信側の装置は相互に「ロツク・ステツ
プ」にあること、つまり、送信側の装置がデータを送る
と同時に受信側の装置はデータを読み取ることを必要と
する。
ーフエースは、装置Ａ、または装置Ｂが各データ転送を
成功裡に（正確に）受け取つたか否かを検査するため
に、待機することなく、装置Ａから装置Ｂへ、または装
置Ｂから装置Ａへデータを転送するのに使用することが
できる。然しながら、同期式インターフエースは、送信
側の装置及び受信側の装置は相互に「ロツク・ステツ
プ」にあること、つまり、送信側の装置がデータを送る
と同時に受信側の装置はデータを読み取ることを必要と
する。
【０００４】図２は、６つのクロツク・サイクル１
Ａ．．．６Ａと、１Ｂ．．．６Ｂとのセクシヨンが、装
置Ａから装置Ｂへ、または装置Ｂから装置Ａへ、夫々６
つのデータ単位Ｄ１．．．Ｄ６と、Ｄ１０．．．Ｄ１５
（並列に配列されたライン数に従つて、ビツト、バイ
ト、ワードなど）とを転送するのに使用される例を示し
ている。
Ａ．．．６Ａと、１Ｂ．．．６Ｂとのセクシヨンが、装
置Ａから装置Ｂへ、または装置Ｂから装置Ａへ、夫々６
つのデータ単位Ｄ１．．．Ｄ６と、Ｄ１０．．．Ｄ１５
（並列に配列されたライン数に従つて、ビツト、バイ
ト、ワードなど）とを転送するのに使用される例を示し
ている。
【０００５】装置Ａ及び装置Ｂの内部クロツクのクロツ
ク・パルスは、図２から判るように、同じ周波数で同じ
位相を持つている。ケーブル１を通るユニツトＡの内部
クロツクのクロツク・サイクル１Ａで送られるデータ単
位Ｄ１は、装置Ｂの内部クロツクの次のクロツク・サイ
クル２Ｂの間で装置Ｂにより受け取られる。データ単位
Ｄ１と同時に装置Ｂからケーブル２を介して送られるデ
ータ単位Ｄ１０は、装置Ａの内部クロツクのクロツク・
サイクル２Ａで装置Ａにより受け取られる。
ク・パルスは、図２から判るように、同じ周波数で同じ
位相を持つている。ケーブル１を通るユニツトＡの内部
クロツクのクロツク・サイクル１Ａで送られるデータ単
位Ｄ１は、装置Ｂの内部クロツクの次のクロツク・サイ
クル２Ｂの間で装置Ｂにより受け取られる。データ単位
Ｄ１と同時に装置Ｂからケーブル２を介して送られるデ
ータ単位Ｄ１０は、装置Ａの内部クロツクのクロツク・
サイクル２Ａで装置Ａにより受け取られる。
【０００６】非同期式のインターフエース（図１及び図
３） − 装置Ａ及び位置Ｂのクロツク信号は異なつた周波数
と異なつた位相関係を持つている。 − １つのデータ転送毎に複数のサイクルを必要とす
る。 − 所定の伝送遅延及びスキユーの範囲内で、インター
フエースのどんな遅延でも存在することができる。この
ため、装置間の多くの外部インターフエースが非同期に
行なわれる。
３） − 装置Ａ及び位置Ｂのクロツク信号は異なつた周波数
と異なつた位相関係を持つている。 − １つのデータ転送毎に複数のサイクルを必要とす
る。 − 所定の伝送遅延及びスキユーの範囲内で、インター
フエースのどんな遅延でも存在することができる。この
ため、装置間の多くの外部インターフエースが非同期に
行なわれる。
【０００７】非同期のインターフエースを使用した場
合、装置Ａは一度に１つの転送でデータを送り、そし
て、送られたそのデータを装置Ｂが正しく受け取つたこ
とを装置Ａに応答するまで、装置Ａは次のデータを送る
のを待つている。
合、装置Ａは一度に１つの転送でデータを送り、そし
て、送られたそのデータを装置Ｂが正しく受け取つたこ
とを装置Ａに応答するまで、装置Ａは次のデータを送る
のを待つている。
【０００８】図３の第４行及び第５行におけるパルス波
形から理解できるように、転送する制御信号のために、
更に２本のインターフエース・ラインが必要とされる。
装置Ａから装置Ｂへのデータ転送の場合、装置Ａからの
制御信号は装置Ｂへ送られ、これは、新しいデータがバ
ス上にあることを意味する。他の制御信号は、装置Ａに
対して送られた装置Ｂからの応答信号であり、これは、
装置Ｂがそのデータを読み取つたことを意味する。
形から理解できるように、転送する制御信号のために、
更に２本のインターフエース・ラインが必要とされる。
装置Ａから装置Ｂへのデータ転送の場合、装置Ａからの
制御信号は装置Ｂへ送られ、これは、新しいデータがバ
ス上にあることを意味する。他の制御信号は、装置Ａに
対して送られた装置Ｂからの応答信号であり、これは、
装置Ｂがそのデータを読み取つたことを意味する。
【０００９】図３のパルス図に示した第３行及び第８行
から理解できるように、１つのデータ転送毎に複数のサ
イクルが必要である。装置Ａから装置Ｂへデータ単位Ｄ
１を転送するためには、データ単位Ｄ１が装置Ｂによつ
て完全に獲得されるまで、装置Ａはほぼ４つのサイクル
が必要である。装置Ｂからのデータを装置Ａに非同期で
転送する場合には、この転送処理全体を逆向きにしなけ
ればならない。
から理解できるように、１つのデータ転送毎に複数のサ
イクルが必要である。装置Ａから装置Ｂへデータ単位Ｄ
１を転送するためには、データ単位Ｄ１が装置Ｂによつ
て完全に獲得されるまで、装置Ａはほぼ４つのサイクル
が必要である。装置Ｂからのデータを装置Ａに非同期で
転送する場合には、この転送処理全体を逆向きにしなけ
ればならない。
【００１０】上述の説明から判るように、同期式、非同
期式両方のインターフエースは、共に、利点、不利点を
持つている。同期式インターフエースの利点は、毎サイ
クル当り１つのデータ転送を行なうことができることで
ある。同期式インターフエースの不利点は、両方の装置
の内部クロツクを正確に調整するように、インターフエ
ース遅延を調節しなければならないことである。非同期
式インターフエースの利点は、伝播遅延及びスキユーの
所定の範囲内でいかなるインターフエース遅延をも持つ
ことができることであり、その不利点としては、１つの
データ転送のために複数のサイクルを必要とすることで
ある。
期式両方のインターフエースは、共に、利点、不利点を
持つている。同期式インターフエースの利点は、毎サイ
クル当り１つのデータ転送を行なうことができることで
ある。同期式インターフエースの不利点は、両方の装置
の内部クロツクを正確に調整するように、インターフエ
ース遅延を調節しなければならないことである。非同期
式インターフエースの利点は、伝播遅延及びスキユーの
所定の範囲内でいかなるインターフエース遅延をも持つ
ことができることであり、その不利点としては、１つの
データ転送のために複数のサイクルを必要とすることで
ある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、従来
の同期式インターフエース及び非同期式インターフエー
スの持つ不利点を取り除き、かつ、従来の同期式及び非
同期式のインターフエースが持つている利点をそのまま
維持することにある。
の同期式インターフエース及び非同期式インターフエー
スの持つ不利点を取り除き、かつ、従来の同期式及び非
同期式のインターフエースが持つている利点をそのまま
維持することにある。
【００１２】
【課題を解決するための手段】マスタ装置Ａと、少なく
とも１つの周辺装置Ｂとの間で遂行される本発明の準同
期式の（quasi-synchronous）情報転送（クロツク信
号、データ信号、制御信号の転送）は、あらゆるインタ
ーフエース遅延が許容され、しかも、毎サイクル毎に１
つのデータ転送が遂行できると言う利点を与える。マス
タ装置Ａがデータ信号及び／又は制御信号と共に、装置
Ａの内部クロツク信号を周辺装置Ｂに送ると、周辺装置
Ｂは、このクロツク信号を受け取り、そして、このクロ
ツク信号から、周辺装置で必要なすべてのクロツク信号
を取り出す。このことは、位相のずれが発生するけれど
も、装置Ｂのクロツク信号を、装置Ａと全く同じ周波数
のクロツク信号に保つことができる。また、装置Ｂは、
データ信号及び／又は制御信号と共に、装置Ｂの内部ク
ロツク信号を送る。クロツク信号が装置Ａに送り返され
た時、そのクロツク信号は、装置Ａの内部クロツクと全
く同じ周波数を持つているばかりでなく、付加的な位相
のずれを持つている。
とも１つの周辺装置Ｂとの間で遂行される本発明の準同
期式の（quasi-synchronous）情報転送（クロツク信
号、データ信号、制御信号の転送）は、あらゆるインタ
ーフエース遅延が許容され、しかも、毎サイクル毎に１
つのデータ転送が遂行できると言う利点を与える。マス
タ装置Ａがデータ信号及び／又は制御信号と共に、装置
Ａの内部クロツク信号を周辺装置Ｂに送ると、周辺装置
Ｂは、このクロツク信号を受け取り、そして、このクロ
ツク信号から、周辺装置で必要なすべてのクロツク信号
を取り出す。このことは、位相のずれが発生するけれど
も、装置Ｂのクロツク信号を、装置Ａと全く同じ周波数
のクロツク信号に保つことができる。また、装置Ｂは、
データ信号及び／又は制御信号と共に、装置Ｂの内部ク
ロツク信号を送る。クロツク信号が装置Ａに送り返され
た時、そのクロツク信号は、装置Ａの内部クロツクと全
く同じ周波数を持つているばかりでなく、付加的な位相
のずれを持つている。
【００１３】全体としての位相のずれの補償は、装置Ａ
への途中に設けられたすべての信号が送られる位相調整
手段によつて行なわれる。
への途中に設けられたすべての信号が送られる位相調整
手段によつて行なわれる。
【００１４】従つて、本発明は、非同期式インターフエ
ースの不利点によるペナルテイを支払うことなく、同期
式インターフエースの持つデータ・ストリームの利点を
与える。本発明で支払わねばならないペナルテイは、送
信側からの最初のメツセージが受信側に到達するまでに
生じる付加的な遅延時間であり、全体的なデータのスル
ープツトの遅延ではない。
ースの不利点によるペナルテイを支払うことなく、同期
式インターフエースの持つデータ・ストリームの利点を
与える。本発明で支払わねばならないペナルテイは、送
信側からの最初のメツセージが受信側に到達するまでに
生じる付加的な遅延時間であり、全体的なデータのスル
ープツトの遅延ではない。
【００１５】更に、本発明は、相互接続するライン、即
ち相互接続ケーブルの種々の長さが極めて柔軟性ある態
様で使用することができる種々の並列プロセツサ・シス
テムを与える。
ち相互接続ケーブルの種々の長さが極めて柔軟性ある態
様で使用することができる種々の並列プロセツサ・シス
テムを与える。
【００１６】
【実施例】従来の同期式インターフエース及び非同期式
インターフエース（図１乃至図３）とは対照的に、図４
及び図５は、本発明の「準同期式（quasi-synchronou
s）」インターフエースが、どのようにして、従来の両
方の方式のインターフエースの利点を維持し、そして、
両方の方式の持つ不利点を除去するかを示している。基
本的な解決方法は、送信側及び受信側両方の装置に対し
て同じ周波数を維持させ、かつ、位相調整手段（phase
alignment means:位相を合わせるための手段）を使用し
て、位相差を補償する方法にある。送信側及び受信側両
方の装置を同じ周波数に維持することによつて、１サイ
クル毎に１つのデータ転送を行なうことができ、他方、
位相差を許容することによつて、両方の装置のクロツク
を調整するために、インターフエース遅延を調節させる
要件を除去することができる。
インターフエース（図１乃至図３）とは対照的に、図４
及び図５は、本発明の「準同期式（quasi-synchronou
s）」インターフエースが、どのようにして、従来の両
方の方式のインターフエースの利点を維持し、そして、
両方の方式の持つ不利点を除去するかを示している。基
本的な解決方法は、送信側及び受信側両方の装置に対し
て同じ周波数を維持させ、かつ、位相調整手段（phase
alignment means:位相を合わせるための手段）を使用し
て、位相差を補償する方法にある。送信側及び受信側両
方の装置を同じ周波数に維持することによつて、１サイ
クル毎に１つのデータ転送を行なうことができ、他方、
位相差を許容することによつて、両方の装置のクロツク
を調整するために、インターフエース遅延を調節させる
要件を除去することができる。
【００１７】準同期式インターフエースをより良く理解
するために、図４及び図５を参照する。用語「クロツ
ク」は、本発明を実施するために選ばれるロジツクによ
つて、単一のクロツク、またはクロツクのグループを意
味するのに使用される。若し、クロツクのグループが使
用されたならば、クロツク・パルスがシステムの中を伝
播した時に生じるグループ内の個々のクロツク間のスキ
ユーを考慮に入れなければならない。然しながら、本発
明の目的に対して、このようなスキユーの問題は、本発
明について直接の関係がないから、ここでは説明しな
い。
するために、図４及び図５を参照する。用語「クロツ
ク」は、本発明を実施するために選ばれるロジツクによ
つて、単一のクロツク、またはクロツクのグループを意
味するのに使用される。若し、クロツクのグループが使
用されたならば、クロツク・パルスがシステムの中を伝
播した時に生じるグループ内の個々のクロツク間のスキ
ユーを考慮に入れなければならない。然しながら、本発
明の目的に対して、このようなスキユーの問題は、本発
明について直接の関係がないから、ここでは説明しな
い。
【００１８】装置Ａは、データ及び／又は制御信号用の
ケーブル１と、内部クロツク用のライン１ａ（図５のラ
イン２、３を参照）との別個のラインを介して、ケーブ
ル１上のデータ及び制御信号と共に、ライン１ａ上の内
部クロツク信号をＡから装置装置Ｂに送るものと仮定す
る。装置Ｂはこのクロツク信号を受け取り、このクロツ
ク信号から必要なすべてのローカル・クロツクを獲得す
る。これは、位相ずれは生じるが、装置Ｂを装置Ａと全
く同じ周波数に保持する。位相ずれ及び伝播遅延を１つ
の項目にまとめ、「遅延Ａ→Ｂ」として参照する（図５
のライン４を参照）。装置Ｂのクロツクは、装置Ａから
来たデータと同期されているから、１サイクル当り１デ
ータ転送の速度でデータを受け取ることができる（図５
のライン５を参照）。
ケーブル１と、内部クロツク用のライン１ａ（図５のラ
イン２、３を参照）との別個のラインを介して、ケーブ
ル１上のデータ及び制御信号と共に、ライン１ａ上の内
部クロツク信号をＡから装置装置Ｂに送るものと仮定す
る。装置Ｂはこのクロツク信号を受け取り、このクロツ
ク信号から必要なすべてのローカル・クロツクを獲得す
る。これは、位相ずれは生じるが、装置Ｂを装置Ａと全
く同じ周波数に保持する。位相ずれ及び伝播遅延を１つ
の項目にまとめ、「遅延Ａ→Ｂ」として参照する（図５
のライン４を参照）。装置Ｂのクロツクは、装置Ａから
来たデータと同期されているから、１サイクル当り１デ
ータ転送の速度でデータを受け取ることができる（図５
のライン５を参照）。
【００１９】逆に、装置Ｂはライン２ａ及びケーブル２
を通して装置Ａにデータ及び制御信号と共に装置Ｂの内
部クロツク信号を送る。このクロツク信号が装置Ａに到
着した時、装置Ａは、装置Ａに対するクロツク間隔と全
く同じ周波数を持つているが、しかし、装置Ａは、装置
Ａから装置Ｂに導入された位相ずれの大きさに、装置Ｂ
から装置Ａに送られた時に導入された位相ずれの大きさ
を加算した大きさに等しい位相ずれＢ→Ａを持つている
（図５のライン８を参照）。このインターフエース信号
全体は位相調整手段３を経て装置Ａに入力される。位相
調整手段３の目的は、装置Ａの内部クロツク信号に対し
て、装置Ｂから位相調整手段３に到着した信号の位相ず
れを補償することである。（つまり、位相調整手段３か
ら出力されたデータ信号及び制御信号は装置Ａの内部ク
ロツクと調整される。）位相調整手段３の内部構造は、
現時点では重要でない。上述の要求を満足するために、
位相調整バツフアのような他の種々の回路構造を位相調
整手段３に適用することができる。然しながら、位相調
整手段の重要なことは、装置Ｂから装置Ａへのデータ・
ライン及び制御ラインの両方が位相ずれを生じており、
調整する必要があるから、装置Ｂから装置Ａへのデータ
・ライン及び制御ラインの両方は、位相調整バツフア中
のデータ経路の一部として取り扱われることである。他
の重要な点は、位相調整バツフアの中で装置Ｂ側のため
に使用されているすべての位相調整バツフアのクロツク
は、装置Ｂから受け取られたクロツク信号から取り出さ
れると言うことである。（つまり、クロツク調節、また
は、クロツクのマツチングが含まれていないということ
である。）
を通して装置Ａにデータ及び制御信号と共に装置Ｂの内
部クロツク信号を送る。このクロツク信号が装置Ａに到
着した時、装置Ａは、装置Ａに対するクロツク間隔と全
く同じ周波数を持つているが、しかし、装置Ａは、装置
Ａから装置Ｂに導入された位相ずれの大きさに、装置Ｂ
から装置Ａに送られた時に導入された位相ずれの大きさ
を加算した大きさに等しい位相ずれＢ→Ａを持つている
（図５のライン８を参照）。このインターフエース信号
全体は位相調整手段３を経て装置Ａに入力される。位相
調整手段３の目的は、装置Ａの内部クロツク信号に対し
て、装置Ｂから位相調整手段３に到着した信号の位相ず
れを補償することである。（つまり、位相調整手段３か
ら出力されたデータ信号及び制御信号は装置Ａの内部ク
ロツクと調整される。）位相調整手段３の内部構造は、
現時点では重要でない。上述の要求を満足するために、
位相調整バツフアのような他の種々の回路構造を位相調
整手段３に適用することができる。然しながら、位相調
整手段の重要なことは、装置Ｂから装置Ａへのデータ・
ライン及び制御ラインの両方が位相ずれを生じており、
調整する必要があるから、装置Ｂから装置Ａへのデータ
・ライン及び制御ラインの両方は、位相調整バツフア中
のデータ経路の一部として取り扱われることである。他
の重要な点は、位相調整バツフアの中で装置Ｂ側のため
に使用されているすべての位相調整バツフアのクロツク
は、装置Ｂから受け取られたクロツク信号から取り出さ
れると言うことである。（つまり、クロツク調節、また
は、クロツクのマツチングが含まれていないということ
である。）
【００２０】図４乃至図６において、位相調整手段３
は、装置Ａの中に設けられているボツクス（回路配列）
として示されている。然しながら、位相調整手段３は、
装置Ａ及びＢに接続された独立したボツクスであつても
よい。
は、装置Ａの中に設けられているボツクス（回路配列）
として示されている。然しながら、位相調整手段３は、
装置Ａ及びＢに接続された独立したボツクスであつても
よい。
【００２１】図６において、位相調整手段３は、異なつ
たクロツク領域に関係する２つの部分３ａ及び３ｂに分
割されている。部分３ａは、装置Ａの内部クロツク（位
相調整手段のＡ側の内部クロツク）に関係しているのに
反して、部分３ｂは、装置Ｂの内部クロツク（位相調整
手段のＢ側の内部クロツク）に関係している。
たクロツク領域に関係する２つの部分３ａ及び３ｂに分
割されている。部分３ａは、装置Ａの内部クロツク（位
相調整手段のＡ側の内部クロツク）に関係しているのに
反して、部分３ｂは、装置Ｂの内部クロツク（位相調整
手段のＢ側の内部クロツク）に関係している。
【００２２】クロツク信号の発生は、装置Ａの中のクロ
ツク発生装置４だけによつて行なわれる。装置Ａ及び装
置Ｂを制御するのに必要なすべてのクロツク・パルスは
クロツク発生装置４のクロツク・パルス（マスタ・クロ
ツク・パルス）から取り出される。若し必要ならば、マ
スタ・クロツク・パルスは、装置Ａ乃至Ｅの中のクロツ
ク信号配分装置８、９及び１１乃至１４によつて、装置
Ａ乃至Ｅの内部回路に配分される（装置Ｃ〜Ｅについて
は後述）。
ツク発生装置４だけによつて行なわれる。装置Ａ及び装
置Ｂを制御するのに必要なすべてのクロツク・パルスは
クロツク発生装置４のクロツク・パルス（マスタ・クロ
ツク・パルス）から取り出される。若し必要ならば、マ
スタ・クロツク・パルスは、装置Ａ乃至Ｅの中のクロツ
ク信号配分装置８、９及び１１乃至１４によつて、装置
Ａ乃至Ｅの内部回路に配分される（装置Ｃ〜Ｅについて
は後述）。
【００２３】位相調整手段３の部分３ａを離れるすべて
のデータ信号ＡＤ及び制御信号ＡＣは、装置Ａの内部ク
ロツク・パルスと調整される。位相調整手段３から送り
出される他の信号ＩＧＮは、無効であるとして位相調整
手段から出力される無効信号を示すのに用いられる。こ
の無効信号、即ちＩＧＮ信号は、図７、図８乃至図１１
を参照して詳しく説明する。
のデータ信号ＡＤ及び制御信号ＡＣは、装置Ａの内部ク
ロツク・パルスと調整される。位相調整手段３から送り
出される他の信号ＩＧＮは、無効であるとして位相調整
手段から出力される無効信号を示すのに用いられる。こ
の無効信号、即ちＩＧＮ信号は、図７、図８乃至図１１
を参照して詳しく説明する。
【００２４】上に述べたシステムは、以下の性質を有す
る準同期式インターフエースとして定義付けることがで
きる。 − 各装置は同じ周波数を持つているが、しかし、異な
つた位相を持つている。 − １つのデータ転送を毎サイクル毎に発生することが
できる。 − すべてのインターフエース遅延を許容することがで
きる。 − 位相調整バツフア形式の付加的なロジツク回路を第
１の装置に設けなければならない。
る準同期式インターフエースとして定義付けることがで
きる。 − 各装置は同じ周波数を持つているが、しかし、異な
つた位相を持つている。 − １つのデータ転送を毎サイクル毎に発生することが
できる。 − すべてのインターフエース遅延を許容することがで
きる。 − 位相調整バツフア形式の付加的なロジツク回路を第
１の装置に設けなければならない。
【００２５】準同期式インターフエースの重要な部分は
位相調整手段である。このセクシヨンはバツフアによる
１つの実施例により説明されるが、しかし、他の実施例
も可能であり、種々の代替手段がある。ここに説明する
実施例とは異なつた他の位相調整手段を含む準同期式の
インターフエースもまた、本発明の技術範囲に含まれる
ものである。
位相調整手段である。このセクシヨンはバツフアによる
１つの実施例により説明されるが、しかし、他の実施例
も可能であり、種々の代替手段がある。ここに説明する
実施例とは異なつた他の位相調整手段を含む準同期式の
インターフエースもまた、本発明の技術範囲に含まれる
ものである。
【００２６】ここで説明するために選ばれるバツフア
は、最小限の待ち時間を持ち、かつ、割込み可能なデー
タ・ストリームを持たないオン・チツプ・バツフアの要
件を満たすように設計されている。これは、システムが
始動し、データ・ストリームが開始した後には、このバ
ツフアは、通常の動作状態の下では、たつた１サイクル
でも割込みを受けないことを意味する。例えば、装置Ａ
から装置Ｂへ接続するケーブルが切断されたと言うよう
なシステムの故障は、エラー状態であつて、通常の動作
状態ではない。
は、最小限の待ち時間を持ち、かつ、割込み可能なデー
タ・ストリームを持たないオン・チツプ・バツフアの要
件を満たすように設計されている。これは、システムが
始動し、データ・ストリームが開始した後には、このバ
ツフアは、通常の動作状態の下では、たつた１サイクル
でも割込みを受けないことを意味する。例えば、装置Ａ
から装置Ｂへ接続するケーブルが切断されたと言うよう
なシステムの故障は、エラー状態であつて、通常の動作
状態ではない。
【００２７】図７を参照すると、装置Ｂから位相調整バ
ツフア３へのデータライン２及び制御ライン２ｂ上の両
方の信号は併合され、そして、入力セレクタ５を介して
バツフア・アレイ６中の特定の位置Ｉ乃至Ｎの中に通さ
れる。この位置は、バツフア・アレイ６の位置へのアド
レス・ポインタとして動作する装置１５の中にストアさ
れた「書き込み」ポインタの内容によつて決められる。
「書き込み」ポインタは、装置Ｂからのインターフエー
スを通つて到来するクロツク・パルスの各サイクル毎に
加算器１０によつて更新（増分）される。「書き込み」
ポインタの値は、「読み取り」ポインタと比較するため
に、準安定性予防補償技術（metastability prevention
compensation technique：ＭＳロジツク回路）７を使
用して他の側３ａへ通される。「書き込み」ポインタが
バツフア・アレイの最後のアドレスに到達した時に、
「書き込み」ポインタは、それ自身で元に戻る。（例え
ば、係数４のアレイにおいて、「書き込み」ポインタは
０−１−２−３−０−１−２−３−０−．．．の順序で
循環する。）バツフア・アレイ６は、１つのクロツクに
よつて（装置Ｂから）書き込むことができ、かつ、次の
異なるクロツクの制御の下で（装置Ａから）読み取るこ
とができる機能を持つている。
ツフア３へのデータライン２及び制御ライン２ｂ上の両
方の信号は併合され、そして、入力セレクタ５を介して
バツフア・アレイ６中の特定の位置Ｉ乃至Ｎの中に通さ
れる。この位置は、バツフア・アレイ６の位置へのアド
レス・ポインタとして動作する装置１５の中にストアさ
れた「書き込み」ポインタの内容によつて決められる。
「書き込み」ポインタは、装置Ｂからのインターフエー
スを通つて到来するクロツク・パルスの各サイクル毎に
加算器１０によつて更新（増分）される。「書き込み」
ポインタの値は、「読み取り」ポインタと比較するため
に、準安定性予防補償技術（metastability prevention
compensation technique：ＭＳロジツク回路）７を使
用して他の側３ａへ通される。「書き込み」ポインタが
バツフア・アレイの最後のアドレスに到達した時に、
「書き込み」ポインタは、それ自身で元に戻る。（例え
ば、係数４のアレイにおいて、「書き込み」ポインタは
０−１−２−３−０−１−２−３−０−．．．の順序で
循環する。）バツフア・アレイ６は、１つのクロツクに
よつて（装置Ｂから）書き込むことができ、かつ、次の
異なるクロツクの制御の下で（装置Ａから）読み取るこ
とができる機能を持つている。
【００２８】バツフア・アレイ６の読み取り側３ａにお
いて、バツフア位置Ｉ乃至Ｎは、装置Ａからの内部クロ
ツクのクロツク・サイクル毎に読み取られる。この読み
取りは、与えられた時間のオフセツトで、装置Ｂ側によ
つて書き込まれたインターフエース状態を出力する。装
置１７にストアされている「読み取り」ポインタは、装
置Ａの受信ロジツクに送られる読み取り側のデータ・ラ
イン及び制御ラインにゲートされるアレイ位置を選択す
る。また、「読み取り」ポインタがアレイの最後のアド
レスに到達すると、「書き込み」ポインタの動作と全く
同じように、「読み取り」ポインタは、それ自身で元に
戻る。マルチプレクサ１８を経て位相調整バツフア３を
離れ、装置Ａの受信ロジツク回路に行くデータＡＤ及び
制御ＡＣラインは、装置Ａのクロツクの周波数及び位相
の両方に正確に同期されている。何故ならば、これらの
ラインは装置Ａの内部クロツクを使用してバツフア・ア
レイ６から読み出されているからである。「読み取り」
及び「書き込み」ポインタの両方がバツフア・アレイ６
の終端に到達した時、これらのポインタは、最初のバツ
フア位置に戻る。
いて、バツフア位置Ｉ乃至Ｎは、装置Ａからの内部クロ
ツクのクロツク・サイクル毎に読み取られる。この読み
取りは、与えられた時間のオフセツトで、装置Ｂ側によ
つて書き込まれたインターフエース状態を出力する。装
置１７にストアされている「読み取り」ポインタは、装
置Ａの受信ロジツクに送られる読み取り側のデータ・ラ
イン及び制御ラインにゲートされるアレイ位置を選択す
る。また、「読み取り」ポインタがアレイの最後のアド
レスに到達すると、「書き込み」ポインタの動作と全く
同じように、「読み取り」ポインタは、それ自身で元に
戻る。マルチプレクサ１８を経て位相調整バツフア３を
離れ、装置Ａの受信ロジツク回路に行くデータＡＤ及び
制御ＡＣラインは、装置Ａのクロツクの周波数及び位相
の両方に正確に同期されている。何故ならば、これらの
ラインは装置Ａの内部クロツクを使用してバツフア・ア
レイ６から読み出されているからである。「読み取り」
及び「書き込み」ポインタの両方がバツフア・アレイ６
の終端に到達した時、これらのポインタは、最初のバツ
フア位置に戻る。
【００２９】「準安定性（ＭＳ）」ロジツク回路７及び
「読み取り制御」ロジツク回路１６は、現在表示されて
いるバツフア中にストアされている情報が有効であるか
否か、そして、「読み取り」ポインタを進めるべきか否
かを決定するために用いられる。若し、読み取り側のク
ロツクが継続して動作している間に、何らかの理由（制
御された停止、エラーによる停止など）で書き込み側の
クロツクが停止したならば、バツフアの内容は無効とな
る。この制御ロジツクは装置Ａのクロツク領域に設けら
れる。この制御ロジツクは２つの部分に分けられてい
る。第１の部分であるＭＳロジツク回路７は、「書き込
み」ポインタの有効なコピーを、（装置Ａの内部クロツ
クに基いて）「読み取り」ポインタと同じクロツクの領
域の中に捕獲する。第２の部分である読み取り制御ロジ
ツク回路１６は、「書き込み」ポインタのこのコピーを
使用して、バツフアの内容の有効性と、「読み取り」ポ
インタを進めるべきか否かとを決める。「書き込み」ポ
インタは、常に、「読み取り」ポインタの前になければ
ならない。若し、両方のポインタが同じバツフア位置を
指示したならば、その読み取り動作は無効になり、装置
Ａの受信ロジツク回路によつて無視されねばならない。
「読み取り制御」ロジツク回路１６は、現在表示されて
いるバツフア中にストアされている情報が有効であるか
否か、そして、「読み取り」ポインタを進めるべきか否
かを決定するために用いられる。若し、読み取り側のク
ロツクが継続して動作している間に、何らかの理由（制
御された停止、エラーによる停止など）で書き込み側の
クロツクが停止したならば、バツフアの内容は無効とな
る。この制御ロジツクは装置Ａのクロツク領域に設けら
れる。この制御ロジツクは２つの部分に分けられてい
る。第１の部分であるＭＳロジツク回路７は、「書き込
み」ポインタの有効なコピーを、（装置Ａの内部クロツ
クに基いて）「読み取り」ポインタと同じクロツクの領
域の中に捕獲する。第２の部分である読み取り制御ロジ
ツク回路１６は、「書き込み」ポインタのこのコピーを
使用して、バツフアの内容の有効性と、「読み取り」ポ
インタを進めるべきか否かとを決める。「書き込み」ポ
インタは、常に、「読み取り」ポインタの前になければ
ならない。若し、両方のポインタが同じバツフア位置を
指示したならば、その読み取り動作は無効になり、装置
Ａの受信ロジツク回路によつて無視されねばならない。
【００３０】ここで、「書き込み」ポインタの有効なコ
ピーが、読み取り側のクロツク・ドメインにおいて得る
ことができたならば、このコピーは「WRITECOPY(WC)」
（書き込みコピー）と呼ばれる。読み取り制御ロジツク
回路１６は、データの有効性と、「読み取り」ポインタ
の前進とを決定するのに使用される。この動作を行なう
プログラムを下記の表１に示す。
ピーが、読み取り側のクロツク・ドメインにおいて得る
ことができたならば、このコピーは「WRITECOPY(WC)」
（書き込みコピー）と呼ばれる。読み取り制御ロジツク
回路１６は、データの有効性と、「読み取り」ポインタ
の前進とを決定するのに使用される。この動作を行なう
プログラムを下記の表１に示す。
【００３１】 表１ (表中に現れる英文字の列はコマンドなどを表わす記号であり、翻訳できない) IF(READ = WRITECOPY) THEN ＊ ポインタは同じである。 ACTIVATE IGNORE, ＊ 受け取つた論理データは「無効」であること を通知する。 DO NOT INCREMENT READ ＊ ポインタが異なるまで待機する。 ELSE DEACTIVATE IGNORE, ＊ 受け取つた論理データは有効であることを通 知する。 INCREMENT READ. ＊ 次のアレイ位置を指示する。
【００３２】この読み取り制御ロジツク１６によつて、
若し、「無効」ラインが活性化されたならば、これは、
位相調整バツフアが装置Ｂからクロツク・パルスを受け
取つていないことを意味する。これは、２つの状態にお
いて発生する。第１の状態は、システムが始動され、そ
して、装置Ａを出発したクロツク・パルスが装置Ａの位
相調整バツフアへ戻るために、装置Ｂの中を伝播しつつ
ある場合に生じる。第１のクロツク・パルスが位相調整
バツフア３の「書き込み」ポインタに到達するまで、
「無効」ラインは活性化されている。第２の状態は、位
相調整バツフア３へ向う装置Ａから装置Ｂの通路が、何
処かで切断されている場合に生じる。いずれの場合で
も、装置Ａ中の受信ロジツク回路は、「無効」ラインが
不活性になるまで、位相調整バツフア３から出るデータ
・ライン及び制御ラインの両方を無効として取り扱わな
ければならない。
若し、「無効」ラインが活性化されたならば、これは、
位相調整バツフアが装置Ｂからクロツク・パルスを受け
取つていないことを意味する。これは、２つの状態にお
いて発生する。第１の状態は、システムが始動され、そ
して、装置Ａを出発したクロツク・パルスが装置Ａの位
相調整バツフアへ戻るために、装置Ｂの中を伝播しつつ
ある場合に生じる。第１のクロツク・パルスが位相調整
バツフア３の「書き込み」ポインタに到達するまで、
「無効」ラインは活性化されている。第２の状態は、位
相調整バツフア３へ向う装置Ａから装置Ｂの通路が、何
処かで切断されている場合に生じる。いずれの場合で
も、装置Ａ中の受信ロジツク回路は、「無効」ラインが
不活性になるまで、位相調整バツフア３から出るデータ
・ライン及び制御ラインの両方を無効として取り扱わな
ければならない。
【００３３】バツフアのポインタの同期及び調節（ＭＳ
ロジツク回路７）の細部については、図８乃至図１１を
参照して以下に説明する。
ロジツク回路７）の細部については、図８乃至図１１を
参照して以下に説明する。
【００３４】準同期式インターフエースの反復使用 本発明の準同期式インターフエースの使用は２つの装置
Ａ及びＢのみに限られるものではない。この準同期式イ
ンターフエースは図１２に示されたように装置Ａ、Ｂ、
Ｃ、．．．等の任意の装置の集合体に拡張することがで
きる。同じクロツク周波数が維持される限りにおいて、
位相調整バツフア３／１乃至３／３に到達する前に、任
意の数の位相遅延を含むことができる。
Ａ及びＢのみに限られるものではない。この準同期式イ
ンターフエースは図１２に示されたように装置Ａ、Ｂ、
Ｃ、．．．等の任意の装置の集合体に拡張することがで
きる。同じクロツク周波数が維持される限りにおいて、
位相調整バツフア３／１乃至３／３に到達する前に、任
意の数の位相遅延を含むことができる。
【００３５】図１２の実施例は以下に示す３つの準同期
式インターフエースを示している。 １）装置Ａ→装置Ｂ→装置Ａ中のバツフア（３／１） ２）装置Ｂ→装置Ｃ→装置Ｂ中のバツフア（３／３） ３）装置Ａ→装置Ｂ→装置Ｃ→装置Ａ中のバツフア（３
／２）
式インターフエースを示している。 １）装置Ａ→装置Ｂ→装置Ａ中のバツフア（３／１） ２）装置Ｂ→装置Ｃ→装置Ｂ中のバツフア（３／３） ３）装置Ａ→装置Ｂ→装置Ｃ→装置Ａ中のバツフア（３
／２）
【００３６】各位相調整バツフア３／１乃至３／３は、
調整されたデータ信号ＡＤ、調整された制御信号ＡＣ及
び無効を表示する信号がそれらの関連する装置Ａ、Ｂ及
び／又はＣに与えられる個別の出力ライン・セツト組を
持つている。また、マスタ・クロツクからのクロツク信
号をより多く取り出す必要があれば、クロツク配分装置
１１、１２をこれらの装置中に使用することができる。
調整されたデータ信号ＡＤ、調整された制御信号ＡＣ及
び無効を表示する信号がそれらの関連する装置Ａ、Ｂ及
び／又はＣに与えられる個別の出力ライン・セツト組を
持つている。また、マスタ・クロツクからのクロツク信
号をより多く取り出す必要があれば、クロツク配分装置
１１、１２をこれらの装置中に使用することができる。
【００３７】複数個の準同期式インターフエースの使用 図１３は２つ以上の準同期式インターフエースが単一の
装置Ａから制御することができることを示している。制
御することのできるインターフエースの数には制限はな
いが、帰路のインターフエース１つ毎に位相調整バツフ
ア（３／１、３／２、３／４、３／５）が必要である。
装置Ａから制御することができることを示している。制
御することのできるインターフエースの数には制限はな
いが、帰路のインターフエース１つ毎に位相調整バツフ
ア（３／１、３／２、３／４、３／５）が必要である。
【００３８】準同期式インターフエースへの双方向性イ
ンターフエースのマツプ 本発明の準同期式インターフエースの１つの重要な特徴
は、夫々が１方向のインターフエースとなるように、す
べてのインターフエースを２つの単方向性のインターフ
エースに分けるという点である。これは、位相調整バツ
フアが情報を再度調整することができるまで、同じ方向
に加算される位相ずれを保持する上で重要である。然し
ながら、このことは、双方向性のインターフエースが使
用できないと言うことを意味するものではなく、これら
は特別の場合として取り扱われねばならない。
ンターフエースのマツプ 本発明の準同期式インターフエースの１つの重要な特徴
は、夫々が１方向のインターフエースとなるように、す
べてのインターフエースを２つの単方向性のインターフ
エースに分けるという点である。これは、位相調整バツ
フアが情報を再度調整することができるまで、同じ方向
に加算される位相ずれを保持する上で重要である。然し
ながら、このことは、双方向性のインターフエースが使
用できないと言うことを意味するものではなく、これら
は特別の場合として取り扱われねばならない。
【００３９】図１４及び図１５に示した装置Ａが受信モ
ードにある時（スイツチはＲの位置にある）、データ経
路２０は、インターフエースから来る装置Ｂからのデー
タが、装置Ａの受信ロジツク回路に入る前に、位相調整
バツフア３を通過するようにゲートされる。装置Ａが送
信モードにある時（スイツチはＳの位置にある）、装置
Ａの出力経路は装置Ｂのインターフエースに直接に接続
される。また、送信モードの間、装置Ａの受信ロジツク
回路は、このインターフエースが送信であつて、受信で
はないことを装置Ａの受信ロジツク回路に表示するＮＯ
Ｐ値回路（ＮＯＰ＝非動作）に接続されなければならな
い。装置Ａの受信装置を位相調整バツフアに接続したま
まにしておくこともできるが、この場合、位相調整バツ
フアは動作するので、位相調整バツフアから何が出力さ
れるか分らない。若し、装置Ａの受信ロジツク回路が、
その回路中に入力された情報を無効とすべきであること
を検出したならば、特別の値を割り当る必要はない。
ードにある時（スイツチはＲの位置にある）、データ経
路２０は、インターフエースから来る装置Ｂからのデー
タが、装置Ａの受信ロジツク回路に入る前に、位相調整
バツフア３を通過するようにゲートされる。装置Ａが送
信モードにある時（スイツチはＳの位置にある）、装置
Ａの出力経路は装置Ｂのインターフエースに直接に接続
される。また、送信モードの間、装置Ａの受信ロジツク
回路は、このインターフエースが送信であつて、受信で
はないことを装置Ａの受信ロジツク回路に表示するＮＯ
Ｐ値回路（ＮＯＰ＝非動作）に接続されなければならな
い。装置Ａの受信装置を位相調整バツフアに接続したま
まにしておくこともできるが、この場合、位相調整バツ
フアは動作するので、位相調整バツフアから何が出力さ
れるか分らない。若し、装置Ａの受信ロジツク回路が、
その回路中に入力された情報を無効とすべきであること
を検出したならば、特別の値を割り当る必要はない。
【００４０】スイツチング・モードにある時、通常のデ
ータ処理が開始できる前に、位相バツフアを通るデータ
経路が有効なデータで再設定されなければならないか
ら、幾つかのＮＯＰサイクルが装置Ａの受信ロジツク回
路によつて遂行される。ＮＯＰサイクルの数は、その実
施の態様に依存する。
ータ処理が開始できる前に、位相バツフアを通るデータ
経路が有効なデータで再設定されなければならないか
ら、幾つかのＮＯＰサイクルが装置Ａの受信ロジツク回
路によつて遂行される。ＮＯＰサイクルの数は、その実
施の態様に依存する。
【００４１】図１４及び図１５と上述の説明において、
データは、実質的に双方向性信号を参照するのに使用さ
れ、制御は、単方向性信号を参照するのに使用される。
上述の説明において、どのようにして代表的な双方向性
のインターフエースが実行されるかを説明するために、
データ及び制御という用語が用いられている。また、双
方向性信号は制御機能を持つことができ、同様に、単方
向性信号はデータ機能を持つことができる。双方向性の
インターフエースを使用する他の実施例も可能であり、
上述の記載は、本発明の理解を助けるための特定の実施
例の説明に過ぎない。
データは、実質的に双方向性信号を参照するのに使用さ
れ、制御は、単方向性信号を参照するのに使用される。
上述の説明において、どのようにして代表的な双方向性
のインターフエースが実行されるかを説明するために、
データ及び制御という用語が用いられている。また、双
方向性信号は制御機能を持つことができ、同様に、単方
向性信号はデータ機能を持つことができる。双方向性の
インターフエースを使用する他の実施例も可能であり、
上述の記載は、本発明の理解を助けるための特定の実施
例の説明に過ぎない。
【００４２】「読み取り」側のクロツクドメインに「書
き込み」ポインタのコピーを得ること 位相調整バツフアの書き込み及び読み取り制御に関する
以下の説明をするために、図７乃至図１１を参照する。
図面の記載を簡明にするために「書き込み」ポインタを
「Ｗ」として示してある。
き込み」ポインタのコピーを得ること 位相調整バツフアの書き込み及び読み取り制御に関する
以下の説明をするために、図７乃至図１１を参照する。
図面の記載を簡明にするために「書き込み」ポインタを
「Ｗ」として示してある。
【００４３】クロツク・サイクル毎にクロツク境界に跨
がる「書き込み」ポインタＷの安定したコピーを得るた
めに、一連の遅延Δが使用され、「書き込み」ポインタ
のコピーである４つの異なつたコピーＦ、Ｇ、Ｈ、Ｊを
作成する。Δの値は、Δ＞Ｄmaxの関係を厳格に守つて
選ばれた値でなければならない。上述の不等式におい
て、Ｄmaxは、温度変化、閾値の変化、パルスのエツジ
の傾斜及びノイズの変化、干渉、接地及び電圧変動等に
よつて発生される最大のドリフトである。従つて、Δは
１／３クロツク・サイクルより小さくなければならな
い。
がる「書き込み」ポインタＷの安定したコピーを得るた
めに、一連の遅延Δが使用され、「書き込み」ポインタ
のコピーである４つの異なつたコピーＦ、Ｇ、Ｈ、Ｊを
作成する。Δの値は、Δ＞Ｄmaxの関係を厳格に守つて
選ばれた値でなければならない。上述の不等式におい
て、Ｄmaxは、温度変化、閾値の変化、パルスのエツジ
の傾斜及びノイズの変化、干渉、接地及び電圧変動等に
よつて発生される最大のドリフトである。従つて、Δは
１／３クロツク・サイクルより小さくなければならな
い。
【００４４】図８において、インターフエース・クロツ
ク・ドメインＩＦＤ内にある「書き込み」ポインタＷ
が、クロツク境界ＣＢを通つて、装置Ａの内部クロツク
・ドメインＩＮＤに送られ、そして、レジスタＦ及び
Ｇ、Ｇ及びＨ、並びに、Ｈ及びＪの間の各遅延Δによつ
てＭＳロジツク回路７の中のＦ、Ｇ、Ｈ、Ｊレジスタに
捕獲されることが示されている。
ク・ドメインＩＦＤ内にある「書き込み」ポインタＷ
が、クロツク境界ＣＢを通つて、装置Ａの内部クロツク
・ドメインＩＮＤに送られ、そして、レジスタＦ及び
Ｇ、Ｇ及びＨ、並びに、Ｈ及びＪの間の各遅延Δによつ
てＭＳロジツク回路７の中のＦ、Ｇ、Ｈ、Ｊレジスタに
捕獲されることが示されている。
【００４５】図９は、タイミング図の形式でＷの内容の
コピーの相対的な位置を示している。図から理解できる
ように、レジスタＦに到着したデータはＷの中で発生し
た変化（回路動作の実行中の物理的な遅延はカウントし
ない）と正確に調整されている。レジスタＧに到着した
データは、Δ×１だけ遅延され、レジスタＨに到着した
データはΔ×２だけ遅延され、レジスタＪに到着したデ
ータはΔ×３だけ遅延される。ＩＮＤクロツクはこれら
４つのコピーすべてを一時にラツチするので、レジスタ
Ｆ、Ｇ、Ｈ、Ｊの内容は、異なつた時間でＷの値を表示
する。
コピーの相対的な位置を示している。図から理解できる
ように、レジスタＦに到着したデータはＷの中で発生し
た変化（回路動作の実行中の物理的な遅延はカウントし
ない）と正確に調整されている。レジスタＧに到着した
データは、Δ×１だけ遅延され、レジスタＨに到着した
データはΔ×２だけ遅延され、レジスタＪに到着したデ
ータはΔ×３だけ遅延される。ＩＮＤクロツクはこれら
４つのコピーすべてを一時にラツチするので、レジスタ
Ｆ、Ｇ、Ｈ、Ｊの内容は、異なつた時間でＷの値を表示
する。
【００４６】図１０は、実際に、Ｆ、Ｇ、Ｈ、Ｊの４つ
のすべてのレジスタが同時にラツチされたとしても、レ
ジスタＦ、Ｇ、Ｈ、Ｊが異なつた捕獲点で遅延Δを示す
ことを表わす図である。レジスタＦ、Ｇ、Ｈ、Ｊの間の
関係は、遅延Δによつて固定されるが（ＪはＷの最も古
いコピーで、Ｆは最も新しいコピーである）、しかし、
各レジスタの実際の内容は、装置Ａの内部クロツク及び
インターフエース・クロツクの間の調整に基づいて変化
する。この調整は、「ドリフト」の概念を取り入れた次
の１１図を参照して説明される。
のすべてのレジスタが同時にラツチされたとしても、レ
ジスタＦ、Ｇ、Ｈ、Ｊが異なつた捕獲点で遅延Δを示す
ことを表わす図である。レジスタＦ、Ｇ、Ｈ、Ｊの間の
関係は、遅延Δによつて固定されるが（ＪはＷの最も古
いコピーで、Ｆは最も新しいコピーである）、しかし、
各レジスタの実際の内容は、装置Ａの内部クロツク及び
インターフエース・クロツクの間の調整に基づいて変化
する。この調整は、「ドリフト」の概念を取り入れた次
の１１図を参照して説明される。
【００４７】図１１は、書き込み側のクロツクが、「書
き込み」ポインタのデータを変更した位置を移動するこ
とによつて、読み取り側のクロツクと書き込み側のクロ
ツクとの間の関係が変化したことを示す図である。図１
１の最初のラインにおいて、書き込みクロツクが、読み
取りクロツクよりも十分に早く発生し、「書き込み」コ
ピーＷのすべて４つのコピーが等しい（Ｊ＝Ｈ＝Ｇ＝
Ｆ）場合を示している。この図においては、書き込みク
ロツクが発生した時点が、ただの点でなく、中心点を持
つバーで示されている。このような図によつて、「ドリ
フト」の意味を容易に理解することができる。
き込み」ポインタのデータを変更した位置を移動するこ
とによつて、読み取り側のクロツクと書き込み側のクロ
ツクとの間の関係が変化したことを示す図である。図１
１の最初のラインにおいて、書き込みクロツクが、読み
取りクロツクよりも十分に早く発生し、「書き込み」コ
ピーＷのすべて４つのコピーが等しい（Ｊ＝Ｈ＝Ｇ＝
Ｆ）場合を示している。この図においては、書き込みク
ロツクが発生した時点が、ただの点でなく、中心点を持
つバーで示されている。このような図によつて、「ドリ
フト」の意味を容易に理解することができる。
【００４８】「ドリフト」とは、位相調整バツフアによ
つて受け取られた最初のクロツク・エツジと関連する、
書き込みクロツク・エツジにおいて予測された変化量で
ある。時間の経過と共に、温度変化、閾値の変化、クロ
ツク・パルスのエツジの勾配の変化、ノイズ、干渉、接
地及び電圧変動等のすべてが「書き込み」ポインタのト
リガ点に影響するので、「書き込み」ポインタのトリガ
点を一定に保つことが期待できない。ある時点では、こ
の時間は小さいと考えるかも知れないが、しかし、実際
には、上述の影響は無視できる大きさではなく、遅延の
Δ値は、そのシステムの寿命期間内で生じると考えられ
る最大のドリフトよりも大きく選ばれるべきである。こ
のドリフトの値は、実際の環境条件に大きく依存するけ
れども、実用上から見て、ドリフトの値は２乃至３ナノ
秒の範囲にあると考えられる。従つて、遅延Δのために
選択された値は３ナノ秒よりも大きな値にされるのが望
ましい。然しながら、この値は、「読み取り」ポインタ
のすべてのコピーが各サイクルで有効であるように、サ
イクル時間の１／３よりも大きくてはいけない。
つて受け取られた最初のクロツク・エツジと関連する、
書き込みクロツク・エツジにおいて予測された変化量で
ある。時間の経過と共に、温度変化、閾値の変化、クロ
ツク・パルスのエツジの勾配の変化、ノイズ、干渉、接
地及び電圧変動等のすべてが「書き込み」ポインタのト
リガ点に影響するので、「書き込み」ポインタのトリガ
点を一定に保つことが期待できない。ある時点では、こ
の時間は小さいと考えるかも知れないが、しかし、実際
には、上述の影響は無視できる大きさではなく、遅延の
Δ値は、そのシステムの寿命期間内で生じると考えられ
る最大のドリフトよりも大きく選ばれるべきである。こ
のドリフトの値は、実際の環境条件に大きく依存するけ
れども、実用上から見て、ドリフトの値は２乃至３ナノ
秒の範囲にあると考えられる。従つて、遅延Δのために
選択された値は３ナノ秒よりも大きな値にされるのが望
ましい。然しながら、この値は、「読み取り」ポインタ
のすべてのコピーが各サイクルで有効であるように、サ
イクル時間の１／３よりも大きくてはいけない。
【００４９】図１１を再度参照すると、書き込み側のク
ロツク（Ｗクロツク）対読み取り側のクロツク（Ｒクロ
ツク）について、可能な９個の調整関係が示されてい
る。それらは、次の通りである。 １） Ｒクロツク前のＷクロツク。 J=H=G=F WRITECOPY=H ２） Ｊが安定でないＷクロツク。 J<>H=G=F WRITECOPY=F ３） Ｊが安定であるＪ及びＨの間のＷクロツク。 J<>H=G=F WRITECOPY=F ４） Ｈが安定でないＷクロツク。 J<>H<>G=F WRITECOPY=F ５） Ｈが安定であるＨ及びＧの間のＷクロツク。 J=H<>G=F WRITECOPY=F ６） Ｇが安定でないＷクロツク。 J=H<>G<>F WRITECOPY=F ７） Ｇが安定であるＧ及びＦの間のＷクロツク。 J=H=G<>F WRITECOPY=H ８） Ｆが安定でないＷクロツク。 J=H=G<>F WRITECOPY=H ９） Ｒクロツク後のＷクロツク。 J=H=G=F WRITECOPY=H
ロツク（Ｗクロツク）対読み取り側のクロツク（Ｒクロ
ツク）について、可能な９個の調整関係が示されてい
る。それらは、次の通りである。 １） Ｒクロツク前のＷクロツク。 J=H=G=F WRITECOPY=H ２） Ｊが安定でないＷクロツク。 J<>H=G=F WRITECOPY=F ３） Ｊが安定であるＪ及びＨの間のＷクロツク。 J<>H=G=F WRITECOPY=F ４） Ｈが安定でないＷクロツク。 J<>H<>G=F WRITECOPY=F ５） Ｈが安定であるＨ及びＧの間のＷクロツク。 J=H<>G=F WRITECOPY=F ６） Ｇが安定でないＷクロツク。 J=H<>G<>F WRITECOPY=F ７） Ｇが安定であるＧ及びＦの間のＷクロツク。 J=H=G<>F WRITECOPY=H ８） Ｆが安定でないＷクロツク。 J=H=G<>F WRITECOPY=H ９） Ｒクロツク後のＷクロツク。 J=H=G=F WRITECOPY=H
【００５０】レジスタＦ、Ｇ、Ｈ、Ｊの間の遅延が最大
のドリフト範囲よりも大きいので、書き込み側のクロツ
クと読み取り側のクロツクの間の関係が判つた後には、
レジスタＦ、Ｇ、Ｈ、Ｊの値の間の関係も判り安定とな
ることが理解される。従つて、書き込みクロツクが発生
された後、「WRITECOPY」 として使用するため、以後、
「書き込み」ポインタのどのコピーを使用するかを知るた
めに、一度だけ、Ｆ、Ｇ、Ｈ、Ｊをサンプルすることを
必要とするだけである。
のドリフト範囲よりも大きいので、書き込み側のクロツ
クと読み取り側のクロツクの間の関係が判つた後には、
レジスタＦ、Ｇ、Ｈ、Ｊの値の間の関係も判り安定とな
ることが理解される。従つて、書き込みクロツクが発生
された後、「WRITECOPY」 として使用するため、以後、
「書き込み」ポインタのどのコピーを使用するかを知るた
めに、一度だけ、Ｆ、Ｇ、Ｈ、Ｊをサンプルすることを
必要とするだけである。
【００５１】論理機能は、読み取り側のクロツク・ドメ
インに対して「書き込み」ポインタの安定したコピーを
与えるために、読み取り側のクロツク・ドメインに図７
の構成が実行される。実際化された機能は以下のプログ
ラムの通りである。
インに対して「書き込み」ポインタの安定したコピーを
与えるために、読み取り側のクロツク・ドメインに図７
の構成が実行される。実際化された機能は以下のプログ
ラムの通りである。
【００５２】初期化の間、R=F=G=H=J DO WHILE (READ<> F) WRITECOPY = F END 「書き込み」は、READ<>F及び上述のループが終了した
時に、移動する。 IF (J=H=G) THEN WRITECOPY = H ＊不安定なゾーンはＪ及びＧの間には
ない。 ELSE WRITECOPY = F ＊不安定なゾーンはＪ及びＧの間の何
処かにある。 以後、「WRITECOPY」は、常に、Ｗのこのコピーから来
る。
時に、移動する。 IF (J=H=G) THEN WRITECOPY = H ＊不安定なゾーンはＪ及びＧの間には
ない。 ELSE WRITECOPY = F ＊不安定なゾーンはＪ及びＧの間の何
処かにある。 以後、「WRITECOPY」は、常に、Ｗのこのコピーから来
る。
【００５３】
【発明の効果】本発明は、データ転送システムにおい
て、インターフエース遅延を調節することなく、各サイ
クル毎に１つのデータ転送を行なうことを可能とする。
て、インターフエース遅延を調節することなく、各サイ
クル毎に１つのデータ転送を行なうことを可能とする。
【図１】従来の同期式インターフエース及び非同期式イ
ンターフエースを示す模式図である。
ンターフエースを示す模式図である。
【図２】従来の同期式インターフエースに関連するパル
スを示す図である。
スを示す図である。
【図３】従来の非同期式インターフエースに関連するパ
ルスを示す図である。
ルスを示す図である。
【図４】本発明の準同期式インターフエースを示す模式
図である。
図である。
【図５】本発明の準同期式インターフエースに関連する
パルスを示す図である。
パルスを示す図である。
【図６】図４に示した準同期式インターフエースのブロ
ツク図である。
ツク図である。
【図７】準同期式インターフエースにおいて必要とされ
る位相調整回路のブロツク図である。
る位相調整回路のブロツク図である。
【図８】図７に示した位相調整回路のタイミングの関係
を示す図である。
を示す図である。
【図９】図７に示した位相調整回路のタイミングの関係
を示す図である。
を示す図である。
【図１０】図７に示した位相調整回路のタイミングの関
係を示す図である。
係を示す図である。
【図１１】図７に示した位相調整回路のタイミングの関
係を示す図である。
係を示す図である。
【図１２】準同期式インターフエースの再復帰可能な使
用を説明するためのブロツク図である。
用を説明するためのブロツク図である。
【図１３】複数個の準同期式インターフエースの使用を
説明するためのブロツク図である。
説明するためのブロツク図である。
【図１４】双方向性のデータ及び制御信号の転送に使用
される準同期式インターフエースのブロツク図である。
される準同期式インターフエースのブロツク図である。
【図１５】双方向性のデータ及び制御信号の転送に使用
される準同期式インターフエースのブロツク図である。
される準同期式インターフエースのブロツク図である。
３ 位相調整手段（位相調整バツフア） ４ クロツク・パルス発生装置 ５ 入力セレクタ ６ バツフア・アレイ ７ 準安定補償回路 ８、９ クロツク信号配分装置 １０ 加算器 １６ 読み取り制御ロジツク回路 １７ 読み取りポインタをストアしている装置 １８ マルチプレクサ
フロントページの続き (72)発明者 ピーター・エヌ・・ルードルフ ドイツ共和国7036 シェーナッハ、ドレス デナー・ストラッセ 13番地 (72)発明者 ヘルマン・シュルツシェーリング ドイツ共和国7034 ガルトリンゲン、ロー ウルベルグ ６ｃ 番地
Claims (9)
- 【請求項１】 ２つ以上のデータ処理装置間でクロツク
信号、データ信号及び／又は制御信号を準同期式に転送
する方法において、 単一のマスタ装置で１以上のクロツク・パルスを発生す
るステツプと、 上記マスタ装置から、周辺装置のローカル・クロツク・
パルスを規定するクロツク・パルスを、該クロツク・パ
ルスと同じ周波数及び位相を有するデータ・パルス及び
／又は制御パルスと共に単方向性の同期チヤネルを介し
て周辺装置に転送するステツプと、 上記周辺装置から、上記マスタ装置に向けて、上記信号
と同じ周波数であるが位相ずれの生じた、クロツク信
号、データ信号及び／又は制御信号を、単方向性のチヤ
ネルを介して送り戻すステツプと、 上記マスタ装置に接続されている上記単方向性のチヤネ
ルに接続され、上記周辺装置から受け取つたデータ信号
及び／又は制御信号を送信側のマスタ装置の位相に調整
し、後続の回路で使用するための調整されたデータ信号
及び制御信号を形成する位相調整手段によつて、上記位
相ずれを補償するステツプとを含む信号転送方法。 - 【請求項２】 ２つ以上のデータ処理装置間でクロツク
信号、データ信号及び／又は制御信号を準同期式に転送
する方法において、 単一のマスタ装置で１以上のクロツク・パルスを発生す
るステツプと、 単方向性の同期式チヤネルを通る制御パルス及び双方向
性のチヤネルを通るデータ・パルスと共に、クロツク・
パルスを転送するステツプであつて、上記の制御パルス
及びデータ・パルスは、上記マスタ装置から、周辺装置
のローカル・クロツク・パルスを規定する該クロツク・
パルスと同じ周波数及び位相で該周辺装置に転送される
ステツプと、 上記周辺装置から、上記マスタ装置に向けて、単方向性
のチヤネルを経てクロツク信号及び／又は制御信号を、
上記双方向性のチヤネルを経てデータ信号を送り戻すス
テツプであつて、上記信号は同じ周波数であるが位相ず
れを生じているステツプと、 上記単方向性のチヤネルが上記マスタ装置に直接に接続
され、上記双方向性のチヤンネルが上記マスタ装置にス
イツチを介して接続され、上記周辺装置から受け取つた
データ信号及び／又は制御信号を送信側のマスタ装置の
位相に調整し、後続の回路で使用するための調整された
データ信号及び／又は制御信号を形成する位相調整手段
によつて、上記位相ずれを補償するステツプであつて、
上記スイツチが、上記双方向性のチヤネルを介して、入
力データ流及び出力データ流を制御するステツプとを含
む信号転送方法。 - 【請求項３】 複数個の装置の間で、クロツク信号、デ
ータ信号及び／又は制御信号を転送する信号転送方法に
おいて、 同じマスタ・クロツクがすべての上記装置に使用され、
該装置から戻つた信号は、任意の受信装置中の位相調整
手段に印加され、かつ、該受信装置に接続されている任
意の装置に対して別個に与えられることを特徴とする請
求項１または２に記載の信号転送方法。 - 【請求項４】 マスタ装置及び複数個の周辺装置の間
で、クロツク信号、データ信号及び／又は制御信号を転
送する信号転送方法において、 同じマスタ・クロツクがすべての上記周辺装置に使用さ
れ、該装置から戻つた信号は上記マスタ装置の別個の位
相整列手段に印加されることを特徴とする請求項１また
は２に記載の信号転送方法。 - 【請求項５】 戻つたデータ信号及び／又は制御信号の
位相を調整するために、 上記受け取つたデータ信号及び／又は制御信号をバツフ
ア・アレイに印加するステツプと、 戻つたクロツク・パルス信号の制御下で、バツフアの連
続するストレージ・セルの中に上記データ信号及び／又
は制御信号を入力するステツプと、 元のマスタ・クロツクの信号の制御下で、上記バツフア
のストレージ・セルから、ストアされている上記データ
信号及び／又は制御信号を読み取るステツプとを含むこ
とを特徴とする請求項１乃至４に記載の信号転送方法。 - 【請求項６】 上記入力ステツプの入力が、クロツク・
パルスが上記周辺装置から受け取られた時に増分される
書き込みポインタによつて制御されるステツプと、 データ信号及び制御信号が、共に併合され、上記書き込
みポインタによつて表示される上記バツフアのストレー
ジ・セル中にストアされるステツプと、 上記書き込みポインタが、調整されたデータ信号及び／
又は制御信号が読み取られるバツフアのストレージ・セ
ルを表示する読み取りポインタと比較するために、準安
定性補償ロジツク回路を経て上記バツフアの読み取り制
御ロジツクに書き込みコピーとして通過されるステツプ
と、 上記書き込みポインタ及び上記読み取りポインタが上記
バツフアの終点に到達すると、これらのポインタがバツ
フアの最初のストレージ・セルに戻るステツプとを含む
ことを特徴とする請求項５に記載の信号転送方法。 - 【請求項７】 マスタ装置及び１つ以上の周辺装置の間
でクロツク信号、データ信号及び／又は制御信号を準同
期式に転送するための請求項１に記載の方法を遂行する
装置であつて、 上記マスタ装置と位置的及び機能的に関係し、かつ、上
記マスタ装置の内部回路を制御するパルス信号を発生す
るマスタ・クロツク信号の発生装置と、 上記マスタ装置を上記１つ以上の周辺装置に接続し、か
つ、上記マスタ・クロツク信号が、上記周辺装置の内部
回路を制御するのに用いられる１つ以上の周辺装置へ、
データ信号及び／又は制御信号と共に同期して転送さ
れ、通過する１つ以上の第１の単方向性のチヤネルと、 上記マスタ装置に上記周辺装置を接続し、かつ、上記マ
スタ装置に向けて、データ信号及び／又は制御信号と共
に、上記クロツク信号を転送する１つ以上の第２の単方
向性のチヤネルと、 上記第２の単方向性のチヤネルに接続され、上記マスタ
装置に関連する１つ以上の位相調整手段とを有すること
を特徴とする信号転送装置。 - 【請求項８】 マスタ装置及び１つ以上の周辺装置の間
でクロツク信号、データ信号及び／又は制御信号を準同
期式で転送するための請求項２に記載の方法を遂行する
装置であつて、 上記マスタ装置と位置的及び機能的に関係し、かつ、上
記マスタ装置の内部回路を制御するパルス信号を発生す
るマスタ・クロツク信号の発生装置と、 上記マスタ装置を上記１つ以上の周辺装置に接続し、か
つ、上記マスタ・クロツク信号が、上記周辺装置の内部
回路を制御するのに用いられる１つ以上の周辺装置へ、
上記制御信号と共に同期して転送され通過する１つ以上
の単方向性のチヤネルと、 上記マスタ装置に上記周辺装置を接続し、かつ、上記マ
スタ装置に対して、上記制御信号及び上記クロツク信号
を転送する１つ以上の第２の単方向性のチヤネルと、 上記マスタ装置を上記１つ以上の周辺装置に接続し、か
つ、上記マスタ装置から上記１つ以上の装置に上記デー
タ信号を転送し、または、上記１つ以上の装置から上記
マスタ装置に上記データ信号を転送する１つ以上の双方
向性のチヤネルと、 上記第２の単方向性のチヤネルが接続され、上記マスタ
装置に関連する１つ以上の位相調整手段と、 一方のスイツチ位置は、データを転送するために上記単
方向性のチヤネルをマスタ装置のデータ出力ラインに接
続し、他方のスイツチ位置は、関連する周辺装置からの
データを受け取るために上記双方向性のチヤネルを関連
する位相調整手段に接続する、２つのスイツチ位置を有
する１つ以上のスイツチであつて、各々が該マスタ装置
に関連し、かつ異なる位相調整手段に上記双方向性のチ
ヤネルを接続するスイツチとを有することを特徴とする
信号転送装置。 - 【請求項９】 上記位相調整手段が、 該位相調整手段に関連した周辺装置から来るデータ信号
及び／又は制御信号を一時的にストアするための複数個
のレジスタを含み、該レジスタは、アドレス・セレクタ
を通つて第２の単方向性のチヤネルに接続されるか、ま
たは、単方向性チヤネルではなく双方向性チヤネルを使
用している場合には、スイツチを通つてこの双方向性チ
ヤネルに接続されることと、 上記アドレス・セレクタを制御するための、上記関連し
た周辺装置のクロツク・パルスによつてアドレスを進め
るアドレス歩進手段を有するバツフア・アレイ書き込み
回路と、 上記マスタ装置のマスタ・クロツク信号によつて制御さ
れるアドレス歩進手段を有するバツフア・アレイ読み取
り回路と、 無効にされるべき誤りデータを検出し、表示するため
に、上記バツフア・アレイ書き込み回路と上記バツフア
・アレイ読み取り回路との間に接続された準安定性補償
ロジツク回路とを含むことを特徴とする請求項７または
８に記載の信号転送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE91112177.0 | 1991-07-20 | ||
| EP91112177A EP0525221B1 (en) | 1991-07-20 | 1991-07-20 | Quasi-synchronous information transfer and phase alignment means for enabling same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189081A true JPH05189081A (ja) | 1993-07-30 |
| JPH0756616B2 JPH0756616B2 (ja) | 1995-06-14 |
Family
ID=8206961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4151694A Expired - Lifetime JPH0756616B2 (ja) | 1991-07-20 | 1992-06-11 | 信号転送方法及び信号転送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5450572A (ja) |
| EP (1) | EP0525221B1 (ja) |
| JP (1) | JPH0756616B2 (ja) |
| CA (1) | CA2074008A1 (ja) |
| DE (1) | DE69115898T2 (ja) |
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| EP0525221A1 (en) | 1993-02-03 |
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