JPH04256114A

JPH04256114A - 同期システムのクロック信号の調整方法及び装置

Info

Publication number: JPH04256114A
Application number: JP3244881A
Authority: JP
Inventors: Jean-Marie Boudry; ジャン−マリー　ブドゥリ; Jacques Brinkuysen; ジャック　ブランキュイサン
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1990-08-30
Filing date: 1991-08-30
Publication date: 1992-09-10
Also published as: FR2666424B1; EP0474541B1; FR2666424A1; US5305453A; DE69131310D1; DE69131310T2; EP0474541A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、データ処理シ
ステムの中央サブシステム等の同期システムに関するも
のである。

【０００２】

【従来の技術】データ処理システムは、通常、ＩＣカー
ドと称される電子カードや印刷回路板等上に組み込まれ
た集積回路の形態の複数の機能ユニットから構成されて
おり、これらの全機能ユニット（カード及び／または集
積回路）は、共通のベースクロック（基本クロック装置
）から供給されるクロック信号の制御下で同期して動作
する。非同期システムと比較すると、同期システムは、
機能ユニット間の情報信号の交換が、遅延をもたらす再
同期化回路を介することなく、直接行われるので、動作
速度上利点がある。他の利点は、クロック信号の供給を
停止することにより、所与の論理状態にシステムを保持
するすなわち凍結することができることである。また、
同期システムは、例えば、欠陥のある電子カードの取り
替えの際に周波数を下げる等、保守作業を簡単にする。この点については、「複数の着脱自在のユニットを備え
る電子システム」と題された、１９８８年１２月９日出
願のフランス国特許出願第８８／１６，１９４号に記載
されている。

【０００３】しかしながら、同期システムには、特に同
期ユニットの数が多い時、実現が難しいという欠点があ
る。実際、高い動作周波数を維持しつつ、全てのユニッ
トの完全な同期動作を実現することは困難である。ユニ
ット間の接続とユニットごとの製造ばらつきとによって
スプリアスな同期ずれが生じて、そのため、動作周波数
を下げる必要がある。これらのスプリアスな位相シフト
は、静的（スキュー）　であると同時に動的　（ジッタ
）　である。この欠点を解消するために、まず、システ
ム内のユニットの配置を可能な限り規則的にして、接続
による位相シフトの原因を排除することが試みられた。しかしながら、この解決法では、異なる製造業者に製造
された集積回路が使用される場合に特に極めて大きくな
ることのある製造ばらつきを補正することができない。

【０００４】従って、供給されてきた信号の特性に作用
する補正回路を備えることが必要であった。当然、同期
問題を解決するためには、クロック信号を優先的に補正
しければならない。一般的に、クロック信号は、例えば
、水晶発振器によって出力されるベースクロック信号に
基づいてクロック発生器によって生成される。従って、
補正は、クロック発生器に対してなされ、クロック発生
器の出力増幅器の特性を調整して、供給されてきた信号
の位相と特にそれらの振幅（電圧または電流）に作用す
ることによって実施される。実施すべき最適な補正を決
定するために、最も確実な解決方法は、テストベンチ上
で各システムを作動させて、実際に得られた信号と基準
信号との間の振幅及び位相を一致させる補正を求めるこ
とである。これらの基準信号は、実現しようとするシス
テムの仕様によって課される特性を決定するものである
。また、製造ばらつきに関する問題を最大限防止するた
めには、デジタル調整方法を選択するのが好ましい。こ
の方法によると、実施されるべき調整は、調整値を決定
する二進数によって決定される。この時、調整値に応じ
た補正を実現するために、ディスクリートな遅延回路及
び調節自在な増幅器を使用する。

【０００５】テストベンチで調整パラメータの値が決定
されると、システムの初期化後に正常な動作を確保する
ためにそれらのパラメータの値が保持されねばならない
。一般的に、ある程度の大きさのシステムは、主にサー
ビスプロセッサ、保守専門装置及び機能ユニット内に集
積化された保守回路から構成されている保守装置を具備
している。これらの装置及び回路は、保守チャネルと呼
ばれる１組の接続装置によって互いに接続されている。この時、そのシステムの始動は、クロック発生器に備え
られた様々な調整手段を制御する技術的なパラメータの
初期化を開始させるサービスプロセッサの制御下で実施
される。そのためには、サービスプロセッサに属する不
揮発性メモリ（フロッピーディスクまたは他の補助メモ
リ）が使用され、その不揮発性メモリ内に、調整パラメ
ータが記憶されている。

【０００６】

【発明が解決しようとする課題】ところが、この解決法
は、システム内の回路を交換した場合、メモリ内に記憶
されたデータを変更する必要があるという欠点を示す。これは、特に、カードがクロック発生器を備え、これら
のカードを取り替えることができる場合に顕著である。従って、本発明は、上記の問題点を解決する解決法を提
案することを目的とする。

【０００７】

【課題を解決するための手段】本発明によるならば、デ
ジタル調整パラメータによって制御されるクロック信号
調整手段を備える少なくとも１つの発生器によって、ベ
ースクロック信号に基づいて発生されるクロック信号に
よって同期化される複数のユニットを備える型式の同期
システムにおけるクロック信号の調整方法であって、上
記システムの始動前に、上記クロック信号に基準特性に
従って調整パラメータの最適値を決定して、上記発生器
に付属する不揮発性メモリ内に上記最適値をロードし、
該システムの始動時に、上記メモリを読取り、該メモリ
内から読取られた値によって上記調整手段を制御するこ
とを特徴とする方法が提供される。メモリを読取るため
に、複数の態様を提案することができる。例えば、適当
な接続及び回路を設けて、サービスプロセッサ読取イン
ターフェースを使用することができる。しかし、この方
法では、調整が本当に正確かどうかをすぐに確認するこ
とができない。実際、メモリの書込時またはその読取時
にエラーが生じていることがあり得る。そのような場合
、システムは不正確に動作し、システムの動作を実質的
に損なう恐れがある。

【０００８】また、このようなシステムに一般に備えら
れた保守手段は、システムクロックで同期化され、動作
中の機能ユニットに介入する同期回路を備える。これら
の同期回路は、通常、書込及び読取回路と、例えば、ユ
ニットとの動的対話を実施することのできる自動装置と
を有する。従って、本発明の別の実施例によると、これ
らの同期回路を使用して、メモリが正確に読み取られな
い限り同期回路は正しいクロック信号を受けないという
事実を考慮して、不揮発性メモリの読取を実施すること
が試みられている。このために、上記メモリの読取を上
記クロック信号によって同期化される読取回路によって
実施し、該メモリの読取と同時に読取エラーの存在の検
出を実施し、エラーが存在しないとき、上記調整手段は
上記メモリで読取られた値によって直接制御される。エ
ラーの場合、該調整手段は上記調整パラメータの修正値
によって制御される。上記メモリの最初の読取の前に、
該調整パラメータの近似値によって上記調整手段を制御
する。

【０００９】読取エラーは、様々の方法で掲出すること
ができる。例えば、暗号法を使用することができる。す
なわち、読取の際検出されないと読取エラーを示す特定
パターンの２進数ワードを調整パラメータに加えること
ができる。別の解決法は、メモリ内のデータに付属した
エラー検出コードを使用して、各読取後にエラーシンド
ロームを計算することからなる。そのとき、調整パラメ
ータの修正を実施しなければならない。読取エラーの原
因が不完全な初期調整だけの場合、これらのパラメータ
の修正値は、以下の連続テストによって選択される。す
なわち、蓋然性の最も高い技術に対応し、次に、蓋然性
の最も高い技術と最悪の技術との間の中間の場合に対応
し、次に、蓋然の最も高い技術と最高の技術との間の中
間の場合に対応し、次に、最高の技術に対応する場合、
次に、最悪の技術に対応する場合の値のテストによって
選択される。もちろん、上記のテストは、メモリの読取
がエラーなく実施されると、停止される。

【００１０】読取エラー検出に高い信頼性を保証するた
めに、上記パラメータが２進数の形態をとり、上記最適
値はまた上記メモリにロードされたエラー検出コードに
組合わされており、該メモリの読取後、上記エラー検出
コードによってエラー検出動作が実施される。また、可
能な限り迅速に上記メモリの正確な読取を実施するため
に、本発明による方法は、上記コードが、少なくとも単
純なエラーを訂正することのできるエラー訂正コードで
あり、単純なエラーが検出された場合、上記修正値は、
読取られて上記エラー訂正コードによって訂正された値
であることを特徴とする。本発明による方法のその他の
特徴は、以下の説明から明らかになろう。

【００１１】本発明は、また、上記の方法を実施するこ
とのできる同期システムに関するものである。また、本
発明によるならば、クロック信号調整手段を備える少な
くとも１つの発生器によってベースクロック信号に基づ
いて出力されたクロック信号によって同期化される複数
のユニットを備える同期システムであって、上記クロッ
ク信号調整手段は、デジタル調整パラメータによって制
御され、上記発生器は、該発生器及び／またはそれが同
期化するユニットを形成する回路の技術特性に対応する
調整パラメータの最適値を記憶する不揮発性メモリに組
合わされており、上記同期システムは、上記メモリの読
取手段と、該読取手段に接続され、該メモリで読取られ
た値に応じて上記調整手段を制御する転送手段とを備え
ることを特徴とするシステムが提供される。本発明によ
るシステムの実現の他の特徴及び詳細な点は、また、以
下の説明によって明らかになろう。

【００１２】

【実施例】図１は、１つまたは複数のプロセッサカード
ＣＰＵ、１つまたは複数の入力−出力カードＩＯＵ、メ
モリ制御装置ＳＣＵ、メモリカードＭＵ及び保守カード
ＣＭＵから構成されたデータ処理システムの中央サブシ
ステムの実施例を概略的に図示したものである。これら
のユニットは、保守カードＣＭＵに接続されたサービス
プロセッサＳＰに接続されており、その保守カードＣＭ
Ｕ自体は保守バスＣＭＢを介して他のユニットに接続さ
れている。各カード、例えば、プロセッサカードＣＰＵ
の１つは、複数の機能ユニットＢＤＰ、ＥＡＤ、ＦＰＰ
、ＤＩＲ、ＤＡＴを備え、これらの機能ユニットは各々
集積回路の形態で形成されている。全カードの全ユニッ
トは、同期して動作し、図示していないが、適切な機能
接続（例えば、バス）によって互いに通信している。各カードの機能ユニットは、そのカードに設けられたク
ロック信号発生器ＡＲＧによって同期化される。そのク
ロック信号発生器の機能は、バスＣＭＢを介してサービ
スプロセッサによって制御される。

【００１３】ここに開示する実施例の特徴によると、保
守カードＣＭＵは、マスタークロック信号発生器すなわ
ち主クロック信号発生器（以下、ＡＲＧ−Ｍと呼ぶ）を
有する。この主クロック信号発生器は、図示していない
特定の接続を介して、他のカードの従クロック信号発生
器すなわちスレーブクロック発生器に、主クロック信号
を提供する。保守カードＣＭＵは、ランダムアクセスメ
モリＲＡＭ、リードオンリーメモリＲＯＭ、上記メモリ
の直接メモリアクセス装置ＤＭＡ、及び各々サービスプ
ロセッサＳＰ及びバスＣＭＢに接続されたインタフェー
ス回路ＩＰ及びＩＦを備える。バスＣＭＢは、データ線
、アドレス線及び制御線を備える従来の型のマイクロプ
ロセッサバスであり、マイクロプロセッサ技術では周知
なので、ここでは、詳細な説明は省略する。このバスは
、システムレベルでの保守動作を制御し、特にクロック
信号の初期化と調整を制御するように、機能ユニットと
カードのクロック発生器に接続されている。

【００１４】クロックシステムは、全体としては、以下
のように動作する。サービスプロセッサＳＰの指示によ
って、マイクロプロセッサｍＰは、インターフェースＩ
Ｆを介して、各クロック発生器ＡＲＧのための制御信号
を結果としてバスＣＭＢ上に出力する特定のマイクロプ
ログラムを実行する。以下に、図２を参照して、各クロ
ック発生器のレベルでの動作を詳細に説明する。図２は
、クロック発生器ＡＲＧ−Ｍと、保守カードＣＭＵの不
揮発性メモリ１とを図示したものである。クロック発生
器ＡＲＧ−Ｍの回路は、主な３つの部分、すなわち、主
部ＰＭ、スレーブ部ＰＥ及び同期部ＰＳに更に分割され
る。水晶発振器（図示せず）を備える主部ＰＭは、保守
カードＣＭＵを番号０とすると、０、１、・・・、Ｐと
括弧付番号を付したシステムの異なるカードに割り当て
られた主クロック信号ＰＨＰ１、ＰＨＰ２を出力する。また、他のユニットのクロック発生器は、同期部とスレ
ーブ部を備え、それらはそれぞれのユニットに割り当て
られた主クロック信号を受ける。主クロック信号ＰＨＰ
１、ＰＨＰ２から、各クロック発生器は、そのスレーブ
部によって、カード内の様々な集積回路に割り当てられ
た二次クロック信号すなわちスレーブクロック信号ＣＫ
１、ＣＫ２を生じさせる。例えば、信号ＰＨＰ１（０）
　、ＰＨＰ２（０）　は、保守カードＣＭＵのクロック
発生器ＡＲＧ−Ｍのスレーブ部ＰＥに送られる。これら
の信号から、スレーブ部ＰＥは、各々、そのカードの集
積回路０、・・・、ｉ、・・・、ｎに割り当てられたス
レーブクロック信号ＣＫ１（０）　、ＣＫ２（０）　、
・・・、ＣＫ１（ｉ）　、ＣＫ２（ｉ）　、・・・、Ｃ
Ｋ１（ｎ）　、ＣＫ２（ｎ）　を出力する。特に、信号
ＣＫ１（０）　、ＣＫ２（０）　は、クロック発生器の
同期部ＰＳに転送される。

【００１５】主部ＰＭ及びスレーブ部ＰＥの部分につい
て、図４〜図８を参照して、以下に詳細に説明する。信
号ＰＨＰ１、ＰＨＰ２、ＣＫ１、ＣＫ２の様相を図３に
図示した。信号ＰＨＰ１は、信号ＣＫ１及びＣＫ２の各
々の二倍の周波数を有し、一方、信号ＰＨＰ２は、これ
らの２つの位相の識別信号である。純粋に例として示し
たこの実施例では、図示した主クロック信号は、２相動
作（ＣＫ１、ＣＫ２）を示している。各カードの主クロ
ック発生器とスレーブクロック発生器との間の接続によ
る妨害を考慮して、信号ＰＨＰ１及びＰＨＰ２の位相の
公差を大きくするように主クロック信号は選択されてい
る。

【００１６】マイクロプロセッサシステムは、調整すべ
きシステムのクロックとは無関係のクロックによって同
期化されているので、保守バスＣＭＢは、特に、マイク
ロプロセッサｍＰと同期部ＰＳとの間で交換される信号
の再同期化を行うインターフェース回路ＩＯを介して同
期部ＰＳに接続されている。クロック発生器ＡＲＧ−Ｍ
は、調整レジスタＲＴを備える。このレジスタの出力は
、主部ＰＭ及びスレーブ部ＰＥの調整入力に接続されて
おり、それらに各々調整値を出力する。調整レジスタＲ
Ｔは、入力が保守バスＣＭＢに接続された選択及び書込
回路２によって書込が制御されている。調整レジスタＲ
Ｔの入力は、選択及び書込回路２によって制御されてい
るマルチプレクサ３の出力に接続されている。マルチプ
レクサ３の第１の入力は選択及び書込回路２のデータ出
力に接続されており、第２の入力は、ワイヤード論理の
デジタル値ＲＦを受ける。発生器及びユニットの回路が
これらの回路を製造するための選択された１つまたは複
数の製造方法で得ることのできる特性の中で最も蓋然性
の高い特性を有する時、値ＲＦは、加えるべき調整に対
応する近似値である。回路２は、システムの通電（パワ
ーオン）を示す信号ＰＷを受ける。

【００１７】同期部ＰＳは、適切な接続によって不揮発
性メモリ１に接続された読取及び書込インターフェース
を備える。メモリ１は、例えば、電気的に消去可能なプ
ログラム可能なメモリ（ＥＥＰＲＯＭ）によって形成す
ることができる。このメモリは、そのメモリと同期部Ｐ
Ｓとの間の接続数を少なくすることができるように、シ
リアル型であることが好ましい。同期部ＰＳは、また、
バスＣＭＢが受けたアドレスをデコードすることのでき
る回路、及び１組の制御レジスタとメモリバンクと保守
動作を遂行する自動装置とを備えるデータ路を備える。その動作の全てを詳細に説明することは、本発明の範囲
を越えることになるので、ここでは省略する。同期部Ｐ
Ｓは、メモリ１の読取及び書込回路の他に、このメモリ
とバスＣＭＢとの間にデータ転送回路を備える。これら
の回路は、全て、クロック信号ＣＫ１（０）　、ＣＫ２
（０）　によって同期化される。

【００１８】選択及び書込回路２は、バスＣＭＢから受
けたコマンドとアドレスをデコードするための回路と、
これらの信号と通電信号ＰＷに応じてマルチプレクサ３
の選択信号と調整レジスタＲＴの書込制御信号とを生成
する回路とを備える。選択及び書込回路２は、また、バ
スＣＭＢからマルチプレクサ３の入力へのデータ転送回
路を備える。選択及び書込回路２は、非同期論理回路で
あり、その従来の論理ゲート構成は、以下に説明する機
能から容易に実現することができる。既に指摘したよう
に、スレーブクロック発生器は、主部ＰＭが存在しない
こと（または不使用）によって、主クロック発生器ＡＲ
Ｇ−Ｍから区別される。従って、これらのスレーブクロ
ック発生器のスレーブ部ＰＥだけが、調整を受けること
ができる。

【００１９】以下に、クロック調整の視点から、発生器
ＡＲＧ−Ｍの動作を説明する。この動作は、また、主部
ＰＭに関する部分を除いて、スレーブ発生器に当てはま
るのはもちろんである。システムのクロック発生器の調
整は、２つの段階で実施される。すなわち、各システム
カードをテストベンチ上に置いて、調整パラメータの最
適値を決定する予備段階と、次に、これらの最適値から
のいわゆる調整段階である。この第２の段階は、システ
ムのインストール（実装）後、そのシステムにそれぞれ
通電して実行される。いずれにせよ、動作は、サービス
プロセッサＳＰによって初期化され、マイクロプロセッ
サｍＰの対応するマイクロプログラムの制御下で実行さ
れる。

【００２０】第１の調整段階は、以下のように実施され
る。マイクロプロセッサｍＰは、選択及び書込回路２が
マクチプレクサ３を介してバスＣＭＢと調整レジスタＲ
Ｔとの間のデータ転送を許可するように、選択及び書込
回路２をバスＣＭＢを介して制御する。次に、サービス
プロセッサＳＰのレベルで決定されるプロシージャによ
って、マイクロプロセッサｍＰは、クロック信号の特性
が基準特性に一致するまで、レジスタＲＴに連続的にロ
ードされる一連の調整パラメータ値を送る。一致が得ら
れると、その時、調整パラメータの最適値が決定される
。次に、マイクロプロセッサｍＰは、この最適値に組合
わされたエラー検出及び訂正コード（例えば、ハミング
コード）　を計算する。次に、マイクロプロセッサｍＰ
は、同期部ＰＳがメモリ１に最適値とそのエラーコード
の書込を実施するように同期部ＰＳを制御する。

【００２１】システムの全カードメモリが上記のように
ロードされている時、システムはインストールすること
ができ、通電時のたびに以下のように第２段階を実施す
る。マイクロプロセッサｍＰと通電信号ＰＷとの制御下
で、選択及び書込回路２は、レジスタＲＴに近似値ＲＦ
を転送する。この時、主部分ＰＭ及びスレーブ部分ＰＥ
は、近似クロック信号ＰＨＰ１、ＰＨＰ２、ＣＫ１、Ｃ
Ｋ２を出力する。その時、同期部ＰＳは、近似クロック
信号ＣＫ１（０）　、ＣＫ２（０）　によって同期化さ
れる。次に、マイクロプロセッサｍＰの制御下で、同期
部ＰＳはメモリ１の読取を実施し、読取られた値はその
エラーコードと共にマイクロプロセッサｍＰに転送され
る。次に、ｍＰは、エラー検出動作を実施し、エラーが
全く検出されない場合には、選択及び書込回路２がレジ
スタＲＴにこの値をロードするように選択及び書込回路
２を制御する。マイクロプロセッサｍＰがコードによっ
て補正できる１つまたは複数のエラーを検出した場合は
、補正を実施し、選択及び書込回路２がレジスタＲＴに
補正値をロードするように選択及び書込回路２を制御す
る。次に、マイクロプロセッサｍＰは、メモリ１の新た
な読取を命令し、読取られた新規な値の正確さを確認す
る。平均値ＲＦが最適値とあまりに離れているとすれば
、メモリ１の最初の読取は補正するには数が多すぎるエ
ラーがあると考えられる。この場合、マイクロプロセッ
サｍＰは、少なくとも補正できる読取に達することので
きる初期調整値を探索するサーチアルゴリズムを実行す
る。このアルゴリズムによると、マイクロプロセッサｍ
Ｐは、レジスタＲＴをまず平均値でロードし、次に、最
も蓋然性の高い技術と最悪の技術との中間の場合に対応
する数値でロードし、次に、最も蓋然性の高い技術と最
高の技術との中間の場合に対応する数値でロードし、次
に、最高の技術に対応する場合に対応する数値でロード
し、次に、最悪の技術に対応する場合に対応する数値で
ロードする。通常は、上記のテストの１つによって、調
整パラメータ値の正しいまたは補正できる読取に達する
ことができる。上記の方法によって読取に達することが
出来ない場合、それは、使用している回路に欠陥が存在
することを示している。

【００２２】図４は、保守カードＣＭＵのクロック発生
器ＡＲＧ−Ｍの主部ＰＭを図示したものである。この回
路は、水晶発振器によって出力されたベースクロック信
号Ｈを受ける。信号Ｈは、増幅後、整形回路５の第１の
入力に入力され、更に遅延線４を介して整形回路５の第
２の入力に入力される。遅延線４は、主部ＰＭが集積回
路の形態に形成されている時、その主部ＰＭの外部装置
となる適応分割ブリッジが組合わされている。この時、
集積回路は、遅延線に接続される２つの端子ＯＳＣＡ及
びＯＳＣＲを備える。整形回路５は、遅延線４の特性に
応じて大きさが決定される信号ＰＨＰを出力するＲＳフ
リップフロップに等価な回路を使用して形成することが
できる。信号ＰＨＰの形状は、図３に図示した信号ＰＨ
Ｐ１の形状に類似している。次に、信号ＰＨＰを可変遅
延回路６の入力に入力される。この可変遅延回路６は、
信号ＰＨＰと同じ第１の出力信号ＰＨＰ１Ｂと、信号Ｐ
ＨＰから得られた第２の信号ＰＨＰ２Ｂを出力する。第
２の信号ＰＨＰ２Ｂは、信号ＰＨＰを双安定回路で処理
し、続いて、パラメータＲＭによって制御された遅延回
路で処理して得られる。この遅延回路は、ＰＨＰ１Ｂと
ＰＨＰ２Ｂとの間に所望の位相シフトを得るためのコマ
ンドＲＭに応じて選択的に直列に接続される一連のイン
バータを使用して、容易に形成することができる。次に
、信号ＰＨＰ１ＢまたはＰＨＰ２Ｂを各々、調整値ＩＳ
に応じて調節できるインピーダンスを有する増幅器ＣＩ
Ｂの入力に入力する。各増幅器ＣＩＢは、１つのシステ
ムカードに割り当てられている。例えば、２つの増幅器
は、カードｊに割り当てられた信号ＰＨＰ１（ｊ）　及
びＰＨＰ２（ｊ）　を出力する。

【００２３】図４の回路の機能は、上記の説明から容易
に演繹される。しかし、上記の組み立てによって、各増
幅器ＣＩＢを他の増幅器とは独立して調整して、これら
の増幅器の出力信号の受ける回路の特性の相違を考慮す
ることができることに注目されたい。実際には、調整と
特にテスト動作を簡単にするために、全増幅器に同じ調
整ＩＳを与えることもできる。この場合は、クロック発
生器の製造ばらつきだけが補正される。

【００２４】図５は、クロック発生器のスレーブ部ＰＥ
を図示したものである。この回路は、主発生器の対応す
る増幅器から出力された信号ＰＨＰ１、ＰＨＰ２を受け
る。これらの信号は、各々、ＰＨＰ１とＰＨＰ２との間
のＡＮＤ論理演算と、ＰＨＰ２の反転信号とＰＨＰ１と
の間のＡＮＤ論理演算とからそれぞれ得られる信号ＣＫ
１Ａ及びＣＫ２Ａを出力する１組の論理回路によって処
理される。信号ＣＫ１Ａ及びＣＫ２Ｂは、各々、図３の
信号ＣＫ１及びＣＫ２の形を有する。次に、各々、ＣＫ
１Ａ及びＣＫ２Ａの反転信号Ｅ１、Ｅ２を、調整コマン
ドＲＥに応じて遅延した２つの信号Ｙ１、Ｙ２を出力す
る可変遅延回路７によって処理する。なお、可変遅延回
路７の詳細な実施例を、図８に示す。

【００２５】信号Ｙ１及びＹ２は、各々、各ＮＯＲゲー
トの第２の入力に入力され、それらＮＯＲゲートの各々
の第２の入力に印加された許可信号によってそれらＮＯ
Ｒゲートが有効化された時、それらの信号Ｙ１及びＹ２
と同じ信号ＣＫ１Ｂ及びＣＫ２Ｂが出力される。次に、
信号ＣＫ１Ｂ及びＣＫ２Ｂは、調整パラメータＩＳ−Ｅ
に応じて調節できるインピーダンスを有する増幅器ＣＩ
Ｂによって増幅され、調整されたクロック信号ＣＫ１及
びＣＫ２が出力される。

【００２６】図６は、主発生器に増幅器ＣＩＢを使用し
た場合の増幅器ＣＩＢの原理の概略図である。その増幅
器は、主に並列接続された複数のモジュールＭ１、Ｍ２
、・・・、Ｍ５によって構成されており、これらのモジ
ュールは、有効化信号によって制御された論理ゲートを
介して有効化された後の、調整すべきクロック信号（図
示した実施例の場合はＰＨＰ１Ｂ）を入力に受ける。各
モジュールＭ１〜Ｍ５は、実際は、調整パラメータＩＳ
のビットの１つによって制御されて所定のインピーダン
スを示すように構成された３状態増幅器である。

【００２７】これらのモジュールのＣＭＯＳ構成の実施
例を図７に示した。それは、４つのＮチャネルトランジ
スタＮＡ、ＮＤ、ＮＣ、ＮＥ及び４つのＰチャネルトラ
ンジスタＰＢ、ＰＨ、ＰＧ、ＰＦを使用して構成されて
いる。トランジスタＰＧ及びＮＣは、トランジスタＮＥ
のドレイン−ソース路を介して正電源電圧Ｖｄｄとアー
スとの間に直列接続されており、それらのゲートで入力
信号ＰＨＰＢ１を受ける。トランジスタＰＢ及びＮＡは
、正電源電圧Ｖｄｄとアースとの間に直列接続されてお
り、それらのゲートは、各々、トランジスタＰＧとＮＥ
との間の共通接続点と、トランジスタＮＣとＮＥとの間
の共通接続点に接続されている。また、トランジスタＰ
Ｈ、ＰＦ及びＮＤは、各々、トランジスタＰＧ、ＮＥ及
びＮＣに並列に接続されている。トランジスタＰＦ及び
ＮＤのゲートは互いに接続されており、モジュールの有
効化入力ＥＮを構成している。有効化入力ＥＮは、イン
バータの入力であり、そのインバータの出力はトランジ
スタＮＥ及びＰＨのゲートに接続されている。トランジ
スタＰＢとＮＡとの間の共通接続点は、増幅器の出力Ｐ
ＨＰ１（ｊ）　を構成する。

【００２８】図７の回路は、以下のように動作する。Ｅ
Ｎ＝１の時、トランジスタＮＥ及びＰＦは遮断され、ト
ランジスタＰＨ及びＮＤは導通である。その結果、ＰＢ
及びＮＡは遮断される。この時、出力ＰＨＰ１（ｊ）　
は、入力ＰＨＰ１Ｂの論理状態に無関係に高インピーダ
ンス状態にある。ＥＮ＝０の時、トランジスタＰＨ及び
ＮＤは遮断されており、トランジスタＮＥ及びＰＦは導
通である。従って、一方では、トランジスタＰＧとＮＣ
が、他方では、トランジスタＰＢとＮＡが、各々、縦続
接続されたインバータを構成しており、インバータの出
力ＰＨＰ１（ｊ）　が入力ＰＨＰ１Ｂを再現する。各モ
ジュールの出力インピーダンスは、トランジスタＰＢ及
びＮＡのドレイン−ソース路の抵抗によって決定される
が、その抵抗は、これらのトランジスタの幅を決定する
ことによって決められる。図６の装置に応用する場合、
例えば、二進数スケールによってモジュールＭ１〜Ｍ５
のインピーダンスを決定することができる。この時、調
整パラメータＩＳは、並列接続されたモジュールが適切
なインピーダンスを示すようにモジュールを有効化する
ように選択される。

【００２９】可変遅延回路７は、「調整可能な時定数回
路及び調整可能な遅延回路へのその応用」と題された、
１９９０年８月２３日に出願されたフランス国特許出願
第９０　１０５７９号（対応する日本特許出願：平成３
年８月２３日出願、整理番号ＦＩ−００９２ＫＯＳ）に
よって製造することができる。この特許出願は、この説
明の一部分とみなされるべきである。この回路は図８に
示すようなモジュールを複数使用して構成され、点Ｅ、
Ｘ及びＹが各々互いに接続され、Ｅが入力Ｅ１またはＥ
２の１つを構成し、Ｙがそれらの出力Ｙ１またはＹ２の
１つを構成する。図８の各モジュールは、調整ワードＲ
ＥのビットＲＥ（ｘ）　の１つに応じて有効化される。

【００３０】図８を参照して、ＣＭＯＳ技術を使用した
、遅延回路の形の実施例を詳細に説明する。本発明によ
る遅延回路は、複数のモジュールによって構成されてい
る。各モジュールは、上記のコマンドＲＥ０〜ＲＥｎの
１つに類似の対応する信号ＲＥによって制御されている
。各モジュールは、第１及び第２の補償回路ＧＣＡ、Ｇ
ＣＢに各々接続された第１及び第２のスイッチＧＡ及び
ＧＢを備える。ＧＡとＧＣＢとが、そしてＧＢとＧＣＢ
が、それぞれ、第１及び第２の時定数回路を形成してい
る。

【００３１】以下の説明では、Ｎ及びＰは、各々、Ｎチ
ャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトラン
ジスタを示すこととする。スイッチＧＡは、並列接続さ
れた互いに相補的なトランジスタＮ１及びＰ１からなる
ＣＭＯＳ転送ゲートによって構成されている。これらの
トランジスタの各々の主電極の一方は、互いに相補的な
トランジスタＰ３及びＮ３によって構成されたＣＭＯＳ
インバータＩＡの出力に接続されている。トランジスタ
Ｎ１及びＰ１の主電極の他方は、共通の点Ｘで、遅延回
路の全てのモジュールに接続されている。転送ゲートＧ
Ａの補償回路ＧＣＡも同様に、ＣＭＯＳ転送ゲートによ
って形成されており、その転送ゲートの互いに相補的な
トランジスタＮＣ１、ＰＣ１は、各々トランジスタＮ１
及びＰ１と同一のサイズである。ＣＭＯＳ転送ゲートＧ
ＣＡの出力は、点Ｘに接続されている。

【００３２】同様に、図示したモジュールに組み合わさ
れている第２の時定数回路の素子は、各々、転送ゲート
ＧＡ及びＧＣＢとそれぞれ同じ転送ゲートＧＢ及びＧＣ
Ｂである。転送ゲートＧＢ及びＧＣＢの出力は、遅延回
路の出力Ｙに一緒に接続されている。遅延させるべき信
号ＣＫは、ＣＭＯＳインバータＩＡの入力に印加される
。第１の時定数回路の出力Ｘは、トランジスタＰ４、Ｎ
４によって形成された第２のＣＭＯＳインバータＩＢを
介して各モジュールの転送ゲートＧＢの入力に印加され
る。制御信号ＲＥは、インバータＡ１の入力に入力され
る。そのインバータの出力ＲＥ＊は、トランジスタＮＣ
１、Ｐ１、ＮＣ２及びＰ２に接続されている。出力ＲＥ
＊は更に、第２のインバータＡ２の入力に接続されてお
り、その出力はトランジスタＰＣ１、Ｎ１、ＰＣ２、Ｎ
２のゲートに接続されている。

【００３３】図８の回路は、以下のように動作する。モ
ジュールが選択されると、制御信号ＲＥは論理値１にな
り、トランジスタＮＣ１、ＰＣ１、ＮＣ２及びＰＣ２は
遮断状態になり、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２
は導通状態になる。逆に、モジュールが選択されていな
いと、信号ＲＥは論理値０になり、トランジスタＮＣ１
、ＰＣ１、ＮＣ２及びＰＣ２はオ導通態になり、トラン
ジスタＰ１、Ｎ１、Ｐ２、Ｎ２は遮断状態になる。かく
して、２つの時定数回路の結果的な容量は、選択される
モジュールに関係なく、一定である。

【００３４】選択されたモジュールの第１の時定数回路
の特性への貢献は、例えば、転送ゲートのトランジスタ
Ｐ１、Ｎ１のサイズだけでなく、入力側または出力側の
インバータのトランジスタＰ３、Ｎ３及びＰ４、Ｐ４の
サイズ１も関係がある。従って、時定数は、トランジス
タＰ１及びＮ１のドレイン−ソース抵抗だけでなく、入
力信号ＣＫの極性に応じてインバータＩＡのトランジス
タＰ３またはＮ３のドレイン−ソース抵抗によっても決
定される。同様に、容量は、トランジスタＰ１、Ｎ１だ
けでなく、電圧Ｘの極性に応じてトランジスタＮ４また
はＰ４の容量によっても決定される。また、Ｐ形ＭＯＳ
トランジスタの特性は、使用する製造方法によって、Ｎ
形トランジスタの特性と異なるようにすることができる
。これは、インバータを介して直列に接続した２つの同
一の時定数回路を使用する、ここに開示する回路の重要
性を示すものである。その理由は、出力Ｙは、通常、図
示していない第３のインバータの入力に印加される解さ
れるので、入力信号の立ち上がり勾配が受ける処理を、
立ち下がり勾配が受ける処理と同じにすることができる
。

【００３５】また、各時定数回路のモジュールによって
導入された抵抗は好ましくは互いに比例している（例え
ば、２の冪）ので、このため、各インバータのトランジ
スタのサイズは、それらが構成する転送ゲートの抵抗に
比例した抵抗を示すように決定されるので重要である。特に簡単な解決法は、同一モジーュルにおいて、全ての
ＮＭＯＳトランジスタのサイズを同一に選択し、全ての
ＰＭＯＳトランジスタを別の匹敵するサイズにすること
である。

【図面の簡単な説明】

【図１】本発明による同期システムを図示したものであ
る。

【図２】本発明を実施するために調整手段を備えるクロ
ック発生器を図示したものである。

【図３】本発明によって調整することのできる各クロッ
ク信号を図示したものである。

【図４】主クロック発生器のクロック信号の発生及び調
整回路を図示したものである。

【図５】２次クロック発生器のクロック信号の発生及び
調整回路を図示したものである。

【図６】調整可能な出力増幅器を図示したものである。

【図７】図６の増幅器の実施例の詳細図である。

【図８】調整可能な遅延回路を構成する回路の１つを図
示したものである。

【符号の説明】

ＣＰＵ　　プロセッサカードＩＯＵ　　入力−出力カードＳＣＵ　　メモリ制御装置ＭＵ　　メモリカードＣＭＵ　　保守カードＳＰ　　サービスプロセッサＣＭＢ　　保守バスＢＤＰ、ＥＡＤ、ＦＰＰ、ＤＩＲ、ＤＡＴ　　機能ユニ
ットＡＲＧ　　クロック信号発生器ＡＲＧ−Ｍ　　主クロック信号発生器ＡＲＧ−Ｅ　　スレーブクロック信号発生器Ｈ　　ベー
スクロック信号ＰＨＰ１、ＰＨＰ２　　主クロック信号ＣＫ１、ＣＫ２
　　スレーブクロック信号ＩＰ、ＩＦ　　インターフェ
ース回路ｍＰ　　マイクロプロセッサＲＴ　　調整レジスタＮＡ、ＮＤ、ＮＣ、ＮＥ　　ＮチャネルトランジスタＰ
Ｂ、ＰＨ、ＰＧ、ＰＦ　　ＮチャネルトランジスタＭ１
〜Ｍ５　　モジュール１　　不揮発性メモリ２　　選択及び書込回路３　　マクチプレクサ４　　遅延線

Claims

【特許請求の範囲】

【請求項１】デジタル調整パラメータ（ＩＳ、ＲＭ、Ｒ
Ｅ）によって制御されるクロック信号調整手段（６、７
、ＣＩＢ）を備える少なくとも１つの発生器（ＡＲＧ）
によって、ベースクロック信号（Ｈ）に基づいて出力さ
れるクロック信号によって同期化される複数のユニット
（ＣＭＵ、ＣＰＵ、ＩＯＵ、ＳＣＵ、ＭＵ、ＢＤＰ、Ｅ
ＡＤ、ＦＰＰ、ＤＩＲ、ＤＡＴ）を備える型式の同期シ
ステムにおいてクロック信号（ＰＨＰ１、ＰＨＰ２、Ｃ
Ｋ１、ＣＫ２）を調整する方法であって、上記システム
の始動前に、上記クロック信号に基準特性を与える調整
パラメータ（ＩＳ、ＲＭ、ＲＥ）の最適値を決定し、上
記発生器（ＡＲＧ）に組合わされた不揮発性メモリ（１
）内にこれらの最適値をロードする第１段階と、該シス
テムの始動時に、上記メモリを読取り、該メモリ内で読
取られた値によって上記調整手段を制御する第２段階と
からなることを特徴とする方法。
【請求項２】上記メモリ（１）の読取が上記クロック信
号（ＣＫ１、ＣＫ２）によって同期化される読取回路（
ＰＳ）によって実施され、該メモリの読取と同時に読取
エラーの存在の検出が実施され、エラーが存在しない場
合、上記調整手段は上記メモリ（１）で読取られた値に
よって直接制御され、エラーの場合、該調整手段は上記
調整パラメータの修正値によって制御され、上記メモリ
の第１の読取の前に、該調整パラメータの近似値によっ
て上記調整手段を制御することからなる段階が実施され
ることを特徴とする請求項１に記載の方法。
【請求項３】上記パラメータが２進数値の形態をとり、
上記最適値は、上記メモリ（１）にロードされたエラー
検出コードに組合わされており、該メモリ（１）の読取
後、上記エラー検出コードによってエラー検出動作が実
施されることを特徴とする請求項１または２に記載の方
法。
【請求項４】上記コードは少なくとも単純なエラーを補
正することのできるエラー補正コードであり、単純なエ
ラー検出の場合、上記修正値は読取られ、該エラー補正
コードによって補正されることを特徴とする請求項３に
記載の方法。
【請求項５】上記近似値は、上記発生器とユニットの回
路がこれらの回路を形成するために選択された１つまた
は複数の製造方法によって得られることのできる特性の
中で最も蓋然性の高い特性を有する時実施すべき調整値
であることを特徴とする請求項２〜４のいずれか１項に
記載の方法。
【請求項６】上記調整パラメータは、上記クロック信号
に対して実施すべき増幅の補正（ＩＳ）を上記調整手段
に指示することを特徴とする請求項１〜５のいずれか１
項に記載の方法。
【請求項７】他の調整パラメータ（ＲＭ、ＲＥ）は、上
記の生成したクロック信号に加えるべき位相補正を上記
調整手段に指示することを特徴とする請求項６に記載の
方法。
【請求項８】クロック信号調整手段（６、７、ＣＩＢ）
を備える少なくとも１つの発生器（ＡＲＧ）によって、
ベースクロック信号（Ｈ）に基づいて出力されたクロッ
ク信号（ＰＨＰ１、ＰＨＰ２、ＣＫ１、ＣＫ２）によっ
て同期化される複数のユニット（ＣＭＵ、ＣＰＵ、ＩＯ
Ｕ、ＳＣＵ、ＭＵ、ＢＤＰ、ＥＡＤ、ＥＰＰ、ＤＩＲ、
ＤＡＴ）を備える同期システムであって、上記調整手段
はデジタル調整パラメータ（ＩＳ、ＲＭ、ＲＥ）によっ
て制御され、上記発生器（ＡＲＧ）は該発生器及び／ま
たはそれが同期化するユニットを形成する回路の技術特
性に対応する調整パラメータの最適値を内蔵する不揮発
性メモリ（１）に組合わされており、上記システムは上
記メモリの読取手段（Ｐｓ、ｍＰ）及び該読取手段に接
続され、該メモリで読取られた値に応じて上記調整手段
を制御する転送手段（ＣＭＢ、２、３）を備えることを
特徴とするシステム。
【請求項９】上記読取手段は、上記クロック信号（ＣＫ
１、ＣＫ２）によって同期化される同期回路（ＰＳ）を
備えており、上記転送手段は所定の調整パラメータ値（
ＲＦ）または上記の読取られた値に応じて、上記調整手
段を制御することができることを特徴とする請求項８に
記載の同期システム。
【請求項１０】上記調整パラメータ（ＩＳ、ＲＭ、ＲＥ
）は、エラー検出及び／または補正コードに組合わされ
ており、上記読取手段は上記の読取られたパラメータに
影響することのあるエラーを検出及び／または補正する
手段を備えることを特徴とする請求項９に記載の同期シ
ステム。
【請求項１１】上記調整手段は、調整回路と上記調整パ
ラメータを記憶する調整レジスタ（ＲＴ）を備え、この
レジスタ（ＲＴ）の出力は上記調整回路をアクティブに
することを特徴とする請求項９または１０に記載の同期
システム。
【請求項１２】上記調整回路は、上記クロック信号の振
幅調整回路（ＣＩＢ）及び／または位相調整回路（ＰＭ
、ＰＥ）であることを特徴とする請求項１１に記載の同
期システム。
【請求項１３】上記読取手段は、マイクロプロセッサシ
ステム（ｍＰ）と、このマイクロプロセッサシステムと
上記同期回路（ＰＳ）及び上記調整レジスタ（ＲＴ）と
の間に各々インターフェース回路（ＩＦ、ＩＯ、２）を
備え、該同期回路（ＰＳ）及び上記インターフェース回
路は、該マイクロプロセッサシステムの制御下で、各々
、上記メモリ（１）の読取及び上記レジスタ（ＲＴ）の
書込を実施するように設計されていることを特徴とする
請求項１２に記載の同期システム。
【請求項１４】主部（ＰＭ）とスレーブ部（ＰＥ）を備
える主発生器（ＡＲＧ−Ｍ）とスレーブ（ＰＥ）を備え
る複数のスレーブ発生器（ＡＲＧ−Ｅ）を備え、上記主
発生器（ＡＲＧ−Ｍ）の主部（ＰＭ）はベースクロック
信号（Ｈ）から主クロック信号（ＰＨＰ１、ＰＨＰ２）
を上記スレーブ部（ＰＥ）に出力し、上記発生器（ＡＲ
Ｇ）のスレーブ部（ＰＥ）は各々上記主クロック信号（
ＰＨＰ１、ＰＨＰ２）からスレーブクロック信号（ＣＫ
１、ＣＫ２）を出力し、上記マイクロプロセッサシステ
ム（ｍＰ）は共通のインターフェース（ＣＭＢ）によっ
て該スレーブ発生器（ＡＲＧ）の各調整手段に接続され
ていることを特徴とする請求項１３に記載の同期システ
ム。
【請求項１５】上記主発生器（ＡＲＧ−Ｍ）及び上記マ
イクロプロセッサシステム（ｍＰ）は、保守電子カード
（ＣＭＵ）の一部分であり、各スレーブ発生器（ＡＲＧ
−Ｅ）はシステムカード（ＣＰＵ、ＩＯＵ、ＳＣＵ、Ｍ
Ｕ）の一部分であり、上記の各カードの回路は該カード
に組合わされた上記スレーブ発生器によって生成される
スレーブクロック信号（ＣＫ１、ＣＫ２）によって同期
化されることを特徴とする請求項１４に記載の同期シス
テム。