JP6356837B1 - 半導体記憶装置および読出し方法 - Google Patents
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Abstract
【課題】 読出しデータの正誤を検証する検証回路を備えた半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリは、列選択信号YSに基づきページバッファ10に保持された読出しデータからnビットのデータを選択し、選択したデータをnビットのデータバス40上に出力する列選択回路と、活性化信号SAEに応答してデータバス40上のnビットのデータをセンスする差動センスアンプ30と、外部から供給されるシリアルクロック信号SCLKに同期したクロック信号PSCCLKに応答して差動センスアンプ30によりセンスされたnビットのデータからmビットのデータを選択し、選択されたmビットのデータを出力端子から出力させる出力回路60と、差動センスアンプ30Aによりセンスされたデータと、出力回路60から出力されるデータとを比較し、読出しデータの正誤を検証する検証回路100とを含む。【選択図】 図4
Description
本発明は、半導体記憶装置におけるデータの読出し方法に関し、特に、シリアルインターフェース機能を備えたNAND型フラッシュメモリの読出しデータの検証方法に関する。
NAND型のフラッシュメモリでは、ページ単位でデータの読出し、プログラムを行っており、これらのページデータは、ページバッファに格納される。特許文献1に開示されるフラッシュメモリは、ページバッファに格納されたデータを第1のビット幅で転送する第1のモードと第2のビット幅で転送する第2のモードとを備え、複数の動作モードに対応している。
NAND型フラッシュメモリには、少ない端子数でデータをシリアル入出力するシリアルインターフェースを搭載するものがある。シリアルインターフェースには、例えば、8ビットの命令コードおよび24ビットのアドレスを標準とするシリアルペリフェラルインターフェース(SPI)がある。SPIを搭載したNAND型フラッシュメモリでは、外部からシリアルクロック信号を受け取り、当該シリアルクロック信号に同期してデータ、アドレス、あるいはコマンド等の入出力を行っている。
シリアルインターフェース機能を搭載したNAND型フラッシュメモリのシリアル読出し動作の概略を図1に示す。読出し動作では、行アドレスに従いメモリセルアレイのページが選択され、選択ページのデータ「0」または「1」がページバッファ10に保持される。
ページバッファ10は、例えば、データのパイプライン処理を行うために内部に2段のラッチ回路を含むことができる。列デコーダ20は、列アドレスCAをデコードし、ページバッファ10に保持されたページデータの中からnビットのデータを選択するための列選択信号YSをドライバ22を介して列選択回路(図示省略)に出力する。列選択回路は、列選択信号YSによりページバッファ10のラッチ回路に保持されたページデータの中からnビットのデータを選択し、選択されたnビットのデータは、「0」、「1」の差動データとしてデータバス40のビット線対BT/BBに出力される。
nビットのビット線対BT/BBは、n個の差動センスアンプ30に接続され、n個の差動センスアンプ30は、タイミング制御回路50からのn個の活性化信号SAEによってそれぞれ活性化される。差動センスアンプ30は、活性化されたとき、ビット線対BT/BBの差動データを感知(センス)する。差動センスアンプ30により感知されたnビットのデータは、入出力回路60に取り込まれる。
入出力回路60は、m個のフリップフロップが接続されたパラレル/シリアル変換回路を含み、パラレル/シリアル変換回路は、内部クロック信号PSCCLKに応答して、差動センスアンプ30によりセンスされたnビットのデータから選択されたmビットのデータを並列に入力し、これを直列データに変換する。変換された直列データは、ドライバ62を介してmビットの入出力端子I/Oから外部に出力される。
SCK端子には外部からシリアルクロック信号SCLKが供給され、シリアルクロック信号SCLKは、レシーバ70を介してタイミング制御回路50および列デコーダ20に供給される。タイミング制御回路50は、シリアルクロック信号SCLKに基づきこれに同期するクロック信号PSCCLKを生成し、またシリアルクロック信号SCLKとは非同期の活性化信号SAEを生成する。
列デコーダ20により1度に選択されるビット数nは、データバス40のビット幅、すなわちビット線対BT/BBの数に等しい。I/Oの端子数は任意であるが、I/Oの端子数がmビットのとき、m≦nであり、かつ、nは、mのk倍の関係にある(m、kは、それぞれ1以上の整数)。mがnよりも小さいとき、データバス40のnビットは、複数サイクルのクロック信号PSCCLKにより入出力回路60に取り込まれることになる。例えば、データバス40のビット線対BT/BBが8ビットであり、I/Oの端子数が4ならば、1サイクル目のクロック信号PSCCLKで、差動センスアンプ30でセンスされた8ビットのデータの中から4ビットのデータが選択され、選択された4ビットのデータが入出力回路60に並列に取り込まれ、直列データに変換された4ビットのデータが4つのI/Oから同時に出力される。次の2サイクル目のクロック信号PSCCLKで残りの4ビットのデータが選択され、選択された4ビットのデータが入出力回路60に取り込まれ、直列データに変換された4ビットのデータが4つのI/Oから同時に出力される。4ビットのデータの選択方法は、任意であるが、例えば、最初にデータバス40の偶数4ビットを選択し、次に奇数4ビットを選択したり、あるいは最初にデータバス40の上位4ビットを選択し、次に下位4ビットを選択する。
図2に、NAND型フラッシュメモリにおけるシリアルデータのシーケンシャル読出し動作のタイミングチャートを示す。この例は、I/O端子数が4つのクワッドタイプであり(m=4)、データバス40が8ビット(n=8)の例である。従って、差動センスアンプ30によりセンスされた8ビットのデータは、2つのサイクルのクロック信号PSCCLKで4ビットずつ入出力回路60に取り込まれる。また、シーケンシャル読出しでは、アドレスカウンタにより列アドレスが自動的にインクリメントされ、それに応答して次のnビットデータがページバッファ10からデータバス40に取り込まれる。シーケンシャル読出しでは、1ページ分のデータを連続的に出力させたり、あるいは複数ページのデータを連続的に出力させることも可能である。
時刻t0で、外部からシリアルクロック信号SCLKが入力されると、このシリアルクロック信号SCLKから一定時間遅延した時刻t1で列選択信号YSが列選択回路へ出力され、列選択回路は、ページバッファ10に保持された1ページデータの中から8ビットのデータを選択する。選択された8ビットのデータは、差動データとしてデータバス40のnビットのビット線対BT/BBに出力される。
nビットのビット線対BT/BBは、列選択回路の複数の列選択トランジスタを介してページバッファ10の複数のラッチ回路に接続され、列選択信号YSにより選択された列選択トランジスタが導通することで、ラッチ回路とビット線対BT/BBとが電気的に接続される。ビット線対BT/BBの物理的な配線は、接続されるページバッファの数だけ存在するため、ビット線対BT/BBの配線容量および配線抵抗は比較的大きく、それを1つの差動センスアンプ30によりセンスする。それ故、ビット線対BT/BBの電位差が大きくなり、これを差動センスアンプ30でセンスできるようになるまでには、一定の時間が必要となる。
タイミング制御回路50は、差動センスアンプ30がビット線対BT/BBの電位差をセンスできる時刻t2で、活性化信号SAEを出力する。差動センスアンプ30は、活性化信号SAEの立ち上がりエッジに応答して、データバス40のビット線対BT/BBのデータD1[7:0]をセンスする。
次に、タイミング制御回路50は、時刻t3で、シリアルクロック信号SCLKを一定時間遅延した、1サイクル目のクロック信号PSCCLKを出力する。入出力回路60は、クロック信号PSCCLKの立ち上がりエッジに応答して、差動センスアンプ30でセンスされた8ビットデータの中から選択された4ビットのデータD1[7:4]を並列入力し、これを直列データに変換して4つのI/Oから同時に出力させる。次に、時刻t4で、2サイクル目のクロック信号PSCCLKが入出力回路60に出力され、入出力回路60は、差動センスアンプ30でセンスされた残りの4ビットのデータD1[3:0]を「並列入力し、これを直列データに変換して4つのI/Oから同時に出力させる。
シリアルインターフェース機能を搭載したNANDフラッシュメモリでは、NOR型フラッシュメモリとの互換性を図るべく高速動作が要求される。シリアルクロック信号SCLKの動作周波数が速くなると、読出し動作において、シリアルクロック信号SCLKに同期した内部クロック信号PSCCLKに応答して読出しデータを正確にパイプラインで入出力回路60に取り込めず、間違ったデータを出力してしまうおそれがある。
図3は、シリアルクロック信号SCLKの動作周波数が高速になった場合の課題を説明する図である。ページバッファ10からデータバス40へデータがロードされ、ビット線対BT/BBの電位差が十分になるまでには一定時間が必要であり、このレイテンシイが非常に大きくなる。このため、時刻t1の列選択信号YSの立ち上がりエッジから時刻t2の活性化信号SAEの立ち上がりエッジまでの期間には十分なマージンが与えられるように設計される。しかしながら、活性化信号SAEの立ち上がりエッジのタイミングが遅すぎると、時刻taで、シリアルクロック信号SCLKに同期する1サイクル目のクロック信号PSCCLKがタイミング制御回路50から入出力回路60に入力されたとき、データバス40のデータD1[7:4]の取り込みが間に合わず、前のデータD0[7:4]が取り込まれてしまう。次のデータD2[7:0]の読出しの場合にも同様に、1サイクル目のクロック信号PSCCLKの立ち上がりエッジである時刻tbで、前のデータD1[7:4]が取り込まれてしまい、その結果、間違った読出しデータが出力されてしまう。
このような読出しデータの誤りを未然に防止するためは、読出しデータが正しいか否かを検証し、読出しデータが誤りである場合には、活性化信号SAEのタイミングを適切に調整する必要がある。
本発明は、このような従来の課題を解決するものであり、読出しデータの正誤を検証する検証回路を備えた半導体記憶装置および読出し方法を提供することを目的とする。
本発明に係る半導体記憶装置は、列選択信号に基づきメモリセルアレイから読み出されたデータからnビットのデータを選択し、選択したデータをnビットのデータバス上に出力する列選択回路と、活性化信号に応答して前記データバス上のnビットのデータをセンスするセンス回路と、外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたnビットのデータからmビットのデータを選択し、選択されたmビットのデータを出力端子から出力させる出力回路と、前記センス回路によりセンスされたデータと、前記出力回路から出力されるデータとを比較し、読出しデータの正誤を検証する検証回路とを含み、mは、1以上の整数、n≧m、前記活性化信号の1サイクルにつきn/mのサイクルの内部クロック信号が生成される関係にある。
好ましくは前記列選択回路からデータバスに出力されるデータは、差動データであり、前記センス回路は、差動データをセンスする。好ましくは前記検証回路は、前記列選択信号から見て最遠端にある読出しデータの正誤を検証する。好ましくは半導体記憶装置はさらに、前記検証回路の検証結果に基づき前記活性化信号のタイミングを制御するタイミング制御回路を含む。好ましくは前記タイミング制御回路は、前記検証回路により読出しデータが誤りであると検証されたとき、前記センス回路によりセンス開始時間が早まるように前記活性化信号のタイミングを制御する。好ましくは前記出力回路は、前記内部クロック信号に応答して並列入力されたデータを直列データに変換する回路を含む。好ましくは半導体記憶装置は、シリアルインターフェース機能を搭載するNAND型フラッシュメモリである。
本発明に係る半導体記憶装置のデータの読出し方法は、行アドレスに基づきメモリセルアレイのページデータを選択するステップと、列選択信号に基づき前記ページデータからnビットのデータを選択し、選択したnビットのデータをnビットのデータバス上に出力するステップと、活性化信号に応答して前記データバス上のnビットのデータをセンスするステップと、外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたnビットのデータからmビットのデータを選択し、選択されたmビットのデータを出力端子から出力するステップと、前記センスするステップによりセンスされたデータと、前記出力するステップにより出力されるデータとを比較し、読出しデータの正誤を検証するステップとを含み、mは、1以上の整数、n≧m、前記活性化信号の1サイクルにつきn/mのサイクルの内部クロック信号が生成される関係にある。
好ましくは読出し方法はさらに、前記検証するステップにより読出しデータが誤りであると検証されたとき、前記活性化信号のタイミングを制御するステップとを有する。
本発明によれば、検証回路を備えることにより、読出しデータの正誤を検証することが可能になる。さらに検証回路により読出しデータが誤りであると検証された場合には、活性化信号のタイミングを制御することで、センス回路によりセンスされたnビットのデータの中から正しいmビットのデータを選択することができるようになる。これにより、外部から供給されるシリアルクロック信号の動作周波数が高くなった場合であっても、正しい読出しを出力させることができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。1つの好ましい態様では、本発明の読出しデータの検証回路は、シリアルインターフェースを備えた半導体装置(例えば、NAND型フラッシュメモリやその他の半導体メモリ)に実装される。他の好ましい態様では、本発明の読出しデータの検証回路は、シリアルインターフェースを備えた半導体装置と外部接続することも可能である。シリアルインターフェースは、例えば、シリアルクロックSCLKを入力するための端子、データ、コマンド、アドレス等を入出力する端子、チップセレクトを行う端子等を含む。
次に、本発明の実施例に係るフラッシュメモリの読出しデータの検証回路について説明する。図4は、フラッシュメモリに搭載される検証回路100を示す図であり、図1に示す構成と同一のものについては同一の参照番号を附す。
検証回路100は、好ましくは、ページバッファ10、差動センスアンプ30および入出力回路60の一部を複製した複製回路110を含む。すなわち、複製回路110は、例えば、1ビットのデータを保持する保持回路(ラッチ回路)10A、保持回路10Aから1ビットのビット線対BT/BBに出力された差動データをセンスする差動センスアンプ30A、および差動センスアンプ30Aでセンスされたデータを取り込むフリップフロップFF−1を含む。但し、検証回路100は、必ずしも複製回路110を要するものではなく、実際に使用されるページバッファ10、差動センスアンプ30および入出力回路60を共用するものであってもよい。この場合、保持回路10Aは、例えば、メモリセルアレイの冗長領域であってもよい。
好ましい態様では、複製回路110は、列デコーダ20の列選択信号YSから見て、列選択信号YSの物理的距離が最も長くなるように、ページバッファ10の最遠端の位置に設けられる。列選択信号YSのレイテンシイ特性は、列選択信号YSの物理的距離が最も遠い位置の特性が最も悪くなる。つまり、列選択信号YSの信号線の負荷容量、負荷抵抗により遠端の方が近端に比べ、列選択信号YSの鈍り方が大きくなり、列選択回路の列選択トランジスタのレスポンスが悪くなり、それ故、差動センスアンプでセンスするビット線対BT/BBの電位差が近端よりも小さくなる。ページバッファ10の最遠端に複製回路110を置くことで、列選択信号YSのレイテンシイのワースト特性を実現することができ、これにより読出しデータの検証の高い信頼性を得ることができる。
検証回路100はさらに、読出しデータが正しいものか否かを判定するための判定回路を含む。判定回路は、差動センスアンプ30Aのセンス出力、つまりフリップフロップ−1に入力されるデータFFINと、フリップフロップFF−1から出力されるデータFFOUTを入力し、両データが異なるときHレベルを出力し、両データが同一であるときLレベルを出力するEX−OR回路120を含む。判定回路はさらに、クロック信号PSCCLKを遅延した判定クロック信号JUDGECLKをトリガーにして、EX−OR回路120の出力を取り込むフリップフロップFF−2を含む。フリップフロップFF−2の出力は、判定信号JUDGEとしてタイミング制御回路50Aにフィードバック出力される。フリップフロップFF−2に入力される判定クロック信号JUDGECLKは、クロック信号PSCCLKを遅延素子130により一定時間遅延した信号である。
タイミング制御回路50Aは、レシーバ70から入力されたシリアルクロック信号SCLKに基づきタイミングを調整した活性化信号SAEを生成し、これを差動センスアンプ30、30Aに出力する。具体的には、タイミング制御回路50Aは、活性化信号SAEに対するクロック信号PSCCLKのサイクル数が適切になるように、活性化信号SAEのタイミングを制御する。I/O端子の端子数がm、データバス40(ビット線対BT/BBの数)がnであるとき、データバス40から入出力回路60への読出しデータの取り込み回数は、n/mであり、活性化信号SAEの1サイクルにつき、n/mサイクルのクロック信号PSCCLKが必要になる(本例では、m=4、n=8であるため、活性化信号SAEの1サイクルにつき、2サイクルのクロック信号PSCCLKが必要となる)。また、タイミング制御回路50Aは、シリアルクロック信号SCLKを一定時間遅延させた内部のクロック信号PSCCLKを入出力回路60、フリップフロップFF−1および遅延素子130に供給する。
さらに本実施例のタイミング制御回路50Aは、フリップフロップFF−2の判定信号JUDGEに基づき、活性化信号SAEのタイミングを調整する。判定信号JUDGEがHレベルであるとき、つまり、差動センスアンプ30AによりセンスされたフリップフロップFF−1の入力データFFINと出力データFFOUTとが異なるとき、差動センスアンプ30をアサートするタイミングが早くなるように活性化信号SAEの立ち上がりエッジを調整する。但し、活性化信号SAEを前倒しできる時間は、ビット線対BT/BBの電位差が差動センスアンプ30によりセンスできるタイミングを超えない範囲である。活性化信号SAEのタイミングを調整する時間幅をどのように設定するかは任意であるが、例えば、予め設定された時間幅だけタイミングを早くしたり、あるいは、PLL回路やDLL回路などを用いて判定信号JUDGEがLレベルになるまで自動的に活性化信号SAEのタイミングを制御するようにしてもよい。一方、判定信号JUDGEがLレベルであるとき、つまり、差動センスアンプ30AによりセンスされたフリップフロップFF−1の入力データFFINと出力データFFOUTとが同一であるとき、入出力回路60には正しい読出しデータが取り込まれているため、タイミング制御回路50Aは、活性化信号SAEのタイミングを変更せず現状を維持する。
次に、本実施例の検証回路の動作について図5を参照して説明する。図5(A)は、差動センスアンプ30からの読出しデータが入出力回路60に正しく取り込まれたときのタイミングチャート、図5(B)は、差動センスアンプ30からの読出しデータが入出力回路60正しく取り込まれなかったときのタイミングチャートである。
図5(A)に示すように、時刻t0で、外部から動作周波数の高いシリアルクロック信号SCLKが入力されると、時刻t1で、列選択信号YSが列選択回路へ出力され、ページバッファ10に保持されたページデータの中から8ビットのデータが選択され、この8ビットデータがデータバス40のビット線対BT/BBに出力される。次に、時刻t1から時間Tsaeを経過した時刻t2で、タイミング制御回路50Aは、活性化信号SAEを出力し、差動センスアンプ30が活性化信号SAEに応答してデータD1[7:0]をセンスする。次に、時刻t3で、タイミング制御回路50Aは、1サイクル目のクロック信号PSCCLKを出力し、入出力回路60が、クロック信号PSCCLKの立ち上がりエッジに応答して差動センスアンプ30から4ビットのデータD1[7:4]を取り込み、データD1[7:4]が4つのI/Oから同時に出力される。次に、時刻t4で、入出力回路60は、2サイクル目のクロック信号PSCCLKに応答して、差動センスアンプ30から残りの4ビットのデータD1[3:0]を取り込み、データD1[3:0]が4つのI/Oから同時に出力される。
ここで、複製回路110は、上記と同様の動作を行い、時刻t3で、1サイクル目のクロック信号PSCCLKに応答して差動センスアンプ30AでセンスされたデータがフリップフロップFF−1に取り込まれる。フリップフロップFF−1の入力データFFINは、データD1であり、フリップフロップFF−1の出力データFFOUTは、データD1であり、両データは同一であるため、EX−OR回路120の出力はLレベルである。時刻t3から少し遅れた時刻t3’で、クロック信号PSCCLKを遅延した判定クロック信号JUDGECLKがフリップフロップFF−2に入力され、これに応答してEX−OR回路120の出力がフリップフロップFF−2に取り込まれ、判定信号JUDGEとしてタイミング制御回路50Aに出力される。判定信号JUDGEがLレベルであるため、タイミング制御回路50Aは、活性化信号SAEを生成するタイミングをそのまま維持する。また、時刻t4で、2サイクル目のクロック信号PSCCLKにより2サイクル目のデータが入出力回路60に取り込まれたときも、時刻t4’で、データFFINとデータFFOUTが同一であるため、Lレベルの判定信号JUDGEがタイミング制御回路50Aに出力される。
このように、ページバッファ10から入出力回路60にパイプラインで読出しデータが転送される場合に、読出しデータが正しく転送されていれば、判定信号JUDGEがLレベルとなり、タイミング制御回路50Aは、列選択信号YSを出力する時刻t1から適切な時間Tsaeで活性化信号SAEの立ち上がりエッジを制御していることになる。
一方、タイミング制御回路50Aが時刻t1から不適切な時間Tsae’で活性化信号SAEの立ち上がりエッジを制御している場合の例を図5(B)に示す。時間Tsae’は、ビット線対BT/BBの電位差をセンスすることができる期間とほぼ同じであることが理想的であるが、時間Tsae’に必要以上のマージンが設定されている場合には、時刻t2で、差動センスアンプ30による読出しデータの取り込みが遅くなる。その結果、1サイクル目のクロック信号PSCCLKの立ち上がりエッジの時刻t3で、差動センスアンプ30がデータD1をセンスする前のデータD0がフリップフロップFF−1に取り込まれてしまう。データD0が入出力回路60に取り込まれた後に、差動センスアンプ30がデータD1をセンスすることになるため、そのとき、EX−OR回路120の入力FFINがデータD1であり、入力FFOUTがデータD0であり、両入力データが異なるため、EX−OR回路120の出力がHレベルとなる。時刻t3’で、判定クロック信号JUDGECLKがフリップフロップFF−2に入力されたとき、EX−OR回路120のHレベルがフリップフロップFF−2に取り込まれ、Hレベルの判定信号JUDGEがタイミング制御回路50Aにフィードバック出力される。タイミング制御回路50Aは、Hレベルの判定信号JUDGEにより、読出しデータに誤りがあると判定し、活性化信号SAEのタイミングが早まるように時間Tsae’を短縮する。通常、差動センスアンプ30がビット線対BT/BBの電位差をセンスすることができる時間Tsae’には十分なマージンが含まれているため、このマージンが小さくなるようにタイミング調整が行われる。タイミング制御回路50Aは、フィードバック出力である判定信号JUDGEがLレベルになるように自動的に活性化信号SAEのタイミングを制御することができる。
このように本実施例によれば、動作周波数が速いシリアルクロック信号に同期させて読出しデータを出力させる場合に、読出しデータが正しいものか否かを検証することができる。さらに読出しデータが正しくない場合には、その結果を受けて活性化信号SAEのタイミングを自動調整することができる。
上記実施例では、複製回路110を用いて読出しデータの正誤を検証したが、必ずしもこれに限らず、通常使用するページバッファ、差動センスアンプおよびフリップフロップを利用して、読出しデータの正誤を検証するようにしてもよい。また、他の好ましい態様では、メモリのテストモード時に、読出しデータの正誤の検証を行うようにしてもよい。
上記実施例では、I/O端子が4(m=4)、データバス40のビット幅が8(n=8)のときを例示したがこれは一例であり、本発明は、上記以外のI/O端子数やデータバスのビット幅のメモリにも適用することができる。例えば、I/O端子数が2、データバスのビット幅16であれば、活性化信号SAEの1サイクル中に8サイクルの内部クロック信号PSCCLKが必要になるが、この場合にも、上記と同様に、検証回路100により読出しデータが正しいか否かが検証される。また、上記実施例では、EX−OR回路120により判定を行ったがこれは一例であり、他の論理または回路により、入出力回路60に入力されるデータとそこから出力されるデータを比較し、読出しデータが正しいものか否かを検証することができる。
さらに検証回路100は、NAND型フラッシュメモリのチップ上に必ずしも形成されなくてもよく、検証回路100は、NAND型フラッシュメモリの外部に接続され、外部から読出しデータの検証を行うものであってもよい。さらに上記実施例では、NAND型フラッシュメモリを例示したが、本発明は、読出しデータをシリアル出力する他のメモリにも適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
10:ページバッファ 20:列デコーダ
30,30A:差動センスアンプ 40:データバス
50、50A:タイミング制御回路 60:入出力回路
70:レシーバ 100:検証回路
110:複製回路 120:EX−OR回路
130:遅延素子 BT/BB:ビット線対
30,30A:差動センスアンプ 40:データバス
50、50A:タイミング制御回路 60:入出力回路
70:レシーバ 100:検証回路
110:複製回路 120:EX−OR回路
130:遅延素子 BT/BB:ビット線対
Claims (9)
- 列選択信号に基づきメモリセルアレイから読み出されたデータからnビットのデータを選択し、選択したデータをnビットのデータバス上に出力する列選択回路と、
活性化信号に応答して前記データバス上のnビットのデータをセンスするセンス回路と、
外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたnビットのデータからmビットのデータを選択し、選択されたmビットのデータを出力端子から出力させる出力回路と、
前記センス回路によりセンスされたデータと、前記出力回路から出力されるデータとを前記内部クロック信号を遅延した判定クロック信号に基づく所定のタイミングで比較し、読出しデータの正誤を検証する検証回路とを含み、
mは、1以上の整数、n≧m、前記活性化信号の1サイクルにつきn/mのサイクルの内部クロック信号が生成される関係にある、半導体記憶装置。 - 前記列選択回路からデータバスに出力されるデータは、差動データであり、前記センス回路は、差動データをセンスする、請求項1に記載の半導体記憶装置。
- 前記検証回路は、前記列選択信号から見て最遠端にある読出しデータの正誤を検証する、請求項1に記載の半導体記憶装置。
- 半導体記憶装置はさらに、前記検証回路の検証結果に基づき前記活性化信号のタイミングを制御するタイミング制御回路を含む、請求項1に記載の半導体記憶装置。
- 前記タイミング制御回路は、前記検証回路により読出しデータが誤りであると検証されたとき、前記センス回路によりセンス開始時間が早まるように前記活性化信号のタイミングを制御する、請求項4に記載の半導体記憶装置。
- 前記出力回路は、前記内部クロック信号に応答して並列入力されたデータを直列データに変換する回路を含む、請求項1に記載の半導体記憶装置。
- 半導体記憶装置は、シリアルインターフェース機能を搭載するNAND型フラッシュメモリである、請求項1ないし6いずれか1つに記載の半導体記憶装置。
- 列選択回路、センス回路、出力回路および検証回路を含む半導体記憶装置のデータの読出し方法であって、
列選択回路が、列選択信号に基づきメモリセルアレイから読み出されたページデータからnビットのデータを選択し、選択したnビットのデータをnビットのデータバス上に出力するステップと、
前記センス回路が、活性化信号に応答して前記データバス上のnビットのデータをセンスするステップと、
前記出力回路が、外部から供給されるシリアルクロック信号に同期した内部クロック信号に応答して前記センス回路によりセンスされたnビットのデータからmビットのデータを選択し、選択されたmビットのデータを出力端子から出力するステップと、
前記検証回路が、前記センスするステップによりセンスされたデータと、前記出力するステップにより出力されるデータとを前記内部クロック信号を遅延した判定クロック信号に基づく所定のタイミングで比較し、読出しデータの正誤を検証するステップとを含み、
mは、1以上の整数、n≧m、前記活性化信号の1サイクルにつきn/mのサイクルの内部クロック信号が生成される関係にある、読出し方法。 - 読出し方法はさらに、半導体記憶装置に含まれる制御回路が、前記検証するステップにより読出しデータが誤りであると検証されたとき、前記活性化信号のタイミングを制御するステップと、を有する請求項8に記載の読出し方法。
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