CN110832586B

CN110832586B - 存储器决策反馈均衡器测试

Info

Publication number: CN110832586B
Application number: CN201880044014.XA
Authority: CN
Inventors: R·斯里拉曼尼; J·E·泰勒; 刘亮
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2017-09-25
Filing date: 2018-06-27
Publication date: 2021-01-01
Anticipated expiration: 2038-06-27
Also published as: WO2019060019A1; US20190097846A1; US10491430B2; CN110832586A

Abstract

一种装置(10)包含经配置以存储数据的一或多个存储器组(12)。所述装置(10)还包含数据接收器(62)，所述数据接收器经配置以：接收失真输入数据作为数据流的部分；将校正因数应用于所述失真输入数据以补偿从所述数据流对所述失真输入数据的符号间干扰；以及通过将所述校正因数应用于所述失真数据而产生所述数据。所述装置(10)进一步包含所述装置(10)内部的测试电路(80)，其中所述测试电路(80)经配置以产生所述数据流。

Description

存储器决策反馈均衡器测试

技术领域

本公开的实施例大体上涉及半导体存储器装置的领域。更具体来说，本公开的实施例涉及半导体存储器装置的决策反馈均衡器(DFE)电路的测试。

背景技术

存储器装置的操作速率，包含存储器装置的数据速率，已经随着时间而增加。作为存储器装置的速度增加的副作用，由于失真所致的数据错误可能增加。举例来说，可能发生所发射数据之间的符号间干扰，因此先前所接收数据影响当前所接收数据(例如，先前所接收数据影响且干扰随后所接收数据)。校正此干扰的一个方式是通过使用决策反馈均衡器(DFE)电路，其可经编程以补偿(即，撤销、减轻或补偿)通道对所发射数据的影响。

另外，存储器装置的测试持续为重要的。然而，常规存储器测试装置和技术可能不充分测试DFE电路的功能性，因此在DFE电路有缺陷或另外未正确地操作的情况下降低存储器装置的总体效率和可操作性。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：

图1是根据本发明的实施例的说明存储器装置的某些特征的简化框图；

图2说明根据本发明的实施例的说明图1的I/O接口的数据收发器的框图；

图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；

图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；

图5说明根据本发明的实施例的图2的数据收发器的第三实施例的框图；

图6说明根据本发明的实施例的在数据读取模式中操作的图5的数据收发器的框图；

图7说明根据本发明的实施例的在数据写入模式中操作的图5的数据收发器的框图；

图8说明根据本发明的实施例的在测试模式中操作的图5的数据收发器的框图；

图9说明根据本发明的实施例的图5的数据收发器的操作的流程图；

图10说明根据本发明的实施例的存储器测试系统；

图11说明根据本发明的实施例的图10的存储器测试装置的操作的流程图；以及

图12说明根据本发明的实施例的图10的存储器测试装置的操作的第二流程图。

具体实施方式

下文将描述一或多个具体实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特征都在说明书中进行描述。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解这种发展努力可能是复杂且耗时的，然而可以是从本发明中获益的一般技术者从事的设计、构造和制造的例程。

存储器装置的决策反馈均衡器(DFE)和/或其功能性的测试可能例如有价值用于确认正由DFE产生且应用于存储器装置的所接收数据的任何补偿值正确地补偿所接收数据中的失真，以确保准确的值存储于所述存储器装置的存储器中。在一些实施例中，可利用内建式自测试(BIST)电路来允许DFE的裸片上测试。所述存储器装置可操作以提供激励以辅助DFE电路的裸片上测试。举例来说，可以利用上拉和下拉发射器分支强度和数目的各种组合来以极精细的分辨率控制数据输入/输出衬垫(DQ衬垫)电压。此操作可允许具有可模仿通道失真的多电平输入电压信号(Vin)的波形(例如，代替来自DQ衬垫的输入的输入模式)的产生。通过此输入模式，可执行具有所选DFE分接设定的写入操作作为测试模式操作的部分，且可以进行裸片上接收器能够正确地读取数据(预失真数据模式)的检验。

在一些实施例中，可以实施可产生位流(例如输入激励)的裸片上电路，且可以利用用以设定DQ输出驱动器中将接通的上拉和/或下拉分支的特定数目的查找表。所述存储器装置可置于DFE-BIST模式中，借此在DQ输出驱动器正产生输入激励的同时可以进行对阵列的写入(例如连续突发写入)。随后，可以停止突发写入且可以进行对阵列写入的位流匹配期望数据的检验。

另外，可以利用用以检验模拟和/或后端测试中的存储器装置的正确DFE功能性的系统和技术。在一些实施例中，模拟输入台面可用以模仿由系统通道引入的符号间干扰(ISI)。通过经调谐于待测试的存储器装置的模式的产生和应用，可检验DFE电路以正确地恢复原始输入序列。光标后值的任何选择可用于与存储器装置的DFE电路结合使用的任何数目的分接，从而实现针对DFE校正的整个范围的准确模拟检验。可在后端测试器中应用相似方法以检验DFE功能性。可产生数据眼用于清洁输入，且可产生第二数据眼睛，其具有变化的Vin高电平(例如，与高数据输入“1”相关联的输入电压电平)以及Vin低电平(例如，与低数据输入“0”相关联的输入电压电平)作为对模仿系统ISI的输入数据值。可检验DFE电路以当所述第一和第二数据眼匹配时正确地起作用。此模拟和测试方法可应用于使用DFE校正的任何类型的输入接收器。

现在转而参看附图，图1是说明存储器装置10的某些特征的简化框图。具体地说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5 SDRAM的各种特征允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。

存储器装置10可以包含若干存储器组12。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可以提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可以包含若干SDRAM存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有若干存储器组12的单个存储器芯片(例如SDRAM芯片)的一部分。对于DDR5，存储器组12可进一步经布置以形成组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每一组群包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。

存储器装置10可包含命令接口14以及经配置以与外部装置交换(例如，接收和发射)信号的输入/输出(I/O)接口16。命令接口14经配置以从例如处理器或控制器等外部装置(未图示)提供若干信号(例如，信号15)。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从其读取的数据的发射和接收。

如将了解，命令接口14可包含若干电路，例如时钟输入电路18和命令地址输入电路20，以保障信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。大体上，双数据速率(DDR存储器利用差分对的系统时钟信号，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿指代上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。通常在时钟信号的正边沿上输入命令(例如，读取命令、写入命令等)，且在正和负时钟边沿上发射或接收数据。

时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器30，例如延迟锁定回路(DLL)电路。内部时钟产生器30基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK供应到例如I/O接口16，且用作用于确定读取数据的输出定时的定时信号。

内部时钟信号CLK也可以提供到存储器装置10内的各种其它组件，且可用以产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可以经由总线36将命令信号提供到内部时钟产生器30以协调相位受控内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用以例如通过I/O接口16对数据进行计时。

此外，命令解码器32可以对例如读取命令、写入命令、模式寄存器设定命令、激活命令等命令进行解码，且提供经由总线路径40对对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，其提供必要的解码(例如，行解码器和列解码器)以及例如定时控制和数据控制等其它特征，以促进去往和来自存储器组12的命令的执行。共同地，存储器组12和组控制块22可被称为存储器阵列23。

存储器装置10基于从例如处理器等外部装置接收的命令/地址信号而执行例如读取命令和写入命令等操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号计时到命令接口14。所述命令接口可包含命令地址输入电路20，其经配置以通过例如命令解码器32而接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于CA<13:0>总线上。

另外，命令接口14可经配置以接收若干其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用以多路复用信号以使得它们可交换以用于实现信号到存储器装置10的特定路由。还可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。

命令接口14也可用以针对可以检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余检查(CRC)错误的情况下从存储器装置10发射。也可以产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可以在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。

利用上文所论述的命令和定时信号，借助通过I/O接口16发射和接收数据信号44可将数据发送到存储器装置10以及从其发送数据。更具体来说，数据可经由包含多个双向数据总线的数据总线46发送到存储器组12或从所述存储器组检索。一般称为DQ信号的数据I/O信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5SDRAM存储器装置等某些存储器装置，I/O信号可划分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可划分成对应于例如数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。

为了允许存储器装置10内的较高数据速率，例如DDR存储器装置等某些存储器装置可以利用数据选通信号，一般称为DQS信号。DQS信号是由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为差分对的数据选通信号(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置等某些存储器装置，差分对的DQS信号可划分成对应于例如发送到存储器装置10及从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。

阻抗(ZQ)校准信号也可以通过I/O接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚，且用以通过跨越过程、电压和温度(PVT)值的改变调整存储器装置10的上拉和下拉电阻器而调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知的值。如将了解，精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。

另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设定存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视在I/O接口16处由存储器装置10捕获的数据。

如将了解，例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以界定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可以并入到存储器系统10中。相应地，应理解仅提供图1的框图以突出存储器装置10的某些功能特征以辅助后续的详细描述。

在一些实施例中，存储器装置10可安置于主机装置中(物理上集成到主机装置中或另外连接到主机装置)或另外耦合到主机装置。所述主机装置可包含桌上型计算机、膝上型计算机、寻呼机、蜂窝式电话、个人助理、便携式音频播放器、控制电路、相机等中的任一者。所述主机装置也可以是网络节点，例如路由器、服务器或客户端(例如，先前所述类型的计算机中的一者)。所述主机装置可为某一其它种类的电子装置，例如复印机、扫描器、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语，例如本文所使用的许多其它术语，可以共享一些提及物，并且因此不应当仅仅借助于列出的其它项目来解释。)

所述主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接或间接地耦合到主机的额外系统元件，以使得主机处理器通过执行可存储于主机内或在主机外部的指令而控制主机的操作。

如上文所论述，数据可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率DRAM(例如，DDR5 SDRAM)。在一些实施例中，主机也可以包含单独非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，NAND存储器、NOR存储器等)，以及其它类型的存储器装置(例如，存储装置)，例如固态驱动器(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、闪存(CF)卡，或任何其它合适的装置。此外，应了解主机可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速(PCI-E)、小型计算机系统接口(SCSI)、IEEE1394(火线)或任何其它合适的接口，以及用以允许用户将数据输入到主机中的一或多个输入装置，例如按钮、开关元件、键盘、光笔、触笔、鼠标和/或话音辨识系统。主机可以任选地还包含例如耦合到处理器的显示器等输出装置，以及用于与例如因特网等网络介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机的应用，主机可包含许多其它组件。

主机可操作以将数据传送到存储器装置10用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。相应地，为了促进这些数据发射，在一些实施例中，I/O接口16可包含操作以从I/O接口16接收及向所述I/O接口发射DQ信号的数据收发器48。

图2说明大体上存储器装置10的I/O接口16，且更具体来说数据收发器48。如所说明，I/O接口16的数据收发器48可包含DQ连接器50、DQ收发器52以及串行器/并行器54。应注意在一些实施例中，可利用多个数据收发器48，每一单个数据收发器48可结合对应于例如数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)中的每一者中的相应一者而利用。因此，I/O接口16可包含多个数据收发器48，其各自对应于一或多个I/O信号(例如，包含相应DQ连接器50、DQ收发器52和串行器/并行器54)。

DQ连接器50可例如为引脚、衬垫、其组合或另一类型的接口，其操作以接收DQ信号以例如将数据发射到存储器阵列23作为数据写入操作的部分。另外，DQ连接器50可操作以从存储器装置10发射DQ信号，例如以从存储器阵列23发射数据作为数据读取操作的部分。为了促进这些数据读取/写入，DQ收发器52存在于数据收发器48中。在一些实施例中，例如DQ收发器52可以接收由内部时钟产生器30产生的时钟信号作为定时信号以用于确定从存储器阵列23的数据读取操作的输出定时。由内部时钟产生器30发射的时钟信号可基于在时钟连接器56(例如，引脚、衬垫、其组合等)处由存储器装置10接收且经由时钟输入电路18路由到内部时钟产生器30的一或多个定时信号。因此，DQ收发器52可以接收由内部时钟产生器30产生的时钟信号作为定时信号以用于确定从存储器阵列23的数据读取操作的输出定时。

图2的DQ收发器52还可例如接收一或多个DQS信号以在选通数据模式中操作作为数据写入操作的部分。DQS信号可在DQS连接器60(例如，引脚、衬垫、其组合等)处接收且经由DQS收发器60路由到DQ收发器52，所述DQS收发器操作以经由DQS信号到DQ收发器52的选择性发射而控制数据选通模式。因此，DQ收发器52可以接收DQS信号以控制从存储器阵列23的数据写入操作。

如上所述，数据收发器48可在模式中操作以促进数据到存储器装置10及从所述存储器装置(例如，到存储器阵列23及从所述存储器阵列)的传送。举例来说，为了允许存储器装置10内的较高数据速率，可以发生其中利用DQS信号的数据选通模式。DQS信号可通过外部处理器或控制器发送由DQS连接器58(例如，引脚、衬垫、其组合等)接收的数据(例如，用于写入命令)而驱动。在一些实施例中，DQS信号用作时钟信号以捕获对应输入数据。

另外，如图2中所说明，数据收发器48还包含串行器/并行器54，其操作以在存储器装置10的数据写入操作期间将串行数据位(例如，串行位流)变换为并行数据位(例如，并行位流)以用于沿着数据总线46发射。同样，串行器/并行器54操作以在存储器装置10的读取操作期间将并行数据位(例如，并行位流)变换为串行数据位(例如，串行位流)。以此方式，串行器/并行器54操作以将从例如主机装置接收的具有串行格式的数据变换为适合于存储在存储器阵列23中的并行格式。同样，串行器/并行器54操作以将从例如存储器阵列23接收的具有并行格式的数据变换为适合于发射到主机装置的串行格式。

图3说明数据收发器48包含耦合到数据传送总线51的DQ连接器50、DQ接收器62、DQ发射器64(其与DQ接收器62组合形成DQ收发器52)、并行器66以及串行器68(其与并行器66组合形成串行器/并行器54)。在操作中，主机(例如，主机处理器或上述其它存储器装置)可操作以跨越数据传送总线51将呈串行形式的数据发射到数据收发器48作为对存储器装置10的数据写入操作的部分。此数据在DQ连接器50处接收且发射到DQ接收器62。DQ接收器62例如可对数据执行一或多个操作(例如，放大、数据信号的驱动等)和/或可作为用于数据的锁存器而操作直到接收到相应DQS信号，所述DQS信号操作以协调(例如，控制)数据到并行器66的发射。作为数据写入操作的部分，并行器66可操作以将数据从其中数据沿着数据传送总线51发射的格式(例如，串行形式)转换(例如，变换)为用于数据发射到存储器阵列23以用于存储于其中的格式(例如，并行形式)。

同样，在读取操作期间(例如，经由数据传送总线51从存储器阵列23读数数据且将读取数据发射到主机)，串行器68可以由存储器阵列使用的一个格式(例如，并行形式)接收从存储器阵列读取的数据，且可将所接收数据转换(例如，变换)为第二格式(例如，串行形式)以使得所述数据可与数据传送总线51和/或主机中的一或多者兼容。经转换数据可从串行器68发射到DQ发射器64，由此可以发生对数据的一或多个操作(例如，解除放大、数据信号的驱动等)。另外，DQ发射器64可以作为用于所接收数据的锁存器操作直到例如从内部时钟产生器30接收到相应时钟信号，所述内部时钟产生器操作以协调(例如，控制)数据到DQ连接器50的发射以用于沿着数据传送总线51发射到主机的一或多个组件。

在一些实施例中，在DQ连接器50处接收的数据可能失真。举例来说，在DQ连接器50处接收的数据可能受到符号间干扰(ISI)影响，其中先前所接收数据干扰随后所接收数据。举例来说，由于增加的数据量跨越数据传送总线51发射到DQ连接器50，因此在DQ连接器50处接收的数据相对于由主机发射的数据可能失真。减轻(例如，补偿或消除)此失真且有效地反转ISI的影响的一个技术是对数据应用均衡操作。图4说明包含可以用于此均衡操作的均衡器的数据收发器48的实施例。

图4说明包含均衡器、确切地说决策反馈均衡器(DFE)70的数据收发器48的一个实施例。如所说明，DFE 70是多分接(例如，四个分接)DFE 70。然而，与DFE 70结合可利用少于或多于四个分接。同样，DFE 70可与并行器66或DQ接收器62分开安置或安置于其内部。在操作中，在一或多个数据锁存器或数据寄存器中捕获二进制输出(例如，从锁存器或决策双削波器)。在本实施例中，这些数据锁存器或数据寄存器可安置于并行器66中，且其中存储的值可沿着路径72、74、76和78锁存或发射。

当在DQ接收器62处接收到数据位时，可将其识别为作为位“n”从主机发射，且可在时间t₀作为失真位n而接收(例如，位n已通过ISI失真)。在DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t₀前的时间t_-1接收)的最近位可以被识别为n-1且说明为沿着路径72从数据锁存器或数据寄存器发射。在DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t_-1前的时间t_-2处接收)的第二最近位可以被识别为n-2且说明为沿着路径74从数据锁存器或数据寄存器发射。在DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t_-2前的时间t_-3处接收)的第三最近位可以被识别为n-3且说明为沿着路径76从数据锁存器或数据寄存器发射。在DQ接收器62处接收失真位n之前接收(例如，在紧接在时间t_-2前的时间t_-3处接收)的第四最近位可以被识别为n-4且说明为沿着路径78从数据锁存器或数据寄存器发射。位n-1、n-2、n-3和n-4可以视为干扰所接收失真位n的位群组(例如，位n-1、n-2、n-3和n-4对主机发射位n造成ISI)，且DFE 70可操作以补偿由位群组n-1、n-2、n-3和n-4对主机发射位n造成的失真。

因此，沿着路径72、74、76和78锁存或发射的值可以分别对应于从DQ接收器62发射以存储于存储器阵列23中的最近先前数据值(例如，先前位n-1、n-2、n-3和n-4)。这些先前发射的位沿着路径72、74、76和78反馈到DFE 70，其操作以借助求和器(例如，求和放大器)产生可添加到所接收输入信号(例如，从DQ连接器50接收的数据，例如失真位n)的经加权分接(例如，电压)。在其它实施例中，经加权分接(例如，电压)可与初始参考值组合以产生补偿，所述补偿对应于或减轻所接收数据的失真(例如，减轻失真位n的失真)。在一些实施例中，分接经加权以反映最近先前所接收数据(例如，位n-1)与在较早时间接收的位(例如，位n-1、n-2和n-3)相比可具有对所接收数据(例如，失真位n)的失真更强的影响。DFE 70可操作以由于每一先前位而产生分接(例如，电压)的量值和极性以共同补偿由那些先前所接收位造成的失真。

举例来说，对于本实施例，先前所接收位n-1、n-2、n-3和n-4中的每一者可具有两个值(例如，二进制0或1)中的一者，其发射到并行器66以用于发射到存储器阵列23，且另外锁存或保存于寄存器中以用于沿着相应路径72、74、76和78的后续发射。在所说明的实施例中，这导致对于位群组n-1、n-2、n-3和n-4的十六(例如，2⁴)个可能的二进制组合(例如，0000、0001、0010、…、1110或1111)。DFE 70操作以选择和/或产生经确定为存在的前述十六个组合中的任一者的对应分接值(例如，基于沿着路径72、74、76和78的所接收值)以用于调整从DQ连接器50接收的输入值(例如，失真位n)或修改参考值，所述参考值随后应用于从DQ连接器50接收的输入值(例如，失真位n)以便从数据流中的先前位(例如，位群组n-1、n-2、n-3和n-4)消除ISI失真。

均衡(例如，决策反馈均衡)的使用可为有益的，使得从主机发射的数据正确地存储于存储器阵列23中。相应地，测试存储器装置10中利用的任何均衡器电路(例如，包含DFE70)的操作和/或功能性可为有用的。相应地，如图5中所说明，可包含内建式自测试(BIST)电路80作为数据收发器48的部分。然而，在其它实施例中，BIST电路80可以改为实施于I/O接口16的所有数据收发器48的外部，使得单个BIST电路80耦合到I/O接口16的所有数据收发器48。在一些实施例中，BIST电路80可操作以提供激励以在裸片上(例如，在存储器装置10内部)测试DFE电路(例如，包含DFE 70)。为了促进此激励的产生，BIST电路80可包含运行存储于对应存储器位置中的代码的控制器或处理器，所述代码致使处理器产生此激励。

在一些实施例中，BIST电路80可包含能够产生位流(例如，一系列位)的数据值产生器。在一些实施例中，数据值产生器可为伪随机位产生器。伪随机位产生器可经由软件实施(例如，存储器装置10中或BIST电路80中运行存储于对应存储器位置中的代码的控制器或处理器，所述代码致使处理器产生伪随机位流)或其可例如使用移位寄存器以硬件实施，例如BIST电路80中或与其耦合的电路中的线性反馈移位寄存器。另外，BIST电路80可包含或可耦合到存储查找表(LUT)的存储装置。LUT可包含用于DQ发射器64的输出驱动器的一或多个元件的配置(例如，设置或初始化)设定。举例来说，DQ发射器64的输出驱动器可包含一或多个驱动器电路，其各自包含上拉(PUP)发射器分支和下拉(PDN)发射器分支。在一些实施例中，各种PUP和PDN发射器分支的激活可允许对例如输出驱动器的转换速率的控制。

在一些实施例中，LUT值可包含用于在给定时间激活的PUP和PDN发射器分支的数目和强度的一或多个设定。BIST电路80可将这些值发射到DQ发射器64以与存储器元件10的DFE电路的测试操作结合而控制PUP和PDN发射器分支的操作，如下文将更详细地描述。

图6说明在数据读取操作期间的数据收发器48的实施例。如所说明，在数据读取操作期间，DQ接收器62、并行器66、DFE 70和BIST电路80可停用和/或另外非作用。数据信号(例如，数据位或作为数据流的数据位的集合)可在串行器68的数据输入81处从数据总线46接收。同样，计时信号或时钟可在时钟输入82处从例如内部时钟产生器30接收。此计时信号或时钟可用以控制例如数据(一旦从并行形式转换为串行形式)到DQ发射器64的发射。

如在图6中另外说明，串行器68可以另外在控制输入84处接收一或多个控制信号。在一些实施例中，所述控制信号可为一或多个模式寄存器信号，且所述控制信号可用以产生(或本身可用作)PUP和PDN发射器分支控制信号(例如，以激活DQ发射器64的相应PUP发射器分支86和PNP发射器分支88和/或控制DQ发射器64的PUP发射器分支86和PNP发射器分支88的强度)。以此方式，串行器68可以从数据总线46接收数据，在时钟输入82处接收用于同步的定时信号，且在控制输入84处接收PUP发射器分支86和PDN发射器分支88激活和强度控制信号。串行器68可以串行化所接收数据，使得其将呈恰当格式以用于发射到耦合到存储器装置10的主机，使经转换(例如，串行化)数据的发射同步，且将相应控制信号提供到DQ发射器64的输出驱动器以初始化(例如，配置或设置)DQ发射器64的输出驱动器的PUP发射器分支86和PNP发射器分支88，以实现DQ发射器64对经转换(例如，串行化)数据的发射。

图7说明在数据写入操作期间的数据收发器48的实施例。如所说明，在数据写入操作期间，DQ发射器64、串行器68和BIST电路80可停用和/或另外非作用。数据信号(例如，数据位或作为数据流的数据位的集合)可由DQ接收器62从DQ连接50接收。DQ接收器62可以如上文所论述与DFE 70结合而操作以在数据发射到并行器66之前补偿随所述数据接收的ISI失真。并行器66可以将其接收的数据的格式从串行数据转换为并行数据以用于发射到且存储于存储器阵列23中。

图8说明与上述数据读取操作和数据写入操作分开的第三实施例。图8说明在测试操作(例如，测试模式)期间数据收发器48的实施例，所述测试操作用以测试决策反馈均衡过程及其电路的操作(例如，以确定存储器装置10的DFE 70是否正确地起作用以补偿在DQ连接50处接收的数据的失真)。如所说明，在测试操作期间，DQ连接50可以停用和/或另外非作用。同样，在串行器68在作用时，串行器68的数据输入81和控制输入84可停用和/或另外非作用。并非从非作用数据输入81接收数据，串行器68可以从BIST电路80(例如，从数据值产生器)接收数据且来自BIST电路80的所接收数据可为伪随机位流。同样，并非从非作用控制输入84接收一或多个控制信号，串行器68可以从BIST电路80接收控制信号(例如，对应于待激活的PUP发射器分支86和PDN发射器分支88的数目和强度的LUT值的信号)。可以选择这些控制信号以控制和设定PUP发射器分支86和PDN发射器分支88的各种组合(例如，PUP发射器分支86和PDN发射器分支88的数目和强度)以用极精细的分辨率控制DQ发射器64的输出驱动器的输出(例如，将发射到DQ连接50的电压，DQ衬垫电压)。PUP发射器分支86和PDN发射器分支88的受控输出以及因此DQ发射器64的输出驱动器的输出可为具有多电平信号的波形，其可用以模拟或模仿通道失真(例如，沿着数据传送总线51发射的数据的ISI)。

DQ发射器64的输出驱动器的输出可代替来自DQ连接50的数据(例如，作为其替代)作为输入模式而发射，如对DQ接收器62的输入中那样。对DQ接收器62的此输入可具有施加于其的决策反馈均衡，且所得数据可发射到并行器66以用于发射到存储器阵列23作为待存储的测试数据。可执行此测试数据从存储器阵列23的后续数据读取，且在BIST电路80中(如果例如BIST电路80存储BIST电路80产生的数据用于内部比较)、在存储器装置10内部的测试电路中(如果例如BIST电路80与串行器68和测试电路并行地发射BIST电路80产生的数据用于比较)或者经由耦合到存储器装置10的测试装置(如果例如BIST电路80将BIST电路80产生的数据发射到外部耦合测试装置且存储器装置10将检索的所存储测试数据发射到测试装置用于比较)，可将检索的所存储测试数据与来自BIST电路80的原始产生数据进行比较。

在其它实施例中，当在测试模式中DQ发射器64的输出驱动器的输出如对DQ接收器62的输入中那样代替来自DQ连接50的数据(例如，作为其替代)作为输入模式而发射以用于决策反馈均衡时，代替或补充从接收器发射到并行器66以用于发射到存储器阵列23作为待存储测试数据的数据，具有串行决策反馈均衡调整测试数据的DQ接收器62的输出可发射到BIST电路80、存储器装置10内部的测试电路或耦合到存储器装置10的测试装置。在BIST电路80中(如果例如BIST电路80存储BIST电路80产生的数据用于内部比较)、在存储器装置10内部的测试电路中(如果例如BIST电路80与串行器68和测试电路并行地发射BIST电路80产生的数据用于比较)或者经由耦合到存储器装置10的测试装置(如果例如BIST电路80将BIST电路80产生的数据发射到外部耦合测试装置且DQ接收器62将串行决策反馈均衡调整测试数据发射到测试装置用于比较)，可将此串行决策反馈均衡调整测试数据与来自BIST电路80的原始产生数据进行比较。

对于其中进行BIST电路80产生的数据与决策反馈均衡校正数据的比较的上述比较系统和方法中的任一者和/或全部，如果检索的所存储测试数据匹配于来自BIST电路80的原始产生数据，那么BIST电路80、存储器装置10的测试电路或耦合到存储器装置10的测试装置可产生存储器装置10的决策反馈均衡电路(包含DFE 70)在恰当地起作用的指示。替代地，如果检索的所存储测试数据不匹配于来自BIST电路80的原始产生数据，那么BIST电路80、存储器装置10的测试电路或测试装置可产生存储器装置10的决策反馈均衡电路(包含DFE 70)未恰当地起作用的指示。这些指示可以发射到主机，可以显示，或者可以利用(例如，由主机或由存储器装置10)以初始化决策反馈均衡电路的调整(例如，以调谐或另外调整决策反馈均衡电路的操作)以校正通过前述比较所确定的任何不一致。

图9说明上述决策反馈均衡测试方法的一个实施例的流程图90。如步骤92中所说明，BIST电路80可以从例如数据值产生器产生位流以用于发射到串行器68。此位流可为(例如)伪随机位流。在步骤94(其可与步骤92同时、在其之前或在其之后执行)中，BIST电路80可以产生一或多个控制信号以用于发射到串行器68。这些控制信号可以对应于待激活的PUP发射器分支86和PDN发射器分支88的数目和强度的LUT值。相应地，步骤92和94对应于裸片上(例如，存储器装置10的内部)测试电路(例如，BIST电路80)，其可产生位流且可利用LUT来设定特定数目的PUP/PDN发射器分支86、88以在DQ发射器64的DQ输出驱动器中接通。应注意，在步骤92中位流的产生以及控制信号的产生可以是使存储器装置10进入决策反馈均衡测试模式(例如，以允许存储器装置10的包含DFE 70的决策反馈均衡电路的测试)的部分(或在其之前)。

作为决策反馈均衡测试模式的部分，可执行测试写入操作，如步骤96中所说明。测试写入操作可包含与上述步骤92和94相关而产生的输入值对DQ接收器62的写入(例如，连续突发写入)。举例来说，测试写入可包含DQ发射器64的DQ输出驱动器基于步骤92中产生的位流(例如，基于由BIST电路80产生的伪随机位流)和在步骤94中产生的控制信号而产生对DQ接收器62的输入激励(例如，代替来自DQ连接器50的输入)。在一些实施例中，测试写入可进一步包含从输入激励产生的所得值对存储器阵列23的写入。在步骤98中，可进行步骤96中的测试写入的检验。此检验可包含测试写入的停止以及写入到存储器阵列23的位流匹配于预期数据(例如，在步骤92中产生的位流)的检验。在步骤98中的此检验可以另外和/或替代地包含发射到并行器66的位流匹配于预期数据(例如，在步骤92中产生的位流)的检验。

图10说明根据本发明的实施例的存储器测试系统。如所说明，测试装置100可耦合到存储器装置10以用于存储器装置10的一或多个组件和/或存储器装置10的一或多个部分的测试。在一些实施例中，测试装置100可包含运行存储于对应存储器位置中的代码的控制器或处理器，所述代码致使处理器执行下文描述的决策反馈均衡测试。测试装置100可包含例如一或多个输出连接，其可经由数据传送总线51耦合到存储器装置10(或直接耦合到DQ连接器50)以将输入数据(例如，数据信号)提供到存储器装置10。同样，测试装置100可包含例如一或多个输入连接，其可耦合到存储器装置10以从存储器装置10接收数据信号或其它信息。

在一些实施例中，测试装置100可操作以产生和发射包含所产生ISI的输入数据。由测试装置100产生且发射的测试数据可以例如包含模仿将由存储器装置10的决策反馈均衡电路补偿的ISI的信号。因此，如果例如存储器装置10的决策反馈均衡电路经校准以响应于特定数据流的接收而产生特定分接值，那么测试装置100可经校准以引入对应于将可通过特定分接值校正的ISI输入数据的输入数据。以此方式，存储器装置10的DFE电路的正确操作的确定可由测试装置100实现。

在一些实施例中，测试装置100可以从存储器装置10接收决策反馈均衡校正值(例如，分接值)。替代地，用户可以用来自存储器装置10的决策反馈均衡校正值(例如，分接值)对测试装置100进行编程。这些校正值可以对应于可应用于由测试装置100产生的测试数据的查找表或所存储更改值的其它集合。以此方式，测试装置100可以基于将在存储器装置10中执行的决策反馈均衡校正而产生测试数据的更改版本以用于发射到存储器装置10，可以从存储器装置10接收回已被执行决策反馈均衡的数据，且可将所接收数据与原始(未更改)测试数据进行比较以确定存储器装置10的决策反馈均衡电路是否已操作和/或正确地起作用。此结果可例如在测试装置100上显示和/或可存储于存储器装置10中用于后续分析或使用。

在一些实施例中，用于存储器装置10的不同决策反馈均衡校正值(例如，分接值)可由用户、由存储器装置10自身或由测试装置100应用。这些不同校正值可用以产生测试数据的第二更改版本以测试存储器装置10的决策反馈均衡电路的操作(例如，测试装置100可以基于存储器装置10中将执行的决策反馈均衡校正而产生测试数据的第二更改版本以用于发射到存储器装置10，可以从存储器装置10接收回已被执行决策反馈均衡的数据，且可将所接收数据与原始(未更改)测试数据进行比较以确定存储器装置10的决策反馈均衡电路是否已操作和/或正确地起作用)。此结果可例如在测试装置100上显示和/或可存储于存储器装置10中用于后续分析或使用。

在一些实施例中，测试装置100可响应于由测试装置100提供的输入数据而显示数据眼图，其表示正从存储器装置10接收的信号。上文相对于将更改的输入数据提供到存储器装置10所描述的技术可允许对决策反馈均衡电路故障的隔离，所述故障原本可能反映对数据眼图造成降级的不正确定时、极性和其它因数。通过由测试装置100将ISI失真输入数据应用于存储器装置10，可实现在模拟和后端测试中对正确决策反馈均衡功能性的检验。举例来说，通过产生和提供输入模式，其使用经修改数据电平(例如，经修改电压输入高Vih或高数据输入以及经修改电压输入低Vil或低数据输入)以模拟通过具有ISI的通道的输入，测试装置100可模仿将由存储器装置10的决策反馈均衡电路校正的失真，并且相应地当作为测试操作的部分从存储器装置10读出决策反馈均衡调整位时可确定决策反馈均衡电路是否在操作和/或正确地起作用。

在一些实施例中，测试装置100可经装备以调谐发射到存储器装置10的输入数据。举例来说，例如RC滤波器等滤波器可应用于测试数据以便更准确地复制真实系统输入。通过在模拟中(例如，在存储器装置10的测试模式中)应用新输入模式，可检验存储器装置10的决策反馈均衡电路以正确地恢复原始(未更改)输入序列。对光标后值(例如，输入数据更改)的任何选择可用于存储器装置10的任何数目的分接，从而对于决策反馈均衡校正的整个范围实现准确的模拟检验。

图11说明描述前述决策反馈均衡电路测试技术的一个实施例的流程图102。在步骤104中，测试装置100可以接收决策反馈均衡电路配置设定(例如，分接值)。这些设定可作为测试操作的部分自动从存储器装置10接收，或替代地，这些设定可经由用户输入。在步骤106中，可由测试装置100产生经调整输入。在一些实施例中，此经调整输入可基于决策反馈均衡电路的设定而确定和产生，且可以致使以与存储器装置10的决策反馈均衡电路将校正的预期ISI一致的方式更改输入数据流。如前文所述，可通过根据存储值修改输入数据而实现输入测试数据的更改，或者存储值可以代替输入数据值以产生更改的输入测试数据。在步骤108中，测试装置100可以将经调整输入测试数据发射到存储器装置10作为测试程序的部分。存储器装置10可以在步骤110中将ISI经校正数据输出回到测试装置100，由此测试装置100可将来自存储器装置10的所接收输出与输入(未更改)数据进行比较以确定决策反馈均衡电路是否在正确地操作。

可在后端测试器中应用相似方法以检验决策反馈均衡功能性。举例来说，如图12的流程图112中所说明，可经由步骤114、116和118在测试装置100中针对清洁输入(例如，无输入数据的更改)产生数据眼。更确切地说，在步骤114中，测试装置100可产生输入测试数据以在步骤116中发射到存储器装置10。存储器装置10可以将决策反馈均衡应用于数据流且输出在步骤118中接收的输出到测试装置100的ISI经校正数据。可针对输入到存储器装置10的此未更改测试数据在测试装置100处产生数据眼图。

在步骤120中，可由测试装置100产生经调整测试数据输入。此经调整数据输入可基于决策反馈均衡电路的设定而确定和产生，且可以致使以与存储器装置10的决策反馈均衡电路将校正的预期ISI一致的方式更改输入数据流。如前文所述，可通过根据存储值修改输入数据而实现输入测试数据的更改，或者存储值可以代替输入数据值以产生更改的输入测试数据。在步骤122中，测试装置100可以将经调整输入测试数据发射到存储器装置10作为测试程序的部分。存储器装置10可以在步骤124中将ISI经校正数据输出回到测试装置100，由此测试装置100可产生第二数据眼，可相对于模拟通过具有ISI的通道的输入的经修改数据电平(例如，经修改Vih或高数据输入以及经修改Vil或低数据输入)而产生。可在步骤126中例如通过确定所述第一和第二数据眼是否匹配而执行存储器装置10的决策反馈均衡电路的操作的检验，由此当所述第一和第二数据眼匹配时，可确认决策反馈均衡电路正确地执行。

尽管本发明可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本发明并不希望限于所揭示的特定形式。而是，本发明既定涵盖属于由所附权利要求书界定的本发明的精神和范围内的所有修改、等效物和替代方案。

本文呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书末尾附加的任何权利要求含有表示为“用于[执行][功能]…的装置”或“用于[执行][功能]…的步骤”的一或多个元素，那么希望在35U.S.C.112(f)下解释这些元素。然而，对于含有以任何其它方式指定的元素的任何权利要求，希望不在35U.S.C.112(f)下解释这些元素。

Claims

1.一种存储器装置，其包括：

一或多个存储器组，其经配置以存储数据；

数据接收器，其经配置以：

接收失真输入数据作为数据流的部分；

将校正因数应用于所述失真输入数据以补偿从所述数据流对所述失真输入数据的符号间干扰；以及

通过将所述校正因数应用于所述失真输入数据而产生所述数据；以及

所述存储器装置内部的测试电路，其中所述测试电路经配置以产生所述数据流。

2.根据权利要求1所述的存储器装置，其包括耦合到所述一或多个存储器组的发射器，其中所述发射器经配置以当所述存储器装置在第一操作模式中操作时从所述存储器组接收第二数据。

3.根据权利要求2所述的存储器装置，其中所述测试电路耦合到所述发射器，其中所述发射器经配置以当所述存储器装置在第二操作模式中操作时从所述测试电路接收所述数据流。

4.根据权利要求3所述的存储器装置，其中所述发射器包括耦合到所述存储器装置的输出连接器的多个发射器分支。

5.根据权利要求4所述的存储器装置，其中所述多个发射器分支另外耦合到所述接收器。

6.根据权利要求5所述的存储器装置，其中所述测试电路经配置以产生控制信号以控制所述多个发射器分支中的每一发射器分支的选择性激活。

7.根据权利要求6所述的存储器装置，其中所述多个发射器分支中的所述选择性激活的发射器分支基于从所述测试电路接收的所述数据流而发射所述失真输入数据。

8.根据权利要求5所述的存储器装置，其中所述测试电路经配置以产生控制信号以控制所述多个发射器分支中的每一发射器分支的选择性激活和相应强度。

9.根据权利要求8所述的存储器装置，其中所述多个发射器分支中的所述选择性激活的发射器分支基于从所述测试电路接收的所述数据流而发射所述失真输入数据。

10.一种半导体装置，其包括：

所述装置内部的测试电路，其中所述测试电路经配置以：

产生包括数据值的数据流；以及

产生控制信号；

数据发射器，其经配置以基于所述控制信号更改所述数据流的所述数据值的特性；以及

数据接收器，其经配置以接收具有经更改特性的所述数据值且将所述经更改特性的相反值应用于所述数据值以再生所述数据值。

11.根据权利要求10所述的半导体装置，其中所述数据接收器经配置以将经再生数据值发射到所述测试电路。

12.根据权利要求11所述的半导体装置，其中所述测试电路经配置以将所述经再生数据值与所述数据值进行比较。

13.根据权利要求12所述的半导体装置，其中所述测试电路经配置以基于所述经再生数据值与所述数据值的所述比较而产生所述数据接收器发生故障的指示。

14.根据权利要求10所述的半导体装置，其中所述数据接收器经配置以将经再生数据值发射到经配置以存储数据的一或多个存储器组。

15.根据权利要求14所述的半导体装置，其中所述一或多个存储器组经配置以将所述经再生数据值发射到所述测试电路。

16.根据权利要求14所述的半导体装置，其中所述一或多个存储器组经配置以将所述经再生数据值发射到耦合到所述半导体装置的外部测试电路。

17.根据权利要求10所述的半导体装置，其包括：

第二数据发射器，其经配置以基于所述控制信号更改所述数据流的所述数据值的特性；

第二数据接收器，其经配置以接收具有经更改特性的所述数据值且将所述经更改特性的相反值应用于所述数据值以再生所述数据值。

18.一种方法，其包括：

使半导体装置进入测试操作模式；

在所述半导体装置中内部地产生包括数据值的数据流；

在所述半导体装置中内部地产生控制信号，所述控制信号经配置以在特定强度激活发射器的发射分支；

从至少一个经激活发射分支发射所述数据值作为输入数据信号；以及

将决策反馈均衡应用于所述输入数据信号以校正所述输入数据信号的符号间干扰失真以产生经均衡数据值。

19.根据权利要求18所述的方法，其包括将所述经均衡数据值发射到所述半导体的存储器以用于存储。

20.根据权利要求19所述的方法，其包括从存储器读取所述经均衡数据值且将所述经均衡数据值发射到所述半导体装置的内部测试电路。

21.根据权利要求20所述的方法，其包括在所述内部测试电路中将所述经均衡数据值与所述数据值进行比较。

22.根据权利要求21所述的方法，其包括基于所述经均衡数据值与所述数据值的所述比较而产生指示所述半导体装置的所述决策反馈均衡的正确起作用的指示。

23.根据权利要求18所述的方法，其包括将所述经均衡数据值发射到所述半导体装置的内部测试电路。

24.根据权利要求23所述的方法，其包括将所述经均衡数据值与所述数据值进行比较，且基于所述经均衡数据值与所述数据值的所述比较而产生指示所述半导体装置的所述决策反馈均衡的正确起作用的指示。

25.一种存储器测试装置，其包括：

处理器，其经配置以：

接收将由存储器装置的决策反馈电路应用的分接值的指示；以及

产生经修改数据流以模仿通过所述分接值可校正的数据流的符号间干扰；以及

输出，其经配置以将所述经修改数据流作为输入数据流发射到所述存储器装置。

26.根据权利要求25所述的存储器测试装置，其包括经配置以从所述存储器装置接收分接值的所述指示的输入。

27.根据权利要求25所述的存储器测试装置，其包括经配置以从用户接收分接值的所述指示的输入。

28.根据权利要求25所述的存储器测试装置，其包括经配置以从所述存储器装置接收输出数据流的输入。

29.根据权利要求28所述的存储器测试装置，其中所述处理器经配置以起始所述输出数据流与所述数据流的比较以检验所述决策反馈电路的校正功能。

30.根据权利要求29所述的存储器测试装置，其中所述处理器经配置以产生所述比较的指示以用于显示或用于存储在所述存储器装置或所述存储器测试装置中。

31.一种有形非暂时性计算机可读媒体，其具有存储于其上的计算机可执行代码，所述代码包括用以致使处理器进行以下操作的指令：

产生数据流；

将所述数据流发射到半导体装置；

从所述半导体装置接收第一输出数据流，其中所述第一输出数据流包括所述数据流的决策反馈经均衡数据流；

产生经修改数据流以模仿通过所述半导体装置的决策反馈均衡电路可校正的所述数据流的符号间干扰；以及

从所述半导体装置接收第二输出数据流，其中所述第二输出数据流包括所述经修改数据流的决策反馈经均衡数据流。

32.根据权利要求31所述的有形非暂时性计算机可读媒体，其中所述代码包括用以基于所述第一输出数据流而产生第一数据眼图的指令。

33.根据权利要求32所述的有形非暂时性计算机可读媒体，其中所述代码包括用以基于所述第二输出数据流而产生第二数据眼图的指令。

34.根据权利要求33所述的有形非暂时性计算机可读媒体，其中所述代码包括用以产生所述第一数据眼图和所述第二数据眼图的输出以指示所述第一数据眼图是否匹配于所述第二数据眼图的指令。