KR102336212B1 - 온도 및 프로세스 변화에 강인한 결정 재입력 등호기 - Google Patents

온도 및 프로세스 변화에 강인한 결정 재입력 등호기 Download PDF

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Abstract

결정 재입력 등호기는 양성 신호선, 음성 신호선, 감지 증폭부, 피드백 구동부, 부하 유닛, 차동 구동부 및 차지 펌프를 포함한다. 차동 구동부는 양성 입력 신호에 상응하는 양성 입력 전류의 세기 및 음성 입력 신호에 상응하는 음성 입력 전류의 세기를 온도 신호에 기초하여 조절하여, 일반 구간의 마지막 시점에서의 양성 신호선의 제1 전압과 음성 신호선의 제2 전압의 차를 기준 전압 이상으로 유지시킨다. 차지 펌프는 일반 구간의 마지막 시점에서의 제1 전압과 제2 전압의 평균 전압을 온도 신호에 무관하게 일정한 값으로 유지시키는 양성 오프셋 전압 및 음성 오프셋 전압을 양성 신호선 및 음성 신호선에 각각 인가한다.

Description

온도 및 프로세스 변화에 강인한 결정 재입력 등호기{DECISION FEEDBACK EQUALIZER ROBUST TO TEMPERATURE VARIATION AND PROCESS VARIATION}
본 발명은 결정 재입력 등호기(Decision feedback equalizer)에 관한 것으로서, 더욱 상세하게는 온도 및 프로세스 변화에 강인한 결정 재입력 등호기에 관한 것이다.
최근에, 반도체 기술의 발달에 따라 클럭 주파수가 증가하고, 데이터 전송률이 증가하고 있다. 특히, 메모리와 메모리 컨트롤러간의 데이터 레이트(data rate)가 증가하면서 데이터 채널을 통해 전송된 데이터의 파형에 왜곡이 발생한다. 이러한 원인 중 하나는 ISI(Inter-Symbol Interference)가 있다. ISI는 데이터 채널의 밴드폭(bandwidth)의 한계로 인해 이전 데이터가 현재 전송되는 전송 데이터에 영향을 주는 현상을 말한다.
이러한 ISI를 감소시키기 위해 결정 재입력 등호기(Decision feedback equalizer)가 사용되고 있으나, 결정 재입력 등호기는 온도 변화 및 프로세스(공정) 변화에 따라 오작동 할 수 있는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 온도 변화에 강인한 결정 재입력 등호기를 제공하는데 있다.
본 발명의 일 목적은 온도 변화 및 프로세스 변화에 강인한 결정 재입력 등호기를 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 결정 재입력 등호기(Decision feedback equalizer)는 양성 신호선, 음성 신호선, 감지 증폭부, 피드백 구동부, 부하 유닛, 차동 구동부 및 차지 펌프를 포함한다. 상기 감지 증폭부는 클럭 신호의 하강 에지(Falling edge)에서 상기 양성 신호선의 제1 전압과 상기 음성 신호선의 제2 전압의 차와 기준 전압을 비교하여 출력 신호를 생성한다. 상기 피드백 구동부는 상기 출력 신호에 기초하여 양성 피드백 전류 및 음성 피드백 전류를 생성하여 상기 양성 신호선 및 상기 음성 신호선에 각각 인가한다. 상기 부하 유닛은 양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함한다. 상기 부하 유닛은 상기 클럭 신호가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 상기 클럭 신호가 활성화되는 일반 구간에서 상기 양성 신호선으로부터의 제1 전류 및 양성 입력 전류로 상기 제1 커패시터를 충전하고 상기 음성 신호선으로부터의 제2 전류 및 음성 입력 전류로 상기 제2 커패시터를 충전한다. 상기 차동 구동부는 양성 입력 신호에 상응하는 상기 양성 입력 전류의 세기 및 음성 입력 신호에 상응하는 상기 음성 입력 전류의 세기를 온도 신호에 기초하여 조절하여, 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 상기 기준 전압 이상으로 유지시킨다. 상기 차지 펌프는 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 상기 온도 신호에 무관하게 일정한 값으로 유지시키는 양성 오프셋 전압 및 음성 오프셋 전압을 상기 양성 신호선 및 상기 음성 신호선에 각각 인가한다.
일 실시예에 있어서, 상기 차동 구동부는 전류원, 제1 및 제2 트랜지스터들을 포함할 수 있다. 상기 전류원의 일 말단에 전원 전압이 인가되고, 상기 전류원의 타 말단은 제1 노드와 연결되고, 상기 전류원의 세기는 상기 온도 신호에 상응할 수 있다. 상기 제1 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제1 트랜지스터의 게이트에 상기 양성 입력 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 양성 입력 전류를 출력할 수 있다. 상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 음성 입력 신호가 인가되고, 상기 제2 트랜지스터의 소스는 상기 음성 입력 전류를 출력할 수 있다.
일 실시예에 있어서, 상기 전류원의 세기는 상기 온도 신호에 비례할 수 있다.
일 실시예에 있어서, 상기 양성 입력 전류의 세기 및 상기 음성 입력 전류의 세기는 상기 온도 신호에 비례할 수 있다.
일 실시예에 있어서, 상기 프리-차지 구간에서 상기 양성 신호선 및 상기 음성 신호선은 접지 전압으로 구동될 수 있다.
일 실시예에 있어서, 상기 결정 재입력 등호기는 상기 온도 신호를 생성하는 온도 측정부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 감지 증폭부는 상기 클럭 신호의 상기 하강 에지에서 상기 제2 전압에서 상기 제1 전압을 뺀 값이 상기 기준 전압 이상인 경우 상기 출력 신호로서 논리 하이 값을 출력할 수 있다. 상기 감지 증폭부는 상기 클럭 신호의 상기 하강 에지에서 상기 제2 전압에서 상기 제1 전압을 뺀 값이 상기 기준 전압 미만인 경우 상기 출력 신호로서 논리 로우 값을 출력할 수 있다.
일 실시예에 있어서, 상기 감지 증폭부는 상기 클럭 신호의 상기 하강 에지에서 상기 제1 전압에서 상기 제2 전압을 뺀 값이 상기 기준 전압 이상인 경우 상기 출력 신호로서 논리 하이 값을 출력할 수 있다. 상기 감지 증폭부는 상기 클럭 신호의 상기 하강 에지에서 상기 제1 전압에서 상기 제2 전압을 뺀 값이 상기 기준 전압 미만인 경우 상기 출력 신호로서 논리 로우 값을 출력할 수 있다.
일 실시예에 있어서, 상기 부하 유닛은 제1 내지 제4 트랜지스터들을 포함할 수 있다. 상기 제1 트랜지스터의 드레인에 상기 양성 입력 전류가 인가되고, 상기 제1 트랜지스터의 게이트에 상기 클럭 신호가 반전된 반전 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스는 제1 노드와 연결되고, 상기 양성 신호선을 통해 상기 제1 노드로 상기 제1 전류가 입력될 수 있다. 상기 제2 트랜지스터의 드레인에 상기 음성 입력 전류가 인가되고, 상기 제2 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제2 트랜지스터의 소스는 제2 노드와 연결되고, 상기 음성 신호선을 통해 상기 제2 노드로 상기 제2 전류가 입력될 수 있다. 상기 제3 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제3 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제1 커패시터의 일 말단은 상기 제1 노드와 연결되고, 상기 제1 커패시터의 타 말단에 접지 전압이 인가될 수 있다. 상기 제4 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제4 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제4 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제2 커패시터의 일 말단은 상기 제2 노드와 연결되고, 상기 제2 커패시터의 타 말단에 접지 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 차지 펌프는 전류 생성부, 양성 서브 차지 펌프 및 음성 서브 차지 펌프를 포함할 수 있다. 상기 전류 생성부는 상기 온도 신호에 상응하고, 양성 내부 전류 및 음성 내부 전류로 나뉘는 내부 전류를 생성할 수 있다. 상기 양성 서브 차지 펌프는 제3 커패시터를 포함할 수 있다. 상기 양성 서브 차지 펌프는 상기 프리-차지 구간에서 상기 제3 커패시터의 양단 간의 전압이 상기 양성 오프셋 전압이 되도록 상기 양성 내부 전류로 상기 제3 커패시터를 충전하고, 상기 일반 구간에서 상기 제3 커패시터의 양단에 충전된 상기 양성 오프셋 전압을 상기 양성 신호선에 인가할 수 있다. 상기 음성 서브 차지 펌프는 제4 커패시터를 포함할 수 있다. 상기 음성 서브 차지 펌프는 상기 프리-차지 구간에서 상기 제4 커패시터의 양단 간의 전압이 상기 음성 오프셋 전압이 되도록 상기 음성 내부 전류로 상기 제4 커패시터를 충전하고, 상기 일반 구간에서 상기 제4 커패시터의 양단에 충전된 상기 음성 오프셋 전압을 상기 음성 신호선에 인가할 수 있다.
일 실시예에 있어서, 상기 양성 오프셋 전압과 상기 음성 오프셋 전압은 동일할 수 있다.
일 실시예에 있어서, 상기 전류 생성부는 제1 연산 블록, 제2 연산 블록, 제1 트랜지스터, 제2 트랜지스터, 제1 전류원 및 제2 전류원을 포함할 수 있다. 상기 제1 연산 블록은 상기 온도 신호의 값이 기준 값보다 크거나 상기 클럭 신호가 활성화된 경우 제1 신호를 비활성화하고, 상기 제1 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 작고 상기 클럭 신호가 비활성화된 경우 상기 제1 신호를 활성화할 수 있다. 상기 제1 트랜지스터의 드레인에 전원 전압이 인가되고, 상기 제1 트랜지스터의 게이트에 상기 제1 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 제1 전류원의 일 말단에 연결되고, 상기 제1 전류원의 타 말단은 제1 노드와 연결되고, 상기 내부 전류는 상기 제1 노드에서 출력될 수 있다. 상기 제2 전류원의 일 말단은 상기 제1 노드와 연결되고, 상기 제2 전류원의 타 말단은 상기 제2 트랜지스터의 드레인과 연결될 수 있다. 상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 작거나 상기 클럭 신호가 활성화된 경우 제2 신호를 활성화하고, 상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 크고 상기 클럭 신호가 비활성화된 경우 상기 제2 신호를 비활성화할 수 있다. 상기 제2 트랜지스터의 게이트에 상기 제2 신호가 인가되고, 상기 제2 트랜지스터의 소스에 접지 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제1 전류원의 세기와 상기 제2 전류원의 세기의 차이는 상기 온도 신호의 값과 상기 기준 값의 차이에 비례할 수 있다.
일 실시예에 있어서, 상기 양성 서브 차지 펌프는 제1 내지 제4 트랜지스터들을 더 포함할 수 있다. 상기 제1 트랜지스터의 드레인은 상기 양성 신호선에 연결되고, 상기 제1 트랜지스터의 게이트에 상기 클럭 신호가 반전된 반전 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스는 제1 노드와 연결될 수 있다. 상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제2 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제3 커패시터의 일 말단은 상기 제1 노드와 연결되고, 상기 제3 커패시터의 타 말단은 제2 노드와 연결될 수 있다. 상기 제3 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제3 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제4 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제4 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제4 트랜지스터의 소스는 상기 양성 내부 전류를 입력받을 수 있다.
일 실시예에 있어서, 상기 음성 서브 차지 펌프는 제1 내지 제4 트랜지스터들을 더 포함할 수 있다. 상기 제1 트랜지스터의 드레인은 상기 음성 신호선에 연결되고, 상기 제1 트랜지스터의 게이트에 상기 클럭 신호가 반전된 반전 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스는 제1 노드와 연결될 수 있다. 상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제2 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제4 커패시터의 일 말단은 상기 제1 노드와 연결되고, 상기 제4 커패시터의 타 말단은 제2 노드와 연결될 수 있다. 상기 제3 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제3 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제4 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제4 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제4 트랜지스터의 소스는 상기 음성 내부 전류를 입력받을 수 있다.
일 실시예에 있어서, 상기 피드백 구동부는 제1 내지 제N 레지스터들(N은 자연수) 및 제1 내지 제(N+1) 구동부들을 포함하고, 상기 양성 피드백 전류는 제1 내지 제(N+1) 양성 서브 피드백 전류들을 포함하고, 상기 음성 피드백 전류는 제1 내지 제(N+1) 음성 서브 피드백 전류들을 포함할 수 있다. 상기 제1 레지스터는 상기 클럭 신호의 상기 하강 에지에서 상기 출력 신호를 샘플링한 제1 신호를 저장할 수 있다. 상기 제(K+1) 레지스터(K는 N이하의 자연수)는 상기 클럭 신호의 상기 하강 에지에서 제K 신호를 샘플링한 제(K+1) 신호를 저장할 수 있다. 상기 제1 구동부는 제1 가중 신호에 응답하여 상기 출력 신호를 구동하여 상기 제1 양성 서브 피드백 전류 및 상기 제1 음성 서브 피드백 전류를 생성할 수 있다. 상기 제(K+1) 구동부는 제(K+1) 가중 신호에 응답하여 상기 제K 신호를 구동하여 제(K+1) 양성 서브 피드백 전류 및 제(K+1) 음성 서브 피드백 전류를 생성할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 결정 재입력 등호기(Decision feedback equalizer)는 제1 및 제2 양성 신호선들, 제1 및 제2 음성 신호선들, 감지 증폭부, 피드백 구동부, 제1 부하 유닛, 제2 부하 유닛, 차동 구동부, 제1 차지 펌프 및 제2 차지 펌프를 포함한다. 상기 감지 증폭부는 클럭 신호의 하강 에지(Falling edge)에서 상기 제1 양성 신호선의 제1 전압과 상기 제1 음성 신호선의 제2 전압의 차와 기준 전압을 비교하여 출력 신호를 생성한다. 상기 감지 증폭부는 상기 클럭 신호의 상승 에지(Rising edge)에서 상기 제2 양성 신호선의 제3 전압과 상기 제2 음성 신호선의 제4 전압의 차와 상기 기준 전압을 비교하여 상기 출력 신호를 생성한다. 상기 피드백 구동부는 상기 출력 신호에 기초하여 상기 양성 피드백 전류를 생성하여 상기 제1 및 제2 양성 신호선들에 인가하고, 상기 출력 신호에 기초하여 상기 음성 피드백 전류를 생성하여 상기 제1 및 제2 음성 신호선들에 인가할 수 있다. 상기 제1 부하 유닛은 양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함한다. 상기 제1 부하 유닛은 상기 클럭 신호가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 상기 클럭 신호가 활성화되는 일반 구간에서 상기 제1 양성 신호선으로부터의 제1 전류 및 양성 입력 전류로 상기 제1 커패시터를 충전하고 상기 제1 음성 신호선으로부터의 제2 전류 및 음성 입력 전류로 상기 제2 커패시터를 충전한다. 상기 제2 부하 유닛은 양단 간 전압이 상기 제3 전압인 제3 커패시터 및 양단 간 전압이 상기 제4 전압인 제4 커패시터를 포함한다. 상기 제2 부하 유닛은 상기 일반 구간에서 상기 제3 및 제4 커패시터들을 방전시키고, 상기 프리-차지 구간에서 상기 제2 양성 신호선으로부터의 제3 전류 및 상기 양성 입력 전류로 상기 제3 커패시터를 충전하고 상기 제2 음성 신호선으로부터의 제4 전류 및 상기 음성 입력 전류로 상기 제4 커패시터를 충전한다. 상기 차동 구동부는 양성 입력 신호에 상응하는 상기 양성 입력 전류의 세기 및 음성 입력 신호에 상응하는 상기 음성 입력 전류의 세기를 온도 신호에 기초하여 조절하여 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 상기 기준 전압 이상으로 유지시키고, 상기 프리-차지 구간의 마지막 시점에서의 상기 제3 전압과 상기 제4 전압의 차를 상기 기준 전압 이상으로 유지시킨다. 상기 제1 차지 펌프는 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 상기 온도 신호에 무관하게 일정한 값으로 유지시키는 제1 양성 오프셋 전압 및 제1 음성 오프셋 전압을 상기 제1 양성 신호선 및 상기 제1 음성 신호선에 각각 인가한다. 상기 제2 차지 펌프는 상기 프리-차지 구간의 마지막 시점에서의 상기 제3 전압과 상기 제4 전압의 평균 전압을 상기 온도 신호에 무관하게 상기 일정한 값으로 유지시키는 제2 양성 오프셋 전압 및 제2 음성 오프셋 전압을 상기 제2 양성 신호선 및 상기 제2 음성 신호선에 각각 인가한다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 결정 재입력 등호기(Decision feedback equalizer)는 양성 신호선, 음성 신호선, 감지 증폭부, 피드백 구동부, 부하 유닛, 프로세스 보정기, 차동 구동부 및 차지 펌프를 포함한다. 상기 감지 증폭부는 클럭 신호의 하강 에지(Falling edge)에서 상기 양성 신호선의 제1 전압과 상기 음성 신호선의 제2 전압의 차와 기준 전압을 비교하여 출력 신호를 생성한다. 상기 피드백 구동부는 상기 출력 신호에 기초하여 상기 양성 피드백 전류 및 상기 음성 피드백 전류를 생성하여 상기 양성 신호선 및 상기 음성 신호선에 각각 인가한다. 상기 부하 유닛은 양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함한다. 상기 부하 유닛은 상기 클럭 신호가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 상기 클럭 신호가 활성화되는 일반 구간에서 상기 양성 신호선으로부터의 제1 전류 및 양성 입력 전류로 상기 제1 커패시터를 충전하고 상기 음성 신호선으로부터의 제2 전류 및 음성 입력 전류로 상기 제2 커패시터를 충전한다. 상기 프로세스 보정기는 초기화 구간에서 상기 출력 신호로서 출력되는 논리 하이 값들과 논리 로우 값들의 비율이 일정한 비율이 될 때까지 제1 프로세스 보정 신호 및 제2 프로세스 보정 신호를 조절한다. 상기 차동 구동부는 상기 초기화 구간에서 양성 입력 신호에 상응하는 상기 양성 입력 전류의 세기 및 음성 입력 신호에 상응하는 상기 음성 입력 전류의 세기를 상기 제1 프로세스 보정 신호에 기초하여 조절하고, 상기 프리-차지 구간 및 일반 구간을 포함하는 동작 구간에서 상기 양성 입력 전류의 세기 및 상기 음성 입력 전류의 세기를 온도 신호에 기초하여 다시 조절하여, 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 상기 기준 전압 이상으로 유지시킨다. 상기 차지 펌프는 양성 오프셋 전압 및 음성 오프셋 전압을 상기 양성 신호선 및 상기 음성 신호선에 각각 인가한다. 상기 차지 펌프는 상기 초기화 구간에서 상기 양성 오프셋 전압 및 상기 음성 오프셋 전압을 상기 제2 프로세스 보정 신호에 기초하여 조절하고, 상기 동작 구간에서 상기 양성 오프셋 전압 및 상기 음성 오프셋 전압을 상기 온도 신호에 기초하여 다시 조절하여, 상기 일반 구간의 상기 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 프로세스 변화 및 상기 온도 신호에 무관하게 일정한 값으로 유지시킨다.
일 실시예에 있어서, 상기 프로세스 보정기는 상기 논리 하이 값들과 상기 논리 로우 값들의 비율이 상기 일정한 비율보다 낮을 때 상기 제1 및 제2 프로세스 보정 신호들의 값을 증가시키고, 상기 프로세스 보정기는 상기 논리 하이 값들과 상기 논리 로우 값들의 비율이 상기 일정한 비율보다 높을 때 상기 제1 및 제2 프로세스 보정 신호들의 값을 감소시킬 수 있다.
일 실시예에 있어서, 상기 프로세스 보정기는 상기 제1 프로세스 보정 신호를 저장하는 제1 레지스터 및 상기 제2 프로세스 보정 신호를 저장하는 제2 레지스터를 포함할 수 있다.
일 실시예에 있어서, 제1 내지 제M 양성 서브 입력 전류들(M은 자연수)은 제1 노드를 통해 상기 양성 입력 전류로서 출력되고, 제1 내지 제M 음성 서브 입력 전류들은 제2 노드를 통해 상기 음성 입력 전류로서 출력되고, 상기 제1 프로세스 보정 신호는 제1 내지 제M 프로세스 보정 비트 신호들을 포함하고, 상기 차동 구동부는 제1 내지 제M 서브 차동 구동 블록들을 포함할 수 있다. 상기 제P 서브 차동 구동 블록(P는 M 이하의 자연수)은 상기 제P 프로세스 보정 비트 신호가 활성화된 경우 상기 제P 양성 서브 입력 전류 및 상기 제P 음성 서브 입력 전류를 활성화하고, 상기 제P 서브 차동 구동 블록은 상기 제P 프로세스 보정 비트 신호가 비활성화된 경우 상기 제P 양성 서브 입력 전류 및 상기 제P 음성 서브 입력 전류를 비활성화할 수 있다. 상기 제P 양성 서브 입력 전류의 세기 및 상기 제P 음성 서브 입력 전류의 세기는 상기 온도 신호에 기초하여 조절될 수 있다.
일 실시예에 있어서, 상기 제P 서브 차동 구동 블록은 제1 내지 제3 트랜지스터들 및 전류원을 포함할 수 있다. 상기 제1 트랜지스터의 드레인에 전원 전압이 인가되고, 상기 제1 트랜지스터의 게이트에 상기 제P 프로세스 보정 비트 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 전류원의 일 말단과 연결되고, 상기 전류원의 타 말단은 제1 노드와 연결될 수 있다. 상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 양성 입력 신호가 인가되고, 상기 제2 트랜지스터의 소스는 상기 제P 양성 서브 입력 전류를 출력할 수 있다. 상기 제3 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 음성 입력 신호가 인가되고, 상기 제3 트랜지스터의 소스는 상기 제P 음성 서브 입력 전류를 출력할 수 있다. 상기 전류원의 세기는 상기 온도 신호에 기초하여 조절될 수 있다.
일 실시예에 있어서, 상기 차지 펌프는 전류 생성부, 양성 서브 차지 펌프 및 음성 서브 차지 펌프를 포함할 수 있다. 상기 전류 생성부는 상기 온도 신호 및 상기 제2 프로세스 보정 신호에 상응하고, 양성 내부 전류 및 음성 내부 전류로 나뉘는 내부 전류를 생성할 수 있다. 상기 양성 서브 차지 펌프는 제3 커패시터를 포함할 수 있다. 상기 양성 서브 차지 펌프는 상기 프리-차지 구간에서 상기 제3 커패시터의 양단 간의 전압이 상기 양성 오프셋 전압이 되도록 상기 양성 내부 전류로 상기 제3 커패시터를 충전하고, 상기 일반 구간에서 상기 제3 커패시터의 양단에 충전된 상기 양성 오프셋 전압을 상기 양성 신호선에 인가할 수 있다. 상기 음성 서브 차지 펌프는 제4 커패시터를 포함할 수 있다. 상기 음성 서브 차지 펌프는 상기 프리-차지 구간에서 상기 제4 커패시터의 양단 간의 전압이 상기 음성 오프셋 전압이 되도록 상기 음성 내부 전류로 상기 제4 커패시터를 충전하고, 상기 일반 구간에서 상기 제4 커패시터의 양단에 충전된 상기 음성 오프셋 전압을 상기 음성 신호선에 인가할 수 있다.
일 실시예에 있어서, 상기 전류 생성부는 제1 연산 블록, 제2 연산 블록 및 제1 내지 제Q 전류 생성 블록들(Q는 자연수)을 포함하고, 상기 제2 프로세스 보정 신호는 제1 내지 제Q 프로세스 보정 비트 신호들을 포함하고, 제1 내지 제Q 서브 내부 전류들은 제1 노드를 통해 상기 내부 전류로서 출력될 수 있다. 상기 제1 연산 블록은 상기 온도 신호의 값이 기준 값보다 높거나 상기 클럭 신호가 활성화된 경우 제1 신호를 비활성화하고, 상기 제1 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 낮고 상기 클럭 신호가 비활성화 된 경우 상기 제1 신호를 활성화할 수 있다. 상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 낮거나 상기 클럭 신호가 활성화된 경우 제2 신호를 활성화하고, 상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 높고 상기 클럭 신호가 비활성화된 경우 상기 제2 신호를 비활성화할 수 있다. 상기 제R 전류 생성 블록(R은 Q 이하의 자연수)은 상기 제R 프로세스 보정 비트 신호가 활성화된 경우 상기 제1 및 제2 신호들에 기초하여 상기 제R 서브 내부 전류를 활성화하고, 상기 제R 전류 생성 블록은 상기 R 프로세스 보정 비트 신호가 비활성화된 경우 상기 제R 서브 내부 전류를 비활성화할 수 있다. 상기 R 서브 내부 전류의 세기는 상기 온도 신호에 기초하여 조절될 수 있다.
일 실시예에 있어서, 상기 제R 전류 생성 블록은 제1 및 제2 전류원들 및 제1 내지 제4 트랜지스터들을 포함할 수 있다. 상기 제1 트랜지스터의 드레인에 전원 전압이 인가되고, 상기 제1 트랜지스터의 게이트에 상기 제R 프로세스 보정 비트 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 제2 트랜지스터의 드레인과 연결될 수 있다. 상기 제2 트랜지스터의 게이트에 상기 제1 신호가 인가되고, 상기 제2 트랜지스터의 소스는 상기 제1 전류원의 일 말단에 연결되고, 상기 제1 전류원의 타 말단은 제2 노드에 연결되고, 상기 제R 서브 내부 전류는 상기 제2 노드에서 출력될 수 있다. 상기 제2 전류원의 일 말단은 상기 제2 노드에 연결되고, 상기 제2 전류원의 타 말단은 상기 제3 트랜지스터의 드레인에 연결될 수 있다. 상기 제3 트랜지스터의 게이트에 상기 제2 신호가 인가되고, 상기 제3 트랜지스터의 소스는 상기 제4 트랜지스터의 드레인에 연결될 수 있다. 상기 제4 트랜지스터의 게이트에 상기 제R 프로세스 보정 비트 신호의 반전 신호가 인가되고, 상기 제4 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제1 전류원의 세기 및 상기 제2 전류원의 세기는 상기 온도 신호에 기초하여 조절될 수 있다.
본 발명의 실시예들에 따른 결정 재입력 등호기는 감지 증폭부에 입력되는 차동 전압들 간의 전압 차를 조절하여 온도 및 프로세스의 변화에 무관하게 오류 없는 결과를 출력할 수 있다.
도 1은 본 발명의 일 실시예에 따른 결정 재입력 등호기를 나타내는 블록도이다.
도 2는 도 1의 결정 재입력 등호기에 포함되는 제1 회로를 나타내는 블록도이다.
도 3은 도 1의 결정 재입력 등호기에 포함되는 제2 회로를 나타내는 블록도이다.
도 4는 도 1의 결정 재입력 등호기에 포함되는 피드백 구동부를 나타내는 블록도이다.
도 5 및 6은 도 1의 결정 재입력 등호기의 동작을 나타내는 타이밍도들이다.
도 7은 본 발명의 다른 실시예에 따른 결정 재입력 등호기를 나타내는 블록도이다.
도 8은 도 7의 결정 재입력 등호기에 포함되는 피드백 구동부를 나타내는 블록도이다.
도 9 및 10은 도 7의 결정 재입력 등호기의 동작을 나타내는 타이밍도들이다.
도 11은 본 발명의 또 다른 실시예에 따른 결정 재입력 등호기를 나타내는 블록도이다.
도 12는 도 11의 결정 재입력 등호기에 포함되는 제1 회로를 나타내는 블록도이다.
도 13은 도 11의 결정 재입력 등호기에 포함되는 제2 회로를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15는 본 발명의 다른 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 결정 재입력 등호기를 나타내는 블록도이다.
도 1을 참조하면, 결정 재입력 등호기(100)는 양성 신호선(111), 음성 신호선(112), 감지 증폭부(160), 피드백 구동부(140), 부하 유닛(130), 차동 구동부(120) 및 차지 펌프(150)를 포함한다. 제1 회로(180)는 차동 구동부(120) 및 부하 유닛(130)을 포함한다. 제2 회로(190)는 부하 유닛(130) 및 차지 펌프(150)을 포함한다.
감지 증폭부(160)는 클럭 신호(CLK)의 하강 에지(Falling edge)에서 양성 신호선(111)의 제1 전압과 음성 신호선(112)의 제2 전압의 차와 기준 전압(VREFA)을 비교하여 출력 신호(SIGOUTA)를 생성한다.
일 실시예에 있어서, 감지 증폭부(160)는 클럭 신호(CLK)의 하강 에지에서 상기 제2 전압에서 상기 제1 전압을 뺀 값이 기준 전압(VREFA) 이상인 경우 출력 신호(SIGOUTA)로서 논리 하이 값을 출력할 수 있다. 감지 증폭부(160)는 클럭 신호(CLK)의 하강 에지에서 상기 제2 전압에서 상기 제1 전압을 뺀 값이 기준 전압(VREFA) 미만인 경우 출력 신호(SIGOUTA)로서 논리 로우 값을 출력할 수 있다.
다른 실시예에 있어서, 감지 증폭부(160)는 클럭 신호(CLK)의 하강 에지에서 상기 제1 전압에서 상기 제2 전압을 뺀 값이 기준 전압(VREFA) 이상인 경우 출력 신호(SIGOUTA)로서 논리 하이 값을 출력할 수 있다. 감지 증폭부(160)는 클럭 신호(CLK)의 하강 에지에서 상기 제1 전압에서 상기 제2 전압을 뺀 값이 기준 전압(VREFA) 미만인 경우 출력 신호(SIGOUTA)로서 논리 로우 값을 출력할 수 있다.
피드백 구동부(140)는 출력 신호(SIGOUTA)에 기초하여 양성 피드백 전류(FPCA) 및 음성 피드백 전류(FNCA)를 생성하여 양성 신호선(111) 및 음성 신호선(112)에 각각 인가한다.
부하 유닛(130)은 양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함한다. 부하 유닛(130)은 클럭 신호(CLK)가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시킨다. 부하 유닛(130)은 클럭 신호(CLK)가 활성화되는 일반 구간에서 양성 신호선(111)으로부터의 제1 전류(LC1A) 및 양성 입력 전류(PICA)로 상기 제1 커패시터를 충전하고 음성 신호선(112)으로부터의 제2 전류(LC2A) 및 음성 입력 전류(NICA)로 상기 제2 커패시터를 충전한다.
차동 구동부(120)는 양성 입력 신호(INPA)에 상응하는 양성 입력 전류(PICA)의 세기 및 음성 입력 신호(INNA)에 상응하는 음성 입력 전류(NICA)의 세기를 온도 신호(TSA)에 기초하여 조절하여, 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 기준 전압(VREFA) 이상으로 유지시킨다.
차지 펌프(150)는 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 온도 신호(TSA)에 무관하게 일정한 값으로 유지시키는 양성 오프셋 전압(POVA) 및 음성 오프셋 전압(NOVA)을 양성 신호선(111) 및 음성 신호선(112)에 각각 인가한다.
일 실시예에 있어서, 상기 프리-차지 구간에서 양성 신호선(111) 및 음성 신호선(112)은 접지 전압으로 구동될 수 있다.
일 실시예에 있어서, 결정 재입력 등호기(100)는 온도 신호(TSA)를 생성하는 온도 측정부(170)를 더 포함할 수 있다.
도 2는 도 1의 결정 재입력 등호기에 포함되는 제1 회로를 나타내는 블록도이다.
도 2를 참조하면, 제1 회로(180)는 차동 구동부(120) 및 부하 유닛(130)을 포함할 수 있다.
차동 구동부(120)는 전류원(CS1A), 제1 및 제2 트랜지스터들(T1A, T2A)을 포함할 수 있다. 제1 및 제2 트랜지스터들(T1A 및 T2A)은 각각 PMOS 트랜지스터일 수 있다. 전류원(CS1A)의 일 말단에 전원 전압(VDD)이 인가되고, 전류원(CS1A)의 타 말단은 제1 노드(N1A)와 연결되고, 전류원(CS1A)의 세기는 온도 신호(TSA)에 상응할 수 있다. 제1 트랜지스터(T1A)의 드레인은 제1 노드(N1A)와 연결되고, 제1 트랜지스터(T1A)의 게이트에 양성 입력 신호(INPA)가 인가되고, 제1 트랜지스터(T1A)의 소스는 양성 입력 전류(PICA)를 출력할 수 있다. 제2 트랜지스터(T2A)의 드레인은 제1 노드(N1A)와 연결되고, 제2 트랜지스터(T2A)의 게이트에 음성 입력 신호(INNA)가 인가되고, 제2 트랜지스터(T2A)의 소스는 음성 입력 전류(NICA)를 출력할 수 있다.
일 실시예에 있어서, 전류원(CS1A)의 세기는 온도 신호(TSA)에 비례할 수 있다. 일 실시예에 있어서, 양성 입력 전류(PICA)의 세기 및 음성 입력 전류(NICA)의 세기는 온도 신호(TSA)에 비례할 수 있다.
부하 유닛(130)은 제3 내지 제6 트랜지스터들(T3A, T4A, T5A 및 T6A)을 포함할 수 있다. 제3 및 제4 트랜지스터들(T3A 및 T4A)은 각각 PMOS 트랜지스터일 수 있다. 제5 및 제6 트랜지스터들(T5A 및 T6A)은 각각 NMOS 트랜지스터일 수 있다.
제3 트랜지스터(T3A)의 드레인에 양성 입력 전류(PICA)가 인가되고, 제3 트랜지스터(T3A)의 게이트에 클럭 신호(CLK)가 반전된 반전 클럭 신호(/CLK)가 인가되고, 제3 트랜지스터(T3A)의 소스는 제2 노드(N2A)와 연결되고, 양성 신호선(111)을 통해 제2 노드(N2A)로 제1 전류(LC1A)가 입력될 수 있다. 제4 트랜지스터(T4A)의 드레인에 음성 입력 전류(NICA)가 인가되고, 제4 트랜지스터(T4A)의 게이트에 반전 클럭 신호(/CLK)가 인가되고, 제4 트랜지스터(T4A)의 소스는 제3 노드(N3A)와 연결되고, 음성 신호선(112)을 통해 제3 노드(N3A)로 제2 전류(LC2A)가 입력될 수 있다. 제5 트랜지스터(T5A)의 드레인은 제2 노드(N2A)와 연결되고, 제5 트랜지스터(T5A)의 게이트에 반전 클럭 신호(/CLK)가 인가되고, 제5 트랜지스터(T5A)의 소스에 접지 전압(GND)이 인가될 수 있다. 제1 커패시터(C1A)의 일 말단은 제2 노드(N2A)와 연결되고, 제1 커패시터(C1A)의 타 말단에 접지 전압(GND)이 인가될 수 있다. 제6 트랜지스터(T6A)의 드레인은 제3 노드(N3A)와 연결되고, 제6 트랜지스터(T6A)의 게이트에 반전 클럭 신호(/CLK)가 인가되고, 제6 트랜지스터(T6A)의 소스에 접지 전압(GND)이 인가될 수 있다. 제2 커패시터(C2A)의 일 말단은 제3 노드(N3A)와 연결되고, 제2 커패시터(C2A)의 타 말단에 접지 전압(GND)이 인가될 수 있다.
클럭 신호(CLK)가 비활성화되는 프리-차지 구간에서, 제3 및 제4 트랜지스터(T3A 및 T4A)는 턴-오프되고, 제5 및 제6 트랜지스터들(T5A 및 T6A)은 턴-온되고, 제1 커패시터(C1A)의 양단 및 제2 커패시터(C2A)의 양단에 모두 접지 전압(GND)이 인가되어, 제1 커패시터(C1A) 및 제2 커패시터(C2A)는 방전된다.
클럭 신호(CLK)가 활성화되는 일반 구간에서, 제3 및 제4 트랜지스터들(T3A 및 T4A)은 턴-온되고, 제5 및 제6 트랜지스터들(T5A 및 T6A)은 턴-오프되고, 제1 커패시터(C1A)는 제3 트랜지스터(T3A)를 통해 흐르는 양성 입력 전류(PICA) 및 제1 전류(LC1A)를 통해 충전되고, 제2 커패시터(C2A)는 제4 트랜지스터(T4A)를 통해 흐르는 음성 입력 전류(NICA) 및 제2 전류(LC2A)를 통해 충전된다.
도 3은 도 1의 결정 재입력 등호기에 포함되는 제2 회로를 나타내는 블록도이다.
도 3을 참조하면, 제2 회로(190)은 부하 유닛(130) 및 차지 펌프(150)을 포함한다. 부하 유닛(130)은 도 2를 참조하여 설명하였으므로 설명을 생략한다. 차지 펌프(150)는 전류 생성부(153), 양성 서브 차지 펌프(151) 및 음성 서브 차지 펌프(152)를 포함할 수 있다.
양성 서브 차지 펌프(151)는 제3 커패시터(C3A) 및 제7 내지 제10 트랜지스터들(T7A, T8A, T9A 및 T10A)을 포함할 수 있다. 음성 서브 차지 펌프(152)는 제4 커패시터(C4A) 및 제11 내지 제14 트랜지스터들(T11A, T12A, T13A 및 T14A)을 포함할 수 있다.
전류 생성부(153)는 내부 전류(IC)를 생성할 수 있다. 내부 전류(IC)는 온도 신호(TSA)에 상응하고, 양성 내부 전류(IC1) 및 음성 내부 전류(IC2)로 나뉠 수 있다.
전류 생성부(153)는 제1 연산 블록(LB1A), 제2 연산 블록(LB2A), 제15 트랜지스터(T15A), 제16 트랜지스터(T16A), 제1 전류원(CS2A) 및 제2 전류원(CS3A)을 포함할 수 있다. 제1 연산 블록(LB1A)은 온도 신호(TSA)의 값이 기준 값보다 크거나 클럭 신호(CLK)가 활성화된 경우 제1 신호(SIG1A)를 비활성화할 수 있다. 제1 연산 블록(LB1A)는 온도 신호(TSA)의 값이 상기 기준 값보다 작고 클럭 신호(CLK)가 비활성화된 경우 제1 신호(SIG1A)를 활성화할 수 있다. 제15 트랜지스터(T15A)의 드레인에 전원 전압(VDD)이 인가되고, 제15 트랜지스터(T15A)의 게이트에 제1 신호(SIG1A)가 인가되고, 제15 트랜지스터(T15A)의 소스는 제1 전류원(CS2A)의 일 말단에 연결되고, 제1 전류원(CS2A)의 타 말단은 제1 노드(N8A)와 연결되고, 내부 전류(IC)는 제1 노드(N8A)에서 출력될 수 있다. 제2 전류원(CS3A)의 일 말단은 제1 노드(N8A)와 연결되고, 제2 전류원(CS3A)의 타 말단은 제16 트랜지스터(T16A)의 드레인과 연결될 수 있다. 제2 연산 블록(LB2A)은 온도 신호(TSA)의 값이 상기 기준 값보다 작거나 클럭 신호(CLK)가 활성화된 경우 제2 신호(SIG2A)를 활성화할 수 있다. 제2 연산 블록(LB2A)은 온도 신호(TSA)의 값이 상기 기준 값보다 크고 클럭 신호(CLK)가 비활성화된 경우 제2 신호(SIG2A)를 비활성화할 수 있다. 제2 트랜지스터(T16A)의 게이트에 제2 신호(SIG2A)가 인가되고, 제2 트랜지스터(T16A)의 소스에 접지 전압(GND)이 인가될 수 있다. 일 실시예에 있어서, 제1 전류원(CS2A)의 세기와 제2 전류원(CS3A)의 세기의 차이는 온도 신호(TSA)의 값과 상기 기준 값의 차이에 비례할 수 있다.
제7, 제10, 제11, 제14 및 제 15 트랜지스터들(T7A, T10A, T11A, T14A 및 T15A)은 각각 PMOS 트랜지스터일 수 있다. 제8, 제9, 제12, 제13 및 제16 트랜지스터들(T8A, T9A, T12A, T13A 및 T16A)는 각각 NMOS 트랜지스터일 수 있다.
양성 서브 차지 펌프(151)는 상기 프리-차지 구간에서 제3 커패시터(C3A)의 양단 간의 전압이 양성 오프셋 전압(POVA)이 되도록 양성 내부 전류(IC1)로 제3 커패시터(C3A)를 충전하고, 상기 일반 구간에서 제3 커패시터(C3A)의 양단에 충전된 양성 오프셋 전압(NOVA)을 양성 신호선(111)에 인가할 수 있다.
자세하게는, 제7 트랜지스터(T7A)의 드레인은 양성 신호선(111)에 연결되고, 제7 트랜지스터(T7A)의 게이트에 클럭 신호(CLK)가 반전된 반전 클럭 신호(/CLK)가 인가되고, 제7 트랜지스터(T7A)의 소스는 제4 노드(N4A)와 연결될 수 있다. 제8 트랜지스터(T8A)의 드레인은 제4 노드(N4A)와 연결되고, 제8 트랜지스터(T8A)의 게이트에 반전 클럭 신호(/CLK)가 인가되고, 제8 트랜지스터(T8A)의 소스에 접지 전압(GND)이 인가될 수 있다. 제3 커패시터(C3A)의 일 말단은 제4 노드(N4A)와 연결되고, 제3 커패시터(C3A)의 타 말단은 제5 노드(N5A)와 연결될 수 있다. 제9 트랜지스터(T9A)의 드레인은 제5 노드(N5A)와 연결되고, 제9 트랜지스터(T9A)의 게이트에 클럭 신호(CLK)가 인가되고, 제9 트랜지스터(T9A)의 소스에 접지 전압(GND)이 인가될 수 있다. 제10 트랜지스터(T10A)의 드레인은 제5 노드(N5A)와 연결되고, 제10 트랜지스터(T10A)의 게이트에 클럭 신호(CLK)가 인가되고, 제10 트랜지스터(T10A)의 소스는 양성 내부 전류(IC1)를 입력받을 수 있다.
음성 서브 차지 펌프(152)는 상기 프리-차지 구간에서 제4 커패시터(C4A)의 양단 간의 전압이 음성 오프셋 전압(NOVA)이 되도록 음성 내부 전류(IC2)로 제4 커패시터(C4A)를 충전하고, 상기 일반 구간에서 제4 커패시터(C4A)의 양단에 충전된 음성 오프셋 전압(NOVA)을 음성 신호선(112)에 인가할 수 있다. 일 실시예에 있어서, 양성 오프셋 전압(POVA)과 음성 오프셋 전압(NOVA)은 동일할 수 있다.
제11 트랜지스터(T11A)의 드레인은 음성 신호선(112)에 연결되고, 제11 트랜지스터(T11A)의 게이트에 클럭 신호(CLK)가 반전된 반전 클럭 신호(/CLK)가 인가되고, 제11 트랜지스터(T11A)의 소스는 제6 노드(T6A)와 연결될 수 있다. 상기 제12 트랜지스터(T12A)의 드레인은 제6 노드(N6A)와 연결되고, 제12 트랜지스터(T12A)의 게이트에 반전 클럭 신호(/CLK)가 인가되고, 제12 트랜지스터(T12A)의 소스에 접지 전압(GND)이 인가될 수 있다. 제4 커패시터(C4A)의 일 말단은 제6 노드(N6A)와 연결되고, 제4 커패시터(C4A)의 타 말단은 제7 노드(N7A)와 연결될 수 있다. 제13 트랜지스터(N13A)의 드레인은 제7 노드(N7A)와 연결되고, 제13 트랜지스터(T13A)의 게이트에 클럭 신호(CLK)가 인가되고, 제13 트랜지스터(T13A)의 소스에 접지 전압(GND)이 인가될 수 있다. 제14 트랜지스터(T14A)의 드레인은 제7 노드(N7A)와 연결되고, 제14 트랜지스터(T14A)의 게이트에 클럭 신호(CLK)가 인가되고, 제14 트랜지스터(T14A)의 소스는 음성 내부 전류(IC2)를 입력받을 수 있다.
클럭 신호(CLK)가 비활성화 되는 상기 프리-차지 구간에서, 온도 신호(TSA)의 값이 상기 기준 값보다 큰 경우, 제1 신호(SIG1A)는 비활성화되고, 제2 신호(SIG2A)는 비활성화된다. 제7, 제9, 제11, 제13 및 제16 트랜지스터들(T7A, T9A, T11A, T13A 및 T16A)은 턴-오프되고, 제8, 제10, 제12, 제14 및 제15 트랜지스터들(T8A, T10A, T12A, T14A 및 T15A)은 턴-온된다. 제1 전류원(CS2A)에서 생성된 양성 내부 전류(IC1)는 제3 커패시터(C3A)의 양단 간의 전압이 양성 오프셋 전압(POVA)이 되도록 제3 커패시터(C3A)를 충전한다. 제1 전류원(CS2A)에서 생성된 음성 내부 전류(IC2)는 제4 커패시터(C4A)의 양단 간의 전압이 음성 오프셋 전압(NOVA)이 되도록 제4 커패시터(C4A)를 충전한다.
클럭 신호(CLK)가 활성화되는 상기 일반 구간에서, 온도 신호(TSA)의 값이 상기 기준 값보다 큰 경우, 제1 신호(SIG1A)는 비활성화되고, 제2 신호(SIG2A)는 활성화된다. 제7, 제9, 제11, 제13, 제15 및 제16 트랜지스터들(T7A, T9A, T11A, T13A, T15A 및 T16A)은 턴-온되고, 제8, 제10, 제12 및 제14 트랜지스터들(T8A, T10A, T12A 및 T14A)은 턴-오프된다. 제15 및 제16 트랜지스터들(T15A 및 T16A)이 턴-온되기 때문에, 상기 일반 구간에서 제8 노드(N8A)의 전압은 일정 전압으로 유지된다. 상기 일반 구간에서, 제3 커패시터(C3A)의 양단 간 전압인 양성 오프셋 전압(POVA)이 극성이 반전되어 양성 신호선(111)에 인가되고, 제4 커패시터(C4A)의 양단 간 전압인 음성 오프셋 전압(NOVA)이 극성이 반전되어 음성 신호선(112)에 인가될 수 있다.
클럭 신호(CLK)가 비활성화 되는 상기 프리-차지 구간에서, 온도 신호(TSA)의 값이 상기 기준 값보다 작은 경우, 제1 신호(SIG1A)는 활성화되고, 제2 신호(SIG2A)는 활성화된다. 제7, 제9, 제11, 제13 및 제15 트랜지스터들(T7A, T9A, T11A, T13A 및 T15A)은 턴-오프되고, 제8, 제10, 제12, 제14 및 제16 트랜지스터들(T8A, T10A, T12A, T14A 및 T16A)은 턴-온된다. 제2 전류원(CS3A)에서 생성된 양성 내부 전류(IC1)는 제3 커패시터(C3A)의 양단 간의 전압이 양성 오프셋 전압(POVA)이 되도록 제3 커패시터(C3A)를 충전한다. 제2 전류원(CS3A)에서 생성된 음성 내부 전류(IC2)는 제4 커패시터(C4A)의 양단 간의 전압이 음성 오프셋 전압(NOVA)이 되도록 제4 커패시터(C4A)를 충전한다. 이 경우, 양성 오프셋 전압(POVA) 및 음성 오프셋 전압(NOVA)는 각각 음의 값을 가질 수 있다.
클럭 신호(CLK)가 활성화되는 상기 일반 구간에서, 온도 신호(TSA)의 값이 상기 기준 값보다 작은 경우, 제1 신호(SIG1A)는 비활성화되고, 제2 신호(SIG2A)는 활성화된다. 제7, 제9, 제11, 제13, 제15 및 제16 트랜지스터들(T7A, T9A, T11A, T13A, T15A 및 T16A)은 턴-온되고, 제8, 제10, 제12 및 제14 트랜지스터들(T8A, T10A, T12A 및 T14A)은 턴-오프된다. 제15 및 제16 트랜지스터들(T15A 및 T16A)이 턴-온되기 때문에, 상기 일반 구간에서 제8 노드(N8A)의 전압은 일정 전압으로 유지된다. 상기 일반 구간에서, 제3 커패시터(C3A)의 양단 간 전압인 양성 오프셋 전압(POVA)이 극성이 반전되어 양성 신호선(111)에 인가되고, 제4 커패시터(C4A)의 양단 간 전압인 음성 오프셋 전압(NOVA)이 극성이 반전되어 음성 신호선(112)에 인가될 수 있다.
도 4는 도 1의 결정 재입력 등호기에 포함되는 피드백 구동부를 나타내는 블록도이다.
도 4를 참조하면, 피드백 구동부(140)는 제1 내지 제N 레지스터들(REG1A 내지 REGNA)(N은 자연수) 및 제1 내지 제(N+1) 구동부들(141, 142 및 143)을 포함할 수 있다. 양성 피드백 전류(FPCA)는 제1 내지 제(N+1) 양성 서브 피드백 전류들(FPC1A 내지 FPCN+1A)을 포함할 수 있다. 음성 피드백 전류(FNCA)는 제1 내지 제(N+1) 음성 서브 피드백 전류들(FNC1A 내지 FNCN+1A)을 포함할 수 있다.
제1 레지스터(REG1A)는 클럭 신호(CLK)의 하강 에지에서 출력 신호(SIGOUTA)를 샘플링한 제1 신호(DISG1A)를 저장할 수 있다. 제(K+1) 레지스터(K는 N이하의 자연수)는 클럭 신호(CLK)의 하강 에지에서 제K 신호를 샘플링한 제(K+1) 신호를 저장할 수 있다. 제N 레지스터(REGNA)는 클럭 신호(CLK)의 하강 에지에서 제(N-1) 신호(DSIGN-1A)를 샘플링한 제N 신호(DSIGNA)를 저장할 수 있다.
제1 구동부(141)는 제1 가중 신호(W1A)에 응답하여 출력 신호(SIGOUTA)를 구동하여 제1 양성 서브 피드백 전류(FPC1A) 및 제1 음성 서브 피드백 전류(FNC1A)를 생성할 수 있다. 제2 구동부(142)는 제2 가중 신호(W2A)에 응답하여 제1 신호(DSIG1A)를 구동하여 제2 양성 서브 피드백 전류(FPC2A) 및 제2 음성 서브 피드백 전류(FNC2A)를 생성할 수 있다. 제(N+1) 구동부(143)는 제(N+1) 가중 신호(WN+1A)에 응답하여 제N 신호(DSIGNA)를 구동하여 제(N+1) 양성 서브 피드백 전류(FPCN+1A) 및 제(N+1) 음성 서브 피드백 전류(FNCN+1A)를 생성할 수 있다.
상기 제1 내지 제(K+1) 가중 신호들(W1A, W2A 및 WN+1A)에 기초하여 결정 재입력 등호기(100)의 특성이 결정될 수 있다.
도 5 및 6은 도 1의 결정 재입력 등호기의 동작을 나타내는 타이밍도들이다.
도 5를 참조하면, 제1 프리-차지 구간(211~212)은 제1 시점(211)부터 제2 시점(212)까지이다. 제1 일반 구간(212~213)은 제2 시점(212)부터 제3 시점(213)까지이다. 제2 프리-차지 구간(213~214)은 제3 시점(213)부터 제4 시점(214)까지이다. 제2 일반 구간(214~215)은 제4 시점(214)부터 제5 시점(215)까지이다. 제3 프리-차지 구간(215~216)은 제5 시점(215)부터 제6 시점(216)까지이다. 제3 일반 구간(216~217)은 제6 시점(216)부터 제7 시점(217)까지이다.
결정 재입력 등호기(100)는 공통 모드 증폭률(Common mode gain)과 차동 모드 증폭률(Differential mode gain)을 가진다.
공통 모드 증폭률은 [수학식 1]에 따라 일반 구간들(212~213, 214~215 및 216~217)의 마지막 시점들(213, 215 및 217)에서 제1 전압(VPA)과 제2 전압(VNA)의 평균 값을 양성 입력 신호(INPA)의 전압과 음성 입력 신호(INNA)의 전압의 차이로 나눈 값을 지칭한다. 도 5에서 공통 모드 증폭률은 (VL1+VL2)/{2*(VLON-VLOFF)}이다.
[수학식 1]
Figure 112015060875174-pat00001
차동 모드 증폭률은 [수학식 2]에 따라 구해질 수 있다.
[수학식 2]
Figure 112015060875174-pat00002
gm은 [수학식 3]에 의해 구해질 수 있다. UI는 클럭 신호(CLK)의 한 주기 내에서 클럭 신호(CLK)가 비활성화되는 구간의 길이 또는 클럭 신호(CLK)의 한 주기 내에서 클럭 신호(CLK)가 활성화 되는 구간의 길이를 의미한다. C는 실질적인 출력 커패시턴스를 의미한다.
[수학식 3]
Figure 112015060875174-pat00003
온도 신호(TSA)가 증가하면 이동도(μ) 및 문턱 전압(Vth)이 감소하기 때문에 gm 또한 감소한다. gm이 감소하면, 차동 모드 증폭률이 감소하여 일반 구간들(212~213, 214~215 및 216~217)의 마지막 시점들(213, 215 및 217)에서 제1 전압(VPA)과 제2 전압(VNA)의 차이도 감소하게 된다.
도 5는 온도가 증가하여 차동 모드 증폭률이 감소하여 일반 구간들(212~213, 214~215 및 216~217)의 마지막 시점들(213, 215 및 217)에서의 제1 전압(VPA)과 제2 전압(VNA)의 차이(|VL1-VL2|)가 기준 전압(VREFA)보다 작아 감지 증폭부(160)가 올바르게 출력 신호(SIGOUTA)를 생성하지 못하는 경우를 도시한다.
도 6은 온도가 증가된 경우, 일반 구간들(312~313, 314~315 및 316~317)의 마지막 시점들(313, 315 및 317)에서 증가된 온도 신호(TSA)에 상응하는 -VOFFSET 값을 갖는 양성 오프셋 전압(POVA)이 양성 신호선(111)에 인가되고 -VOFFSET 값을 갖는 음성 오프셋 전압(NOVA)이 음성 신호선(112)에 인가된다. 또한, 일반 구간들(312~313, 314~315 및 316~317)에서 차동 구동부(120)는 증가된 온도 신호(TSA)에 상응하여 양성 입력 전류(PICA) 및 음성 입력 전류(NICA)의 세기를 증가시킬 수 있다.
도 6에서의 공통 모드 증폭률은 (VL1P+VL2P)/{2*(VLON-VLOFF)}이고, VL1P-VL2P 가 VL1-VL2와 동일한 경우 도 6의 공통 모드 증폭률은 도 5의 공통 모드 증폭률과 동일하게 유지된다. 또한, 도 6은 온도가 증가하여 gm이 감소하지만 양성 입력 전류(PICA) 및 음성 입력 전류(NICA)가 증가되어, 일반 구간들(312~313, 314~315 및 316~317)의 마지막 시점들(313,315 및 317)에서의 제1 전압(VPA)과 제2 전압(VNA)의 차이(|VL1P-VL2P|)가 기준 전압(VREFA)보다 크게 유지되어 감지 증폭부(160)가 올바르게 출력 신호(SIGOUTA)를 생성하는 경우를 도시한다.
온도가 낮아지는 경우는 도 5 및 6에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 7은 본 발명의 다른 실시예에 따른 결정 재입력 등호기를 나타내는 블록도이다.
도 7을 참조하면, 결정 재입력 등호기(200)는 제1 및 제2 양성 신호선들(411, 412), 제1 및 제2 음성 신호선들(413, 414), 감지 증폭부(460), 피드백 구동부(440), 제1 부하 유닛(431), 제2 부하 유닛(432), 차동 구동부(420), 제1 차지 펌프(451) 및 제2 차지 펌프(452)를 포함한다.
감지 증폭부(460)는 클럭 신호(CLK)의 하강 에지(Falling edge)에서 제1 양성 신호선(411)의 제1 전압과 제1 음성 신호선(412)의 제2 전압의 차와 기준 전압(VREFB)을 비교하여 출력 신호(SIGOUTB)를 생성한다. 감지 증폭부(460)는 클럭 신호(CLK)의 상승 에지(Rising edge)에서 제2 양성 신호선(413)의 제3 전압과 제2 음성 신호선(414)의 제4 전압의 차와 기준 전압(VREFB)을 비교하여 출력 신호(SIGOUTB)를 생성한다.
피드백 구동부(440)는 출력 신호(SIGOUTB)에 기초하여 양성 피드백 전류(FPCB)를 생성하여 제1 및 제2 양성 신호선들(411, 413)에 인가하고, 출력 신호(SIGOUTB)에 기초하여 음성 피드백 전류(FNCB)를 생성하여 제1 및 제2 음성 신호선들(412, 414)에 인가할 수 있다.
제1 부하 유닛(431)은 양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함한다. 제1 부하 유닛(431)은 클럭 신호(CLK)가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 클럭 신호(CLK)가 활성화되는 일반 구간에서 제1 양성 신호선(411)으로부터의 제1 전류(LC1B) 및 양성 입력 전류(PICB)로 상기 제1 커패시터를 충전하고 제1 음성 신호선(412)으로부터의 제2 전류(LC2B) 및 음성 입력 전류(NICB)로 상기 제2 커패시터를 충전한다. 제2 부하 유닛(432)은 양단 간 전압이 상기 제3 전압인 제3 커패시터 및 양단 간 전압이 상기 제4 전압인 제4 커패시터를 포함한다. 제2 부하 유닛(432)은 상기 일반 구간에서 상기 제3 및 제4 커패시터들을 방전시키고, 상기 프리-차지 구간에서 제2 양성 신호선(413)으로부터의 제3 전류(LC3B) 및 양성 입력 전류(PICB)로 상기 제3 커패시터를 충전하고 제2 음성 신호선(414)으로부터의 제4 전류(LC4B) 및 음성 입력 전류(NICB)로 상기 제4 커패시터를 충전한다. 제1 및 제2 부하 유닛들(431, 432)은 도 2를 참조하여 이해할 수 있으므로 설명을 생략한다.
차동 구동부(420)는 양성 입력 신호(INPB)에 상응하는 양성 입력 전류(PICB)의 세기 및 음성 입력 신호(INNB)에 상응하는 음성 입력 전류(NICB)의 세기를 온도 신호(TSB)에 기초하여 조절하여 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 기준 전압(VREFB) 이상으로 유지시키고, 상기 프리-차지 구간의 마지막 시점에서의 상기 제3 전압과 상기 제4 전압의 차를 기준 전압(VREFB) 이상으로 유지시킨다.
일 실시예에 있어서, 결정 재입력 등호기(400)는 온도 신호(TSB)를 생성하는 온도 측정부(470)를 더 포함할 수 있다.
제1 차지 펌프(451)는 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 온도 신호(TSB)에 무관하게 일정한 값으로 유지시키는 제1 양성 오프셋 전압(POV1B) 및 제1 음성 오프셋 전압(NOV1B)을 제1 양성 신호선(411) 및 제1 음성 신호선(412)에 각각 인가한다. 제2 차지 펌프(452)는 상기 프리-차지 구간의 마지막 시점에서의 상기 제3 전압과 상기 제4 전압의 평균 전압을 온도 신호(TSB)에 무관하게 상기 일정한 값으로 유지시키는 제2 양성 오프셋 전압(POV2B) 및 제2 음성 오프셋 전압(NOV2B)을 제2 양성 신호선(413) 및 제2 음성 신호선(414)에 각각 인가한다. 제1 및 제2 차지 펌프들(451, 452)은 도 3을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 8은 도 7의 결정 재입력 등호기에 포함되는 피드백 구동부를 나타내는 블록도이다.
도 8은, 피드백 구동부(440)는 제1 내지 제N 레지스터들(REG1B 내지 REBNB)이 클럭 신호(CLK)의 하강 에지와 반전 클럭 신호(/CLK)의 하강 에지에 응답하여 동작하는 점을 제외하고 도 4의 피드백 구동부(140)와 동일 또는 유사한 구조를 가진다. 피드백 구동부(440)의 나머지 부분은 도 4를 참조하여 이해할 수 있으므로 설명을 생략한다.
도 9 및 10은 도 7의 결정 재입력 등호기의 동작을 나타내는 타이밍도들이다.
도 9 및 10은 클럭 신호(CLK)의 하강 에지 및 상승 에지에 응답하여 동작하는 결정 재입력 등호기(400)의 동작을 나타낸다. 도 9는, 도 5와 마찬가지로, 온도가 높아서 감지 증폭부(460)가 올바르게 출력 신호(SIGOUTB)를 생성하지 못하는 경우를 도시한다. 도 10은, 도 6과 마찬가지로, 온도가 증가된 경우 양성 오프셋 전압들(POV1B, POV2B), 음성 오프셋 전압들(NOV1B, NOV2B), 양성 입력 전류(PICB) 및 음성 입력 전류(NICB)를 조절하여 감지 증폭부(460)가 올바르게 출력 신호(SIGOUTB)를 생성하는 경우를 도시한다.
결정 재입력 등호기(400)의 동작은 도 5 및 6에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 11은 본 발명의 또 다른 실시예에 따른 결정 재입력 등호기를 나타내는 블록도이다.
도 11을 참조하면, 결정 재입력 등호기(700)는 양성 신호선(711), 음성 신호선(712), 감지 증폭부(760), 피드백 구동부(740), 부하 유닛(730), 프로세스 보정기(780), 차동 구동부(720) 및 차지 펌프(750)를 포함한다. 제1 회로(791)는 차동 구동부(720) 및 부하 유닛(730)을 포함한다. 제2 회로(792)는 부하 유닛(730) 및 차지 펌프(750)를 포함한다.
감지 증폭부(760)는 클럭 신호(CLK)의 하강 에지(Falling edge)에서 양성 신호선(711)의 제1 전압과 음성 신호선(712)의 제2 전압의 차와 기준 전압(VREFC)을 비교하여 출력 신호(SIGOUTC)를 생성한다. 피드백 구동부(740)는 출력 신호(SIGOUTC)에 기초하여 양성 피드백 전류(FPCC) 및 음성 피드백 전류(FNCC)를 생성하여 양성 신호선(711) 및 음성 신호선(712)에 각각 인가한다. 피드백 구동부(740)는 도 4의 피드백 구동부(140)와 동일 또는 유사한 구조를 가질 수 있다.
부하 유닛(730)은 양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함한다. 부하 유닛(730)은 클럭 신호(CLK)가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 클럭 신호(CLK)가 활성화되는 일반 구간에서 양성 신호선(711)으로부터의 제1 전류(LC1C) 및 양성 입력 전류(PICC)로 상기 제1 커패시터를 충전하고 음성 신호선(712)으로부터의 제2 전류(LC2C) 및 음성 입력 전류(NICC)로 상기 제2 커패시터를 충전한다. 부하 유닛(730)은 도 2를 참조하여 이해할 수 있으므로 설명을 생략한다.
프로세스 보정기(780)는 초기화 구간에서 출력 신호(SIGOUTC)로서 출력되는 논리 하이 값들과 논리 로우 값들의 비율이 일정한 비율이 될 때까지 제1 프로세스 보정 신호(PCS1) 및 제2 프로세스 보정 신호(PCS2)를 조절한다. 프로세스 보정기(780)는 제1 프로세스 보정 신호(PCS1)를 저장하는 제1 레지스터(R1) 및 제2 프로세스 보정 신호(PCS2)를 저장하는 제2 레지스터(R2)를 포함할 수 있다.
일 실시예에 있어서, 프로세스 보정기(780)는 상기 논리 하이 값들과 상기 논리 로우 값들의 비율이 상기 일정한 비율보다 낮을 때 상기 제1 및 제2 프로세스 보정 신호들(PCS1, PCS2)의 값을 증가시킬 수 있다. 프로세스 보정기(780)는 상기 논리 하이 값들과 상기 논리 로우 값들의 비율이 상기 일정한 비율보다 높을 때 상기 제1 및 제2 프로세스 보정 신호들(PCS1, PCS2)의 값을 감소시킬 수 있다.
차동 구동부(7200는 상기 초기화 구간에서 양성 입력 신호(INPC)에 상응하는 양성 입력 전류(PICC)의 세기 및 음성 입력 신호(INNC)에 상응하는 음성 입력 전류(NICC)의 세기를 제1 프로세스 보정 신호(PCS1)에 기초하여 조절하고, 상기 프리-차지 구간 및 일반 구간을 포함하는 동작 구간에서 양성 입력 전류(PICC)의 세기 및 음성 입력 전류(NICC)의 세기를 온도 신호(TSC)에 기초하여 다시 조절하여, 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 기준 전압(VREFC) 이상으로 유지시킨다. 일 실시예에 있어서, 상기 동작 구간은 상기 초기화 구간 이후에 존재할 수 있다.
차지 펌프(750)는 양성 오프셋 전압(POVC) 및 음성 오프셋 전압(NOVC)을 양성 신호선(711) 및 음성 신호선(712)에 각각 인가한다. 차지 펌프(750)는 상기 초기화 구간에서 양성 오프셋 전압(POVC) 및 음성 오프셋 전압(NOVC)을 제2 프로세스 보정 신호(PCS2)에 기초하여 조절하고, 상기 동작 구간에서 양성 오프셋 전압(POVC) 및 음성 오프셋 전압(NOVC)을 온도 신호(TSC)에 기초하여 다시 조절하여, 상기 일반 구간의 상기 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 프로세스 변화 및 상기 온도 신호에 무관하게 일정한 값으로 유지시킨다.
도 12는 도 11의 결정 재입력 등호기에 포함되는 제1 회로를 나타내는 블록도이다.
도 12를 참조하면, 제1 회로(791)은 차동 구동부(720) 및 부하 유닛(730)을 포함한다. 부하 유닛(730)은 도 2의 제1 회로(180)에 포함되는 부하 유닛(130)과 동일 또는 유사한 구조를 가질 수 있으므로 설명을 생략한다. 차동 구동부(720)는 제1 내지 제M 서브 차동 구동 블록들(721, 722 및 723)을 포함할 수 있다.
제1 내지 제M 양성 서브 입력 전류들(SPIC1, SPIC2 내지 SPICM)(M은 자연수)은 제4 노드(N4C)를 통해 양성 입력 전류(PICC)로서 출력되고, 제1 내지 제M 음성 서브 입력 전류들(SNIC1, SNIC2 내지 SNICM)은 제5 노드(N5C)를 통해 음성 입력 전류(NICC)로서 출력될 수 있다. 제1 프로세스 보정 신호(PCS1)는 제1 내지 제M 프로세스 보정 비트 신호들(PCS11, PCS12 내지 PCS1M)을 포함할 수 있다.
제1 서브 차동 구동 블록(721)은 제1 내지 제3 트랜지스터들(T1C, T2C 및 T3C) 및 제1 전류원(CS1C)을 포함할 수 있다. 제1 트랜지스터(T1C)의 드레인에 전원 전압(VDD)이 인가되고, 제1 트랜지스터(T1C)의 게이트에 제1 프로세스 보정 비트 신호(PCS11)가 인가되고, 제1 트랜지스터(T1C)의 소스는 제1 전류원(CS1C)의 일 말단과 연결되고, 제1 전류원(CS1C)의 타 말단은 제1 노드(N1C)와 연결될 수 있다. 제2 트랜지스터(T2C)의 드레인은 제1 노드(N1C)와 연결되고, 제2 트랜지스터(T2C)의 게이트에 양성 입력 신호(INPC)가 인가되고, 제2 트랜지스터(T2C)의 소스는 제1 양성 서브 입력 전류(SPIC1)를 출력할 수 있다. 제3 트랜지스터(T3C)의 드레인은 제1 노드(N1C)와 연결되고, 제3 트랜지스터(T3C)의 게이트에 음성 입력 신호(INNC)가 인가되고, 제3 트랜지스터(T3C)의 소스는 제1 음성 서브 입력 전류(SNIC1)를 출력할 수 있다. 제1 전류원(CS1C)의 세기는 온도 신호(TSC)에 기초하여 조절될 수 있다.
제2 서브 차동 구동 블록(722)은 제4 내지 제6 트랜지스터들(T4C, T5C 및 T6C) 및 제2 전류원(CS2C)을 포함할 수 있다. 제4 트랜지스터(T4C)의 드레인에 전원 전압(VDD)이 인가되고, 제4 트랜지스터(T4C)의 게이트에 제2 프로세스 보정 비트 신호(PCS12)가 인가되고, 제4 트랜지스터(T4C)의 소스는 제2 전류원(CS2C)의 일 말단과 연결되고, 제2 전류원(CS2C)의 타 말단은 제2 노드(N2C)와 연결될 수 있다. 제5 트랜지스터(T5C)의 드레인은 제2 노드(N2C)와 연결되고, 제5 트랜지스터(T5C)의 게이트에 양성 입력 신호(INPC)가 인가되고, 제5 트랜지스터(T5C)의 소스는 제2 양성 서브 입력 전류(SPIC2)를 출력할 수 있다. 제6 트랜지스터(T6C)의 드레인은 제2 노드(N2C)와 연결되고, 제6 트랜지스터(T6C)의 게이트에 음성 입력 신호(INNC)가 인가되고, 제6 트랜지스터(T6C)의 소스는 제2 음성 서브 입력 전류(SNIC2)를 출력할 수 있다. 제2 전류원(CS2C)의 세기는 온도 신호(TSC)에 기초하여 조절될 수 있다.
제M 서브 차동 구동 블록(723)은 제7 내지 제9 트랜지스터들(T7C, T8C 및 T9C) 및 제3 전류원(CS3C)을 포함할 수 있다. 제7 트랜지스터(T7C)의 드레인에 전원 전압(VDD)이 인가되고, 제7 트랜지스터(T7C)의 게이트에 제M 프로세스 보정 비트 신호(PCS1M)가 인가되고, 제7 트랜지스터(T7C)의 소스는 제M 전류원(CSMC)의 일 말단과 연결되고, 제M 전류원(CSMC)의 타 말단은 제3 노드(N3C)와 연결될 수 있다. 제8 트랜지스터(T8C)의 드레인은 제3 노드(N3C)와 연결되고, 제8 트랜지스터(T8C)의 게이트에 양성 입력 신호(INPC)가 인가되고, 제8 트랜지스터(T8C)의 소스는 제M 양성 서브 입력 전류(SPICM)를 출력할 수 있다. 제9 트랜지스터(T9C)의 드레인은 제3 노드(N3C)와 연결되고, 제9 트랜지스터(T9C)의 게이트에 음성 입력 신호(INNC)가 인가되고, 제9 트랜지스터(T9C)의 소스는 제M 음성 서브 입력 전류(SNICM)를 출력할 수 있다. 제M 전류원(CSMC)의 세기는 온도 신호(TSC)에 기초하여 조절될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제9 트랜지스터들(T1C 내지 T9C)은 각각 PMOS 트랜지스터일 수 있다.
차동 구동부(720)는 제1 내지 제M 프로세스 보정 비트 신호(PCS11 내지 PCS1M)에 포함되는 논리 로우 값들의 개수에 비례하는 세기를 가지는 양성 입력 전류(PICC) 및 음성 입력 전류(NICC)를 생성할 수 있다.
도 13은 도 11의 결정 재입력 등호기에 포함되는 제2 회로를 나타내는 블록도이다.
도 13을 참조하면, 제2 회로(792)는 부하 회로(730) 및 차지 펌프(750)를 포함한다. 차지 펌프(750)는 전류 생성부(753), 양성 서브 차지 펌프(751) 및 음성 서브 차지 펌프(752)를 포함할 수 있다.
전류 생성부(751)는 내부 전류(IC)를 생성할 수 있다. 내부 전류(IC)는 온도 신호(TSC) 및 제2 프로세스 보정 신호(PCS2)에 상응하고, 양성 내부 전류(IC1) 및 음성 내부 전류(IC2)로 나뉠 수 있다.
양성 서브 차지 펌프(751)는 도 3의 제2 회로(190)에 포함되는 양성 서브 차지 펌프(151)와 동일 또는 유사한 구조를 가질 수 있으므로 자세한 설명을 생략한다. 음성 서브 차지 펌프(752)는 도 3의 제2 회로(190)에 포함되는 음성 서브 차지 펌프(152)와 동일 또는 유사한 구조를 가질 수 있으므로 자세한 설명을 생략한다.
전류 생성부(753)는 제1 연산 블록(LB1C), 제2 연산 블록(LB2C) 및 제1 내지 제Q 전류 생성 블록들(754, 755)(Q는 자연수)을 포함할 수 있다. 제2 프로세스 보정 신호(PCS2)는 제1 내지 제Q 프로세스 보정 비트 신호(PCS21 내지 PCS2Q)들을 포함할 수 있다. 제1 내지 제Q 서브 내부 전류들 (ICG1, IGCQ)은 제1 노드(N12C)를 통해 내부 전류(IC)로서 출력될 수 있다.
제1 연산 블록(LB1C)은 온도 신호(TSC)의 값이 기준 값보다 높거나 클럭 신호(CLK)가 활성화된 경우 제1 신호(SIG1C)를 비활성화할 수 있다. 제1 연산 블록(LB1C)은 온도 신호(TSC)의 값이 상기 기준 값보다 낮고 클럭 신호(CLK)가 비활성화 된 경우 제1 신호(SIG1C)를 활성화할 수 있다. 제2 연산 블록(LB2C)은 온도 신호(TSC)의 값이 상기 기준 값보다 낮거나 클럭 신호(CLK)가 활성화된 경우 제2 신호(SIG2C)를 활성화할 수 있다. 제2 연산 블록(LB2C)는 온도 신호(TSC)의 값이 상기 기준 값보다 높고 클럭 신호(CLK)가 비활성화된 경우 제2 신호(SIG2C)를 비활성화할 수 있다.
제1 전류 생성 블록(754)은 제1 및 제2 전류원(CSC1, CSC2) 및 제1 내지 제4 트랜지스터들(T22C, T23C, T24C 및 T25C)을 포함할 수 있다. 제1 트랜지스터(T22C)의 드레인에 전원 전압(VDD)이 인가되고, 제1 트랜지스터(T22C)의 게이트에 제1 프로세스 보정 비트 신호(PCS21)가 인가되고, 제1 트랜지스터(T22C)의 소스는 제2 트랜지스터(T23C)의 드레인과 연결될 수 있다. 제2 트랜지스터(T23C)의 게이트에 제1 신호(SIG1C)가 인가되고, 제2 트랜지스터(T23C)의 소스는 제1 전류원(CSC1)의 일 말단에 연결되고, 제1 전류원(CSC1)의 타 말단은 제2 노드(N13C)에 연결되고, 제1 서브 내부 전류(ICG1)는 제2 노드(N13C)에서 출력될 수 있다. 제2 전류원(CSC2)의 일 말단은 제2 노드(N13C)에 연결되고, 제2 전류원(CSC2)의 타 말단은 제3 트랜지스터(T24C)의 드레인에 연결될 수 있다. 제3 트랜지스터(T24C)의 게이트에 제2 신호(SIG2C)가 인가되고, 제3 트랜지스터(T24C)의 소스는 제4 트랜지스터(T25C)의 드레인에 연결될 수 있다. 제4 트랜지스터(T25C)의 게이트에 제1 프로세스 보정 비트 신호(PCS21)의 반전 신호(/PCS21)가 인가되고, 제4 트랜지스터(T25C)의 소스에 접지 전압(GND)이 인가될 수 있다. 제1 전류원(CSC1)의 세기 및 제2 전류원(CSC2)의 세기는 온도 신호(TSC)에 기초하여 조절될 수 있다.
제Q 전류 생성 블록(755)은 제3 및 제4 전류원(CSC3, CSC4) 및 제5 내지 제8 트랜지스터들(T26C, T27C, T28C 및 T29C)을 포함할 수 있다. 제5 트랜지스터(T26C)의 드레인에 전원 전압(VDD)이 인가되고, 제5 트랜지스터(T26C)의 게이트에 제Q 프로세스 보정 비트 신호(PCS2Q)가 인가되고, 제5 트랜지스터(T26C)의 소스는 제6 트랜지스터(T27C)의 드레인과 연결될 수 있다. 제6 트랜지스터(T27C)의 게이트에 제1 신호(SIG1C)가 인가되고, 제6 트랜지스터(T27C)의 소스는 제3 전류원(CSC3)의 일 말단에 연결되고, 제3 전류원(CSC3)의 타 말단은 제3 노드(N14C)에 연결되고, 제Q 서브 내부 전류(ICGQ)는 제3 노드(N14C)에서 출력될 수 있다. 제4 전류원(CSC4)의 일 말단은 제3 노드(N14C)에 연결되고, 제4 전류원(CSC4)의 타 말단은 제7 트랜지스터(T28C)의 드레인에 연결될 수 있다. 제7 트랜지스터(T27C)의 게이트에 제2 신호(SIG2C)가 인가되고, 제7 트랜지스터(T28C)의 소스는 제8 트랜지스터(T29C)의 드레인에 연결될 수 있다. 제8 트랜지스터(T29C)의 게이트에 제Q 프로세스 보정 비트 신호(PCS2Q)의 반전 신호(/PCS2Q)가 인가되고, 제8 트랜지스터(T29C)의 소스에 접지 전압(GND)이 인가될 수 있다. 제3 전류원(CSC3)의 세기 및 제4 전류원(CSC4)의 세기는 온도 신호(TSC)에 기초하여 조절될 수 있다. 제2 회로(792)의 동작은 도 3의 제2 회로(190)을 참조하여 이해할 수 있으므로 설명을 생략한다.
전류 생성부(753)는 제1 내지 제Q 프로세스 보정 비트 신호(PCS21 내지 PCS2Q)에 포함되는 논리 로우 값들의 개수에 비례하는 세기를 가지는 내부 전류(IC)를 생성할 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(800)은 이미지 센서(810), 저장 장치(830), 프로세서(820), 메모리 장치(MEMORY DEVICE)(840), 입출력 장치(850), 네트워크 장치(870) 및 전원 장치(860)를 포함할 수 있다.
이미지 센서(810)는 입사광에 상응하는 디지털 신호를 생성한다. 저장 장치(830)는 상기 디지털 신호를 저장한다. 프로세서(820)는 이미지 센서(810), 네트워크 장치(870) 및 저장 장치(830)의 동작을 제어한다.
도 14에는 도시되지 않았지만, 컴퓨팅 시스템(800)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(820)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(820)는 마이크로프로세서 (microprocessor), 중앙 처리 장치(CPU, Central Processing Unit)일 수 있다. 프로세서(820)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 저장 장치(830), 메모리 장치(840), 네트워크 장치(870) 및 입출력 장치(850)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(820)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
저장 장치(830)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 및 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
메모리 장치(840)는 컴퓨팅 시스템(800)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(840)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
입출력 장치(850)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(860)는 컴퓨팅 시스템(800)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(810)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(820)와 연결되어 통신을 수행할 수 있다.
이미지 센서(810)는 입사광을 감지하여 아날로그 신호를 생성하는 픽셀 어레이 및 제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 아날로그-디지털 변환부를 포함한다.
이미지 센서(810)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(810)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
네트워크 장치(870)는 도 1, 7 및 11의 결정 재입력 등호기들(100, 400및 700) 중 적어도 하나를 포함할 수 있다. 네트워크 장치(870)는 프로세서(820), 이미지 센서(810), 저장 장치(830), 메모리 장치(840) 및 입출력 장치(850)의 정보를 컴퓨팅 시스템(800) 외부에 존재하는 타 컴퓨팅 시스템에 송수신 할 수 있다.
실시예에 따라서, 이미지 센서(810)는 프로세서(820)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
한편, 컴퓨팅 시스템(800)은 이미지 센서(810)를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(800)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940), 네트워크 장치(960) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 15에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.
프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(920) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(940)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다.
입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 15에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
네트워크 장치(960)는 도 1, 7 및 11의 결정 재입력 등호기들(100, 400및 700) 중 적어도 하나를 포함할 수 있다. 네트워크 장치(960)는 프로세서(910), 그래픽 카드(950)의 정보를, 입출력 허브(920)와의 주변 구성요소 인터페이스-익스프레스(PCIe)를 통해 혹은 입출력 컨트롤러 허브(930)의 범용 직렬 버스(USB) 포트, 직렬 ATA(SATA) 포트, 범용 입출력(GPIO), 로우 핀 카운트(LPC) 버스, 직렬 주변 인터페이스(SPI), PCI, PCIe를 통해 입력 받아, 컴퓨팅 시스템(900) 외부에 존재하는 타 컴퓨팅 시스템에 송수신 할 수 있다.
실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명의 실시예들에 따른 결정 재입력 등호기(Decision feedback equalizer)은 전기적으로 데이터를 송신 및 수신하는 시스템들에 응용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 양성 신호선 및 음성 신호선;
    클럭 신호의 하강 에지(Falling edge)에서 상기 양성 신호선의 제1 전압과 상기 음성 신호선의 제2 전압의 차와 기준 전압을 비교하여 출력 신호를 생성하는 감지 증폭부;
    상기 출력 신호에 기초하여 양성 피드백 전류 및 음성 피드백 전류를 생성하여 상기 양성 신호선 및 상기 음성 신호선에 각각 인가하는 피드백 구동부;
    양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함하고, 상기 클럭 신호가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 상기 클럭 신호가 활성화되는 일반 구간에서 상기 양성 신호선으로부터의 제1 전류 및 양성 입력 전류로 상기 제1 커패시터를 충전하고 상기 음성 신호선으로부터의 제2 전류 및 음성 입력 전류로 상기 제2 커패시터를 충전하는 부하 유닛;
    양성 입력 신호에 상응하는 상기 양성 입력 전류의 세기 및 음성 입력 신호에 상응하는 상기 음성 입력 전류의 세기를 온도 신호에 기초하여 조절하여, 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 상기 기준 전압 이상으로 유지시키는 차동 구동부; 및
    상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 상기 온도 신호에 무관하게 일정한 값으로 유지시키는 양성 오프셋 전압 및 음성 오프셋 전압을 상기 양성 신호선 및 상기 음성 신호선에 각각 인가하는 차지 펌프를 포함하는 결정 재입력 등호기(Decision feedback equalizer).
  2. 제1 항에 있어서,
    상기 차동 구동부는 전류원, 제1 및 제2 트랜지스터들을 포함하고,
    상기 전류원의 일 말단에 전원 전압이 인가되고, 상기 전류원의 타 말단은 제1 노드와 연결되고, 상기 전류원의 세기는 상기 온도 신호에 상응하고,
    상기 제1 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제1 트랜지스터의 게이트에 상기 양성 입력 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 양성 입력 전류를 출력하고,
    상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 음성 입력 신호가 인가되고, 상기 제2 트랜지스터의 소스는 상기 음성 입력 전류를 출력하는 결정 재입력 등호기.
  3. 제2 항에 있어서,
    상기 전류원의 세기는 상기 온도 신호에 비례하고,
    상기 양성 입력 전류의 세기 및 상기 음성 입력 전류의 세기는 상기 온도 신호에 비례하는 결정 재입력 등호기.
  4. 제1 항에 있어서,
    상기 부하 유닛은 제1 내지 제4 트랜지스터들을 포함하고,
    상기 제1 트랜지스터의 드레인에 상기 양성 입력 전류가 인가되고, 상기 제1 트랜지스터의 게이트에 상기 클럭 신호가 반전된 반전 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스는 제1 노드와 연결되고, 상기 양성 신호선을 통해 상기 제1 노드로 상기 제1 전류가 입력되고,
    상기 제2 트랜지스터의 드레인에 상기 음성 입력 전류가 인가되고, 상기 제2 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제2 트랜지스터의 소스는 제2 노드와 연결되고, 상기 음성 신호선을 통해 상기 제2 노드로 상기 제2 전류가 입력되고,
    상기 제3 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제3 트랜지스터의 소스에 접지 전압이 인가되고,
    상기 제1 커패시터의 일 말단은 상기 제1 노드와 연결되고, 상기 제1 커패시터의 타 말단에 접지 전압이 인가되고,
    상기 제4 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제4 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제4 트랜지스터의 소스에 접지 전압이 인가되고,
    상기 제2 커패시터의 일 말단은 상기 제2 노드와 연결되고, 상기 제2 커패시터의 타 말단에 접지 전압이 인가되는 결정 재입력 등호기.
  5. 제1 항에 있어서,
    상기 차지 펌프는,
    상기 온도 신호에 상응하고, 양성 내부 전류 및 음성 내부 전류로 나뉘는 내부 전류를 생성하는 전류 생성부;
    제3 커패시터를 포함하고, 상기 프리-차지 구간에서 상기 제3 커패시터의 양단 간의 전압이 상기 양성 오프셋 전압이 되도록 상기 양성 내부 전류로 상기 제3 커패시터를 충전하고, 상기 일반 구간에서 상기 제3 커패시터의 양단에 충전된 상기 양성 오프셋 전압을 상기 양성 신호선에 인가하는 양성 서브 차지 펌프; 및
    제4 커패시터를 포함하고, 상기 프리-차지 구간에서 상기 제4 커패시터의 양단 간의 전압이 상기 음성 오프셋 전압이 되도록 상기 음성 내부 전류로 상기 제4 커패시터를 충전하고, 상기 일반 구간에서 상기 제4 커패시터의 양단에 충전된 상기 음성 오프셋 전압을 상기 음성 신호선에 인가하는 음성 서브 차지 펌프를 포함하는 결정 재입력 등호기.
  6. 제5 항에 있어서,
    상기 양성 오프셋 전압과 상기 음성 오프셋 전압은 동일한 결정 재입력 등호기.
  7. 제5 항에 있어서,
    상기 전류 생성부는,
    제1 연산 블록, 제2 연산 블록, 제1 트랜지스터, 제2 트랜지스터, 제1 전류원 및 제2 전류원을 포함하고,
    상기 제1 연산 블록은 상기 온도 신호의 값이 기준 값보다 크거나 상기 클럭 신호가 활성화된 경우 제1 신호를 비활성화하고, 상기 제1 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 작고 상기 클럭 신호가 비활성화된 경우 상기 제1 신호를 활성화하고,
    상기 제1 트랜지스터의 드레인에 전원 전압이 인가되고, 상기 제1 트랜지스터의 게이트에 상기 제1 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 제1 전류원의 일 말단에 연결되고, 상기 제1 전류원의 타 말단은 제1 노드와 연결되고, 상기 내부 전류는 상기 제1 노드에서 출력되고,
    상기 제2 전류원의 일 말단은 상기 제1 노드와 연결되고, 상기 제2 전류원의 타 말단은 상기 제2 트랜지스터의 드레인과 연결되고,
    상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 작거나 상기 클럭 신호가 활성화된 경우 제2 신호를 활성화하고, 상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 크고 상기 클럭 신호가 비활성화된 경우 상기 제2 신호를 비활성화하고,
    상기 제2 트랜지스터의 게이트에 상기 제2 신호가 인가되고, 상기 제2 트랜지스터의 소스에 접지 전압이 인가되는 결정 재입력 등호기.
  8. 제7 항에 있어서,
    상기 제1 전류원의 세기와 상기 제2 전류원의 세기의 차이는 상기 온도 신호의 값과 상기 기준 값의 차이에 비례하는 결정 재입력 등호기.
  9. 제5 항에 있어서,
    상기 양성 서브 차지 펌프는 제1 내지 제4 트랜지스터들을 더 포함하고,
    상기 제1 트랜지스터의 드레인은 상기 양성 신호선에 연결되고, 상기 제1 트랜지스터의 게이트에 상기 클럭 신호가 반전된 반전 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스는 제1 노드와 연결되고,
    상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제2 트랜지스터의 소스에 접지 전압이 인가되고,
    상기 제3 커패시터의 일 말단은 상기 제1 노드와 연결되고, 상기 제3 커패시터의 타 말단은 제2 노드와 연결되고,
    상기 제3 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제3 트랜지스터의 소스에 접지 전압이 인가되고,
    상기 제4 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제4 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제4 트랜지스터의 소스는 상기 양성 내부 전류를 입력받는 결정 재입력 등호기.
  10. 제5 항에 있어서,
    상기 음성 서브 차지 펌프는 제1 내지 제4 트랜지스터들을 더 포함하고,
    상기 제1 트랜지스터의 드레인은 상기 음성 신호선에 연결되고, 상기 제1 트랜지스터의 게이트에 상기 클럭 신호가 반전된 반전 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스는 제1 노드와 연결되고,
    상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 반전 클럭 신호가 인가되고, 상기 제2 트랜지스터의 소스에 접지 전압이 인가되고,
    상기 제4 커패시터의 일 말단은 상기 제1 노드와 연결되고, 상기 제4 커패시터의 타 말단은 제2 노드와 연결되고,
    상기 제3 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제3 트랜지스터의 소스에 접지 전압이 인가되고,
    상기 제4 트랜지스터의 드레인은 상기 제2 노드와 연결되고, 상기 제4 트랜지스터의 게이트에 상기 클럭 신호가 인가되고, 상기 제4 트랜지스터의 소스는 상기 음성 내부 전류를 입력받는 결정 재입력 등호기.
  11. 제1 항에 있어서,
    상기 피드백 구동부는 제1 내지 제N 레지스터들(N은 자연수) 및 제1 내지 제(N+1) 구동부들을 포함하고, 상기 양성 피드백 전류는 제1 내지 제(N+1) 양성 서브 피드백 전류들을 포함하고, 상기 음성 피드백 전류는 제1 내지 제(N+1) 음성 서브 피드백 전류들을 포함하고,
    상기 제1 레지스터는 상기 클럭 신호의 상기 하강 에지에서 상기 출력 신호를 샘플링한 제1 신호를 저장하고, 상기 제(K+1) 레지스터(K는 N이하의 자연수)는 상기 클럭 신호의 상기 하강 에지에서 제K 신호를 샘플링한 제(K+1) 신호를 저장하고,
    상기 제1 구동부는 제1 가중 신호에 응답하여 상기 출력 신호를 구동하여 상기 제1 양성 서브 피드백 전류 및 상기 제1 음성 서브 피드백 전류를 생성하고,
    상기 제(K+1) 구동부는 제(K+1) 가중 신호에 응답하여 상기 제K 신호를 구동하여 제(K+1) 양성 서브 피드백 전류 및 제(K+1) 음성 서브 피드백 전류를 생성하는 결정 재입력 등호기.
  12. 제1 및 제2 양성 신호선들;
    제1 및 제2 음성 신호선들;
    클럭 신호의 하강 에지(Falling edge)에서 상기 제1 양성 신호선의 제1 전압과 상기 제1 음성 신호선의 제2 전압의 차와 기준 전압을 비교하여 출력 신호를 생성하고, 상기 클럭 신호의 상승 에지(Rising edge)에서 상기 제2 양성 신호선의 제3 전압과 상기 제2 음성 신호선의 제4 전압의 차와 상기 기준 전압을 비교하여 상기 출력 신호를 생성하는 감지 증폭부;
    상기 출력 신호에 기초하여 양성 피드백 전류를 생성하여 상기 제1 및 제2 양성 신호선들에 인가하고, 상기 출력 신호에 기초하여 음성 피드백 전류를 생성하여 상기 제1 및 제2 음성 신호선들에 인가하는 피드백 구동부;
    양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함하고, 상기 클럭 신호가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 상기 클럭 신호가 활성화되는 일반 구간에서 상기 제1 양성 신호선으로부터의 제1 전류 및 양성 입력 전류로 상기 제1 커패시터를 충전하고 상기 제1 음성 신호선으로부터의 제2 전류 및 음성 입력 전류로 상기 제2 커패시터를 충전하는 제1 부하 유닛;
    양단 간 전압이 상기 제3 전압인 제3 커패시터 및 양단 간 전압이 상기 제4 전압인 제4 커패시터를 포함하고, 상기 일반 구간에서 상기 제3 및 제4 커패시터들을 방전시키고, 상기 프리-차지 구간에서 상기 제2 양성 신호선으로부터의 제3 전류 및 상기 양성 입력 전류로 상기 제3 커패시터를 충전하고 상기 제2 음성 신호선으로부터의 제4 전류 및 상기 음성 입력 전류로 상기 제4 커패시터를 충전하는 제2 부하 유닛;
    양성 입력 신호에 상응하는 상기 양성 입력 전류의 세기 및 음성 입력 신호에 상응하는 상기 음성 입력 전류의 세기를 온도 신호에 기초하여 조절하여 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 상기 기준 전압 이상으로 유지시키고, 상기 프리-차지 구간의 마지막 시점에서의 상기 제3 전압과 상기 제4 전압의 차를 상기 기준 전압 이상으로 유지시키는 차동 구동부;
    상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 상기 온도 신호에 무관하게 일정한 값으로 유지시키는 제1 양성 오프셋 전압 및 제1 음성 오프셋 전압을 상기 제1 양성 신호선 및 상기 제1 음성 신호선에 각각 인가하는 제1 차지 펌프; 및
    상기 프리-차지 구간의 마지막 시점에서의 상기 제3 전압과 상기 제4 전압의 평균 전압을 상기 온도 신호에 무관하게 상기 일정한 값으로 유지시키는 제2 양성 오프셋 전압 및 제2 음성 오프셋 전압을 상기 제2 양성 신호선 및 상기 제2 음성 신호선에 각각 인가하는 제2 차지 펌프를 포함하는 결정 재입력 등호기(Decision feedback equalizer).
  13. 양성 신호선 및 음성 신호선;
    클럭 신호의 하강 에지(Falling edge)에서 상기 양성 신호선의 제1 전압과 상기 음성 신호선의 제2 전압의 차와 기준 전압을 비교하여 출력 신호를 생성하는 감지 증폭부;
    상기 출력 신호에 기초하여 양성 피드백 전류 및 음성 피드백 전류를 생성하여 상기 양성 신호선 및 상기 음성 신호선에 각각 인가하는 피드백 구동부;
    양단 간 전압이 상기 제1 전압인 제1 커패시터 및 양단 간 전압이 상기 제2 전압인 제2 커패시터를 포함하고, 상기 클럭 신호가 비활성화되는 프리-차지(Pre-charge) 구간에서 상기 제1 및 제2 커패시터들을 방전시키고, 상기 클럭 신호가 활성화되는 일반 구간에서 상기 양성 신호선으로부터의 제1 전류 및 양성 입력 전류로 상기 제1 커패시터를 충전하고 상기 음성 신호선으로부터의 제2 전류 및 음성 입력 전류로 상기 제2 커패시터를 충전하는 부하 유닛;
    초기화 구간에서 상기 출력 신호로서 출력되는 논리 하이 값들과 논리 로우 값들의 비율이 일정한 비율이 될 때까지 제1 프로세스 보정 신호 및 제2 프로세스 보정 신호를 조절하는 프로세스 보정기;
    상기 초기화 구간에서 양성 입력 신호에 상응하는 상기 양성 입력 전류의 세기 및 음성 입력 신호에 상응하는 상기 음성 입력 전류의 세기를 상기 제1 프로세스 보정 신호에 기초하여 조절하고, 상기 프리-차지 구간 및 일반 구간을 포함하는 동작 구간에서 상기 양성 입력 전류의 세기 및 상기 음성 입력 전류의 세기를 온도 신호에 기초하여 다시 조절하여, 상기 일반 구간의 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 차를 상기 기준 전압 이상으로 유지시키는 차동 구동부; 및
    양성 오프셋 전압 및 음성 오프셋 전압을 상기 양성 신호선 및 상기 음성 신호선에 각각 인가하고, 상기 초기화 구간에서 상기 양성 오프셋 전압 및 상기 음성 오프셋 전압을 상기 제2 프로세스 보정 신호에 기초하여 조절하고, 상기 동작 구간에서 상기 양성 오프셋 전압 및 상기 음성 오프셋 전압을 상기 온도 신호에 기초하여 다시 조절하여, 상기 일반 구간의 상기 마지막 시점에서의 상기 제1 전압과 상기 제2 전압의 평균 전압을 프로세스 변화 및 상기 온도 신호에 무관하게 일정한 값으로 유지시키는 차지 펌프를 포함하는 결정 재입력 등호기(Decision feedback equalizer).
  14. 제13 항에 있어서,
    상기 프로세스 보정기는 상기 논리 하이 값들과 상기 논리 로우 값들의 비율이 상기 일정한 비율보다 낮을 때 상기 제1 및 제2 프로세스 보정 신호들의 값을 증가시키고,
    상기 프로세스 보정기는 상기 논리 하이 값들과 상기 논리 로우 값들의 비율이 상기 일정한 비율보다 높을 때 상기 제1 및 제2 프로세스 보정 신호들의 값을 감소시키는 결정 재입력 등호기.
  15. 제13 항에 있어서,
    상기 프로세스 보정기는 상기 제1 프로세스 보정 신호를 저장하는 제1 레지스터 및 상기 제2 프로세스 보정 신호를 저장하는 제2 레지스터를 포함하는 결정 재입력 등호기.
  16. 제13 항에 있어서,
    제1 내지 제M 양성 서브 입력 전류들(M은 자연수)은 제1 노드를 통해 상기 양성 입력 전류로서 출력되고, 제1 내지 제M 음성 서브 입력 전류들은 제2 노드를 통해 상기 음성 입력 전류로서 출력되고, 상기 제1 프로세스 보정 신호는 제1 내지 제M 프로세스 보정 비트 신호들을 포함하고, 상기 차동 구동부는 제1 내지 제M 서브 차동 구동 블록들을 포함하고,
    상기 제P 서브 차동 구동 블록(P는 M 이하의 자연수)은 상기 제P 프로세스 보정 비트 신호가 활성화된 경우 상기 제P 양성 서브 입력 전류 및 상기 제P 음성 서브 입력 전류를 활성화하고, 상기 제P 서브 차동 구동 블록은 상기 제P 프로세스 보정 비트 신호가 비활성화된 경우 상기 제P 양성 서브 입력 전류 및 상기 제P 음성 서브 입력 전류를 비활성화하고,
    상기 제P 양성 서브 입력 전류의 세기 및 상기 제P 음성 서브 입력 전류의 세기는 상기 온도 신호에 기초하여 조절되는 결정 재입력 등호기.
  17. 제16 항에 있어서,
    상기 제P 서브 차동 구동 블록은 제1 내지 제3 트랜지스터들 및 전류원을 포함하고,
    상기 제1 트랜지스터의 드레인에 전원 전압이 인가되고, 상기 제1 트랜지스터의 게이트에 상기 제P 프로세스 보정 비트 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 전류원의 일 말단과 연결되고, 상기 전류원의 타 말단은 제1 노드와 연결되고,
    상기 제2 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제2 트랜지스터의 게이트에 상기 양성 입력 신호가 인가되고, 상기 제2 트랜지스터의 소스는 상기 제P 양성 서브 입력 전류를 출력하고,
    상기 제3 트랜지스터의 드레인은 상기 제1 노드와 연결되고, 상기 제3 트랜지스터의 게이트에 상기 음성 입력 신호가 인가되고, 상기 제3 트랜지스터의 소스는 상기 제P 음성 서브 입력 전류를 출력하고,
    상기 전류원의 세기는 상기 온도 신호에 기초하여 조절되는 결정 재입력 등호기.
  18. 제13 항에 있어서,
    상기 차지 펌프는,
    상기 온도 신호 및 상기 제2 프로세스 보정 신호에 상응하고, 양성 내부 전류 및 음성 내부 전류로 나뉘는 내부 전류를 생성하는 전류 생성부;
    제3 커패시터를 포함하고, 상기 프리-차지 구간에서 상기 제3 커패시터의 양단 간의 전압이 상기 양성 오프셋 전압이 되도록 상기 양성 내부 전류로 상기 제3 커패시터를 충전하고, 상기 일반 구간에서 상기 제3 커패시터의 양단에 충전된 상기 양성 오프셋 전압을 상기 양성 신호선에 인가하는 양성 서브 차지 펌프; 및
    제4 커패시터를 포함하고, 상기 프리-차지 구간에서 상기 제4 커패시터의 양단 간의 전압이 상기 음성 오프셋 전압이 되도록 상기 음성 내부 전류로 상기 제4 커패시터를 충전하고, 상기 일반 구간에서 상기 제4 커패시터의 양단에 충전된 상기 음성 오프셋 전압을 상기 음성 신호선에 인가하는 음성 서브 차지 펌프를 포함하는 결정 재입력 등호기.
  19. 제18 항에 있어서,
    상기 전류 생성부는 제1 연산 블록, 제2 연산 블록 및 제1 내지 제Q 전류 생성 블록들(Q는 자연수)을 포함하고, 상기 제2 프로세스 보정 신호는 제1 내지 제Q 프로세스 보정 비트 신호들을 포함하고, 제1 내지 제Q 서브 내부 전류들은 제1 노드를 통해 상기 내부 전류로서 출력되고,
    상기 제1 연산 블록은 상기 온도 신호의 값이 기준 값보다 높거나 상기 클럭 신호가 활성화된 경우 제1 신호를 비활성화하고, 상기 제1 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 낮고 상기 클럭 신호가 비활성화 된 경우 상기 제1 신호를 활성화하고,
    상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 낮거나 상기 클럭 신호가 활성화된 경우 제2 신호를 활성화하고, 상기 제2 연산 블록은 상기 온도 신호의 값이 상기 기준 값보다 높고 상기 클럭 신호가 비활성화된 경우 상기 제2 신호를 비활성화하고,
    상기 제R 전류 생성 블록(R은 Q 이하의 자연수)은 상기 제R 프로세스 보정 비트 신호가 활성화된 경우 상기 제1 및 제2 신호들에 기초하여 상기 제R 서브 내부 전류를 활성화하고, 상기 제R 전류 생성 블록은 상기 R 프로세스 보정 비트 신호가 비활성화된 경우 상기 제R 서브 내부 전류를 비활성화하고,
    상기 R 서브 내부 전류의 세기는 상기 온도 신호에 기초하여 조절되는 결정 재입력 등호기.
  20. 제19 항에 있어서,
    상기 제R 전류 생성 블록은 제1 및 제2 전류원들 및 제1 내지 제4 트랜지스터들을 포함하고,
    상기 제1 트랜지스터의 드레인에 전원 전압이 인가되고, 상기 제1 트랜지스터의 게이트에 상기 제R 프로세스 보정 비트 신호가 인가되고, 상기 제1 트랜지스터의 소스는 상기 제2 트랜지스터의 드레인과 연결되고,
    상기 제2 트랜지스터의 게이트에 상기 제1 신호가 인가되고, 상기 제2 트랜지스터의 소스는 상기 제1 전류원의 일 말단에 연결되고, 상기 제1 전류원의 타 말단은 제2 노드에 연결되고, 상기 제R 서브 내부 전류는 상기 제2 노드에서 출력되고,
    상기 제2 전류원의 일 말단은 상기 제2 노드에 연결되고, 상기 제2 전류원의 타 말단은 상기 제3 트랜지스터의 드레인에 연결되고,
    상기 제3 트랜지스터의 게이트에 상기 제2 신호가 인가되고, 상기 제3 트랜지스터의 소스는 상기 제4 트랜지스터의 드레인에 연결되고,
    상기 제4 트랜지스터의 게이트에 상기 제R 프로세스 보정 비트 신호의 반전 신호가 인가되고, 상기 제4 트랜지스터의 소스에 접지 전압이 인가되고,
    상기 제1 전류원의 세기 및 상기 제2 전류원의 세기는 상기 온도 신호에 기초하여 조절되는 결정 재입력 등호기.
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