JP4704078B2 - 半導体メモリ - Google Patents

Description

本発明は、誤り訂正機能を有する半導体メモリに関する。

誤り訂正機能を有する半導体メモリは、外部からのデータを記憶するレギュラーセルアレイと、レギュラーセルアレイに書き込まれるデータのパリティデータを記憶するパリティセルアレイとを有している。パリティデータは、パリティ生成回路により書き込みデータに応じて生成される。レギュラーセルアレイから読み出されるデータは、誤り訂正回路によりパリティデータに応じて誤り訂正される。一般に、パリティセルアレイに所望のデータを書き込むことは容易でなく、パリティセルアレイの試験は容易でない。

パリティセルアレイの試験を容易にするために、例えば、パリティデータの論理値の一部を強制的に反転させて、誤りを擬似的に発生する技術が開示されている（例えば、特許文献１）。あるいは、所望のパターンをパリティセルアレイに書き込むために、パリティセルアレイにデータを読み書きするための外部パリティデータ端子を半導体メモリに形成し、試験モード中にパリティセルアレイにデータを直接読み書きする技術が開示されている（例えば、特許文献２）。
特開２００１−３５１３９８号公報 特開平５−５４６９７号公報

本発明は、以下の問題点を解決するためになされた。上記特許文献１の半導体メモリは、パリティ生成回路により生成されたパリティデータの一部のビットを反転する。パリティデータは、レギュラーセルアレイに書き込まれるレギュラーデータを論理演算することで生成される。したがって、パリティデータの一部のビットを反転するだけでは、パリティセルアレイに所望のデータパターンを書き込むことはできない。

上記特許文献２では、パリティセルアレイに所望のパターンを書き込むことができる。しかし、パリティ生成回路および誤り訂正回路を有効にした状態で所望のパターンを書き込むことができない。換言すれば、半導体メモリの実際の動作状態でパリティセルアレイに所望のパターンを書き込むことができない。また、外部パリティデータ端子（試験パッド）を形成するために、チップサイズは増加してしまう。

本発明の目的は、パリティセルアレイに所望のデータパターンを書き込むことで、半導体メモリの試験を容易に実施することにある。さらに、誤り訂正機能を有効にした状態で、パリティセルアレイに所望のデータパターンを書き込むことにある。

本発明の半導体メモリの第１の形態では、外部データ端子に入出力されるレギュラーデータは、レギュラーセルアレイに読み書きされ、パリティデータは、パリティセルアレイに読み書きされる。パリティデータは、パリティ生成回路により生成されるため、所望のパターンをパリティセルアレイに書き込むことは難しい。レギュラーセルアレイからの読み出しデータは、誤り訂正回路によりパリティデータに応じて訂正される。本発明では、スイッチ回路により、レギュラーデータとパリティデータとを互いに入れ替えることで、レギュラーデータをパリティセルアレイに書き込み、パリティデータをレギュラーセルアレイに書き込むことができる。このため、パリティセルアレイに所望のデータを書き込む
ことができ、パリティセルアレイの試験を容易に実施できる。特に、メモリセル間のリーク試験等を容易に実施できる。レギュラーデータとパリティデータの格納先を入れ替えるだけのため、パリティ生成回路および誤り訂正回路を動作させて試験を実施できる。すなわち、通常動作と同じ回路動作を実行しながら試験を実施できる。

本発明の半導体メモリの第１の形態における好ましい例では、試験制御回路は、半導体メモリを通常動作モードから試験モードに移行するために、試験コマンドに応答して試験信号を活性化する。スイッチ回路は、試験信号が活性化される試験モード中に、スイッチ機能を有効にし、レギュラーデータをパリティセルアレイに入出力し、パリティデータをレギュラーセルアレイに入出力する。また、スイッチ回路は、試験信号が非活性化される通常動作モード中に、スイッチ機能を無効にし、レギュラーデータをレギュラーセルアレイに入出力し、パリティデータをパリティセルアレイに入出力する。試験コマンドに応じてスイッチ回路の動作を制御することで、スイッチ回路の切り替えを簡易かつ確実に実施できる。

本発明の半導体メモリの第１の形態における好ましい例では、リードアンプは、レギュラーセルアレイおよびパリティセルアレイに対応して、読み出しデータの信号量を増幅するために読み出しデータのビット毎に設けられている。ライトアンプは、レギュラーセルアレイおよびパリティセルアレイに対応して、書き込みデータの信号量を増幅するために書き込みデータのビット毎に設けられている。各スイッチ回路は、読み書きデータのビットにそれぞれ対応する複数のサブスイッチ回路で構成されている。各サブスイッチ回路は、書き込みセレクタおよび読み出しセレクタを有している。書き込みセレクタは、書き込みデータをレギュラーセルアレイおよびパリティセルアレイのいずれかのライトアンプに出力する。読み出しセレクタは、レギュラーセルアレイおよびパリティセルアレイのリードアンプからの読み出しデータのいずれかをデータ線に出力する。スイッチ回路を複数のサブスイッチ回路により構成することで、回路設計を容易にでき、設計期間を短縮できる。

本発明の半導体メモリの第１の形態における好ましい例では、ライトアンプ制御回路は、レギュラーセルアレイのライトアンプを動作させるレギュラーライトアンプ制御信号およびパリティセルアレイのライトアンプを動作させるパリティライトアンプ制御信号を生成する。ライトアンプスイッチ回路は、レギュラーライトアンプ制御信号およびパリティライトアンプ制御信号を互いに入れ替える。スイッチ回路ととともに、ライトアンプスイッチ回路を動作させることで、ライトアンプに供給される書き込みデータの供給タイミングに合わせてライトアンプを正しく動作させることができる。この結果、半導体メモリの誤動作を防止できる。

本発明の半導体メモリの第１の形態における好ましい例では、シンドローム生成回路は、スイッチ回路とレギュラーセルアレイおよびパリティセルアレイとの間に配線されるデータ線から供給されるレギュラーデータおよびパリティデータに応じて、シンドロームを生成する。シンドローム生成回路は、スイッチ回路によりパリティデータのビットに入れ替えられたレギュラーデータのビットを、元のレギュラーデータのビットに戻すスイッチ部を有している。一般に、シンドロームの生成からシンドロームによる誤り訂正までの回路（経路）は、クリティカルパスになる場合が多く、回路遅延等は、読み出しアクセス時間に直接影響する。本発明では、シンドロームを生成するためのデータは、スイッチ回路を介さずに供給されるため、クリティカルパスの遅延要素を減らすことができる。したがって、読み出しアクセス時間を短縮できる。

本発明の半導体メモリの第１の形態における好ましい例では、シンドロームの各ビットを生成するためにシンドローム生成回路の論理を表す演算式は、スイッチ回路により入れ
替えられるレギュラーデータのビットとパリティデータのビットとを両方含んでいる。すなわち、これ等ビットは、入れ替え前、入れ替え後ともシンドローム生成回路に供給される。これ等ビットに対応するスイッチ部は不要になるため、スイッチ部の回路規模を削減できる。この結果、半導体メモリのチップサイズを削減できる。

本発明の半導体メモリの第２の形態では、外部データ端子に入出力されるレギュラーデータは、レギュラーセルアレイに読み書きされる。パリティデータは、パリティセルアレイに読み書きされる。パリティデータは、パリティ生成回路により生成されるため、所望のパターンをパリティセルアレイに書き込むことは難しい。レギュラーセルアレイからの読み出しデータは、誤り訂正回路によりパリティデータに応じて訂正される。本発明では、反転回路により、パリティセルアレイに入出力されるパリティデータの少なくとも１ビットの論理値を、反転制御回路により生成される反転制御信号に応じて反転することで、パリティセルアレイに所望のデータパターンを書き込むことができる。この結果、パリティセルアレイの試験を容易に実施できる。特に、パリティセルアレイ内のメモリセル間のリーク試験等を容易に実施できる。

本発明の半導体メモリの第２の形態における好ましい例では、反転回路は、パリティデータの全ビットにそれぞれ対応するサブ反転回路を有する。反転制御回路は、各サブ反転回路毎に反転制御信号を生成する。このため、パリティデータのビットを個別に反転でき、パリティセルアレイに所望のデータパターンを書き込むことができる。

本発明の半導体メモリの第２の形態における好ましい例では、反転回路は、パリティデータの一部のビットにそれぞれ対応するサブ反転回路を有する。反転制御回路は、サブ反転回路に共通な反転制御信号を生成する。パリティデータのビットパターンは、レギュラーデータのビットパターンに応じて決まる。一般に、セルアレイを試験するために、数種類の試験パターンが用いられる。パリティセルアレイも同様である。パリティセルアレイ試験パターンは、所定のレギュラーデータに応じて生成されるパリティデータの一部のビットを反転することで生成可能である。このため、一つの反転制御信号で反転回路の動作を制御でき、反転制御回路を簡易に構成できる。また、反転制御信号を１本の信号線で伝達できるため、信号線の配線領域を小さくできる。この結果、半導体メモリのチップサイズを小さくできる。

本発明の半導体メモリの第２の形態における好ましい例では、パリティセルアレイは、複数のメモリセルと、メモリセルに接続された複数のワード線とを有する。反転制御回路は、ワード線の選択アドレスに応じて、反転制御信号の論理レベルを設定する。このため、例えば、互いに隣接するワード線の一方に接続されるメモリセルに論理１を書き込み、他方に接続されるメモリセルに論理０を書き込むことができる。この結果、ワード線に直交する方向に並ぶメモリセルの間に発生するリークを試験できる。

本発明では、パリティセルアレイに所望のデータパターンを容易に書き込むことができる。この結果、半導体メモリを容易に試験でき、試験コストを削減できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する。

擬似ＳＲＡＭは、外部データ端子ＤＱ１−１６を介して供給されるレギュラーデータを記憶するレギュラーセルアレイＣＡ１（ＣＡ１Ｌ、ＣＡ１Ｒ）、ＣＡ２（ＣＡ２Ｌ、ＣＡ２Ｒ）、ＣＡ３（ＣＡ３Ｌ、ＣＡ３Ｒ）、ＣＡ４（ＣＡ４Ｌ、ＣＡ４Ｒ）、パリティデータを記憶するパリティセルアレイＰＣＡ（ＰＣＡＬ、ＰＣＡＲ）、リードアンプＲＡ／ライトアンプＷＡ、スイッチ回路ＳＷ、書き込みデータ選択回路１０、試験制御回路１２、書き込み誤り訂正回路１４、パリティ生成回路１６、シンドローム生成回路１８、書き込みシンドロームデコーダ２０、読み出しシンドロームデコーダ２２、読み出しデータ選択回路２４、読み出し誤り訂正回路２６、データ入出力バッファ２８およびアドレスバッファ３０を有している。

擬似ＳＲＡＭは、図に示した以外にも、アドレスデコーダ、動作コマンド（書き込みコマンド、読み出しコマンド、試験コマンド等）を受信するコマンド端子およびコマンドバッファ、動作コマンドを解読するコマンドデコーダ、セルアレイＣＡ１−４、ＰＣＡに対する書き込み動作、読み出し動作およびリフレッシュ動作を制御するための制御信号を生成する動作制御回路等を有している。

図中の左側に示すレギュラーセルアレイＣＡ１Ｌ、ＣＡ２Ｌ、ＣＡ３Ｌ、ＣＡ４Ｌは、外部データ端子ＤＱ１−８に供給されるデータを記憶する。図中の右側に示すレギュラーセルアレイＣＡ１Ｒ、ＣＡ２Ｒ、ＣＡ３Ｒ、ＣＡ４Ｒは、外部データ端子ＤＱ９−１６に供給されるデータを記憶する。外部データ端子ＤＱ１−１６は、図に示すように左から順に配置されている。各レギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＣＡ１Ｒ−ＣＡ４Ｒのデータのビット幅は、８ビットであり、対応する外部データ端子ＤＱ１−８およびＤＱ９−１６のビット幅にそれぞれ等しい。このように、レギュラーセルアレイＣＡ１（ＣＡ２−４）を、外部データ端子ＤＱ１−８、９−１６にそれぞれ対応する２つのレギュラーセルアレイＣＡ１Ｌ、ＣＡ１Ｒ（ＣＡ２ＬとＣＡ２Ｒ、ＣＡ３ＬとＣＡ３Ｒ、ＣＡ４ＬとＣＡ４Ｒ）に分けてレイアウトすることで、データ線をチップ上に整然と配線できる。セルアレイの詳細は、後述する図２−図４で説明する。

外部データ端子ＤＱ１−８（下位バイト）に供給される書き込みデータは、アドレスＡ１−０に応じて、末尾に”Ｌ”の付くレギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌのいずれかに記憶される。外部データ端子ＤＱ９−１６（上位バイト）に供給される書き込みデータは、アドレスＡ１−０に応じて、末尾に”Ｒ”の付くレギュラーセルアレイＣＡ１Ｒ−ＣＡ４Ｒのいずれかに記憶される。

通常動作モード中、レギュラーセルアレイＣＡ１は、アドレスの最下位２ビット（Ａ１、Ａ０）が（０、０）のときにアクセスされる。同様に、レギュラーセルアレイＣＡ２−４は、アドレス（Ａ１、Ａ０）が（０、１）、（１、０）、（１、１）のときにそれぞれアクセスされる。ここで、通常動作モードは、擬似ＳＲＡＭが搭載されるシステム（ユーザ）が擬似ＳＲＡＭをアクセスするための動作モードである。外部データ端子ＤＱ１−１６に供給される書き込みデータは、書き込み動作毎に、アドレスＡ１−０に応じて選択されるレギュラーセルアレイＣＡ１−４のいずれかに書き込まれる。また、読み出し動作毎にレギュラーセルアレイＣＡ１−４から読み出された６４ビットのデータのうち、アドレスＡ１−０に応じて選択される１６ビットが外部データ端子ＤＱ１−１６に出力される。

パリティセルアレイＰＣＡは、レギュラーセルアレイＣＡ１−４に記憶される６４ビットのデータに対応する７ビットのパリティビット（パリティデータ）を記憶する。パリテ
ィセルアレイＰＣＡに書き込まれる書き込みパリティデータＣＷ１−７は、パリティ生成回路１６により生成される。パリティセルアレイＰＣＡから読み出される読み出しパリティデータＣＲ１−７は、シンドローム生成回路１８に出力される。パリティビットのうち下位の４ビット（ＣＷ１−４あるいはＣＲ１−４）は、図の左側のパリティセルアレイＰＣＡＬに記憶される。パリティビットのうち上位の３ビット（ＣＷ５−７あるいはＣＲ５−７）は、図の右側のパリティセルアレイＰＣＡＲに記憶される。

パリティビットは、７ビットであるが、パリティセルアレイＰＣＡのレイアウトを、レギュラーセルアレイＣＡ１−４のレイアウトと同一にするため、パリティセルアレイＰＣＡのビット幅は、８ビットに設計されている。また、後述する試験（評価）の容易性を考慮し、最上位ビットＣＷ８（＝ＣＲ８）を含む全てのビットをアクセスするために８ビットの信号線が配線されている。この実施形態では、入力用の書き込みパリティデータ線ＣＷ１−８と出力用の読み出しパリティデータ線ＣＲ１−８を独立して配線しているが、入出力共通の信号線を配線してもよい。

リードアンプＲＡ／ライトアンプＷＡは、レギュラーセルアレイＣＡ１Ｌ−４Ｌ、ＣＡ１Ｒ−４Ｒ毎に２ブロック形成され、パリティセルアレイＰＣＡＬ、ＰＣＡＲ毎に１ブロック形成されている。スイッチ回路ＳＷは、レギュラーセルアレイＣＡ１ＬおよびパリティセルアレイＰＣＡＬのリードアンプＲＡ／ライトアンプＷＡに隣接する領域と、レギュラーセルアレイＣＡ１ＲおよびパリティセルアレイＰＣＡＲのリードアンプＲＡ／ライトアンプＷＡに隣接する領域とにそれぞれ形成されている。換言すれば、各スイッチ回路ＳＷは、データ線Ｄ１−８、ＣＷ１−４（ＣＲ１−４）と、レギュラーセルアレイＣＡ１ＬおよびパリティセルアレイＰＣＡＬとの間、あるいは、データ線Ｄ９−１２、ＣＷ５−８（ＣＲ５−８）と、レギュラーセルアレイＣＡ１ＲおよびパリティセルアレイＰＣＡＲとの間に配置されている。リードアンプＲＡ／ライトアンプＷＡの詳細は、後述する図２で説明し、スイッチ回路ＳＷの詳細は、後述する図５および図６で説明する。

書き込みデータ選択回路１０は、書き込み動作時に、外部データ端子ＤＱ１−１６を介して供給される書き込みデータＤＷ１−１６を、アドレスＡ１−０に応じて、データ線Ｄ１−１６、１７−３２、３３−４８、４８−６４のいずれかに出力する。試験制御回路１２は、コマンド端子を介して供給される試験コマンドに応答して擬似ＳＲＡＭを通常動作モードから試験モードに移行させる。試験制御回路１２は、試験信号ＴＥＳ１を試験モード中に高レベルに維持し、通常動作モード中に低レベルに維持する。

書き込み誤り訂正回路１４は、外部からの読み出しコマンドに応答する読み出し動作において、レギュラーセルアレイＣＡ１−４から読み出されるデータＤ１−６４をそのまま訂正データＤＣ１−６４として出力する。書き込み誤り訂正回路１４は、外部からの書き込みコマンドに応答する書き込み動作において、レギュラーセルアレイＣＡ１−４から読み出されたデータＤ１−６４を、書き込み誤り検出データＥＷ１−６４のビット値に応じて誤り訂正する。書き込み誤り訂正回路１４は、訂正されたビットデータ（ＤＣ１−６４の１ビット）を外部データ端子ＤＱ１−１６に供給される他のビットデータ（ＤＣ１−６４のうち訂正されない残りのビット）とともにパリティ生成回路１６に出力する。なお、書き込み動作におけるレギュラーセルアレイＣＡ１−４からのデータＤ１−６４の読み出しは、レギュラーセルアレイＣＡ１−４に書き込まれる６４ビットのデータのパリティデータをパリティセルアレイＰＣＡに記憶するために必要である。

また、書き込み誤り訂正回路１４は、書き込みシンドロームデコーダ２０により特定されたビットデータを含む読み出しデータを保持するラッチ回路（図示せず）を有している。このため、外部データ端子ＤＱ１−１６を介して供給される書き込みデータのタイミングと、書き込み要求に応答してレギュラーセルアレイＣＡ１−４から読み出される読み出
しデータのタイミングとを同期させる必要がない。したがって、書き込みデータとラッチ回路に保持された読み出しデータとを用いてパリティデータを確実に生成できる。この結果、タイミング設計を容易にできる。また、タイミング仕様をユーザが使いやすい仕様に設定できる。さらに、書き込み動作において、レギュラーセルアレイＣＡ１−４にそれぞれ書き込まれる書き込みデータが外部データ端子ＤＱ１−１６に順次供給される場合にも（バースト書き込み動作など）、これ等データをラッチ回路により確実に保持できる。

パリティ生成回路１６は、訂正データＤＣ１−６４から書き込みパリティデータＣＷ１−７を生成する。シンドローム生成回路１８は、書き込みパリティデータＣＷ１−７と読み出しパリティデータＣＲ１−７の排他的論理和を演算することによりシンドロームＳ１−７を生成する。書き込みシンドロームデコーダ２０は、書き込み要求に応答して開始される書き込みサイクルの最初に、レギュラーセルアレイＣＡ１−４から読み出されたデータＤ１−６４を誤り訂正するために、シンドロームＳ１−７に応じて誤りが発生したビットを特定する。書き込みシンドロームデコーダ２０は、誤りの発生したビットに対応する書き込み誤り検出データＥＷのビット（例えば、ＥＷ１）を、他のビット（例えば、ＥＷ２−６４）と異なる論理レベルに設定する。

読み出しシンドロームデコーダ２２は、読み出し動作時に、シンドロームＳ１−７および読み出しアドレスＡ１−０に応じて、外部データ端子ＤＱ１−１６に出力する１６ビットの読み出しデータ中にビット誤りがあるか否かを判定する。すなわち、読み出しシンドロームデコーダ２２は、シンドロームＳ１−７と読み出しアドレスＡ１−０とに応じて、誤りが発生したビットデータに対応する外部データ端子ＤＱ（ＤＱ１−１６のいずれか）を特定する。読み出しシンドロームデコーダ２２は、誤りの発生したビットデータに対応する読み出し誤り検出データＥＲのビット（例えば、ＥＲ７）を、他のビット（例えば、ＥＲ１−６、８−１６）と異なる論理レベルに設定する。

読み出しデータ選択回路２４は、読み出し動作中に、レギュラーセルアレイＣＡ１−４から読み出される読み出しデータＤ１−６４のうちアドレスＡ１−０に応じて選択される１６ビットを、外部データ端子ＤＱ１−１６に出力するために選択データＤＳ１−１６として出力する。読み出し誤り訂正回路２６は、読み出しシンドロームデコーダ２２により特定されたデータ端子ＤＱ（ＤＱ１−１６のいずれか）に対応するビットデータを誤り訂正する。読み出し誤り訂正回路２６は、選択データＤＳ１−１６のうちの１ビットを読み出し誤り検出データＥＲ１−１６に応じて反転することで誤り訂正し、読み出しデータＤＲ１−１６として出力する。

データ入出力バッファ２８は、書き込み動作中に、外部データ端子ＤＱ１−１６に供給されるデータを書き込みデータＤＷ１−１６として出力する。データ入出力バッファ２８は、読み出し動作中に、１６ビットの読み出しデータＤＲ１−１６を外部データ端子ＤＱ１−１６に出力する。アドレスバッファ３０は、データを読み書きするメモリセルを選択するためのアドレスをアドレス端子ＡＤを介して受信する。アドレスは、後述するロウブロックＲＢＬＫおよびロウブロックＲＢＬＫ内のワード線ＷＬを選択するためのロウアドレス（上位ビット）と、レギュラーセルアレイＣＡ１−４およびセルアレイＣＡ１−４内のビット線ＢＬ、／ＢＬを選択するためのコラムアドレス（下位ビット）とで構成される。

図２は、図１に示したレギュラーセルアレイＣＡ１−４およびパリティセルアレイＰＣＡのレイアウトを示している。レギュラーセルアレイＣＡ１−４は、全体で１６Ｍビットの記憶容量を有し、パリティセルアレイＰＣＡ（ＰＣＡＬ、ＰＣＡＲ）は、２Ｍビットの記憶容量を有している。各レギュラーセルアレイＣＡ１Ｌ−４Ｌ、ＣＡ１Ｒ−４Ｒは、１Ｍビットの記憶容量を有する２つのレギュラーセグメントＲＳＧにより構成されている。
パリティセルアレイＰＣＡは、パリティセルアレイＰＣＡＬ、ＰＣＡＲに対応する２つのパリティセグメントＰＳＧにより構成されている。すなわち、擬似ＳＲＡＭは、レギュラーセルアレイＣＡ１−４用に１６個のレギュラーセグメントＲＳＧを有し、パリティセルアレイＰＣＡ用に２個のパリティセグメントＰＳＧを有している。

図の左側に配置される９ＭビットのセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＰＣＡＬおよび図の右側に配置される９ＭビットのセルアレイＣＡ１Ｒ−ＣＡ４Ｒ、ＰＣＡＲは、図の縦方向に１６個のロウブロックＲＢＬＫにそれぞれ区画されている。読み出し動作および書き込み動作では、ロウブロックＲＢＬＫのいずれかが、ロウブロック選択アドレス（ロウアドレスＡＤの上位４ビット）により選択される。図の横方向に延びるロウブロックＲＢＬＫと、図の縦方向に延びるセグメントＲＳＧ、ＰＳＧとが交差する領域に、６４ｋビットのメモリセルを有するサブセルアレイＳＣＡが形成されている（例えば、図中に斜線で示した領域）。

図において、コラムデコーダＣＤＥＣおよびリードアンプＲＡ／ライトアンプＷＡは、セルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＰＣＡＬ、ＰＣＡＲ、ＣＡ１Ｒ−ＣＡ４Ｒの上側および下側にそれぞれ配置されている。ロウデコーダＲＤＥＣは、セルアレイＰＣＡＬ、ＰＣＡＲの間に配置されている。コラムデコーダＣＤＥＣは、コラムアドレスＡＤ（下位ビット）に応じてデータを入出力するビット線をセグメントＲＳＧ、ＰＳＧ毎に選択するためのコラム選択信号ＣＳＬ（図４に示す）を生成する。リードアンプＲＡは、後述する図４に示すセンスアンプＳＡで増幅された読み出しデータをデータ線Ｄ１−６４、ＣＲ１−８に出力する。ライトアンプＷＡは、書き込みデータＤ１−６４およびパリティ書き込みデータＣＷ１−８をセンスアンプＳＡおよびビット線に向けて出力する。ロウデコーダＲＤＥＣは、ロウアドレスＡＤに応じて、ロウブロックＲＢＬＫを選択するとともに、選択されたロウブロックＲＢＬＫ内の５１２本のワード線ＷＬ０−５１２（後述する図４に示す）のいずれかを選択する。

図３は、図２に示したレギュラーセグメントＲＳＧおよびパリティセグメントＰＳＧの詳細を示している。この例では、レギュラーセルアレイＣＡ１ＬおよびパリティセルアレイＰＣＡＬのセグメントＲＳＧ、ＰＳＧ示している。他のセルアレイＣＡ２Ｌ−４Ｌ、ＰＣＡＲのセグメントＲＳＧ、ＰＳＧは、メインデータ線ＭＤおよびデータ線Ｄの末尾の数字が異なることを除き、図３と同じ構成である。セグメントＲＳＧ、ＰＳＧは、互いに同じ回路およびレイアウトを有している。以下の図３に関する説明では、主にデータ線Ｄ１−４に対応するセグメントＲＳＧと読み出しパリティデータ線ＣＲ１−４（書き込みデータパリティ線ＣＷ１−４）に対応するセグメントＰＳＧについて説明する。

各セグメントＲＳＧ、ＰＳＧは、サブセルアレイＳＣＡの上側および下側に沿って図の横方向に配線される複数組のローカルデータ線ＬＤ１−４と、ローカルデータ線ＬＤ１−４にそれぞれ接続されるメインデータ線ＭＤ１−４（またはＰＭＤ１−４）と、メインデータ線ＭＤ１−４（またはＰＭＤ１−４）に対応する４組のリードアンプＲＡ／ライトアンプＷＡとを有している。ローカルデータ線ＬＤ１−４およびメインデータ線ＭＤ１−４、ＰＭＤ１−４は、単線で構成されてよく、相補の線で構成されてよい。

各サブセルアレイＳＣＡは、後述する図４に示すコラムスイッチＣＳＷを介して上側または下側に隣接するローカルデータ線ＬＤ１−４に接続されている。換言すれば、ローカルデータバス線ＬＤ１、３およびローカルデータ線ＬＤ２、４は、上側および下側に隣接するサブセルアレイＳＣＡに共有されている。但し、最も上側および最も下側のローカルデータ線ＬＤ１、３は、隣接する１つのサブセルアレイＳＣＡのみに接続されている。

例えば、読み出し動作において、ロウアドレスＡＤに応じて図の横方向に並ぶサブセル
アレイＳＣＡの列が選択され、選択された各サブセルアレイＳＣＡからローカルデータ線ＬＤ１−４に４ビットの読み出しデータが出力される。読み出しデータは、ローカルデータ線ＬＤ１−４を介してメインデータ線ＭＤ１−４（またはＰＭＤ１−４）に転送され、その信号量は、リードアンプＲＡで増幅される。このように、サブセルアレイＳＣＡ毎に４ビットのデータが読み出される。このため、１回の読み出し動作により、６４ビットのレギュラーデータと８ビットのパリティデータとが、レギュラーセルアレイＣＡ１−４を構成する１６個のサブセルアレイＳＣＡと、パリティセルアレイＰＣＡを構成する２個のサブセルアレイＳＣＡとから読み出される。

書き込み動作では、外部データ端子ＤＱ１−１６を介して供給される書き込みデータを含む６４ビットのデータと、この６４ビットのデータの書き込みパリティデータＣＷ１−８とが、４ビットずつサブセルアレイＳＣＡにそれぞれ書き込まれる。なお、書き込みパリティデータの最上位ビットＣＷ８は、誤り訂正に使用されないダミーデータであり、論理０または論理１に固定されている。

図４は、図３に示したサブアレイＳＣＡの詳細を示している。この例では、メインデータ線ＭＤ１−４に接続されるサブアレイＳＣＡを示しているが、他のサブアレイＳＣＡも図４と同じ構成である。サブセルアレイＳＣＡは、図の横方向に延在する５１２本のワード線ＷＬ０−５１１と、図の縦方向に延在する２５６本のビット線（１２８個のビット線対ＢＬ、／ＢＬ）と、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）の交点に対応して形成されるメモリセルＭＣとを有している。ビット線ＢＬ、／ＢＬは、交互に配線されている。メモリセルＭＣは、ＤＲＡＭのメモリセルと同じダイナミックメモリセルである。すなわち、メモリセルＭＣは、データを電荷として保持するキャパシタと、キャパシタをビット線に接続するための転送トランジスタとを有している。転送トランジスタは、ソース、ドレインの一方および他方をビット線ＢＬ（または／ＢＬ）およびキャパシタに接続し、ゲートをワード線ＷＬに接続している。

各ビット線対ＢＬ、／ＢＬは、サブセルアレイＳＣＡの上側または下側に形成されるコラムスイッチＣＳＷ（図中の黒丸）を介してローカルデータ線ＬＤ１−４のいずれかに接続される。コラムスイッチＣＳＷは、センスアンプＳＡが形成される領域に形成されている。コラムスイッチＣＳＷおよびセンスアンプＳＡは、隣接する２つのサブセルアレイＳＣＡに共有されている。コラムスイッチＣＳＷおよびセンスアンプＳＡは、図示しないスイッチトランジスタ（ビット線トランスファゲート）により、ロウアドレスに応じて選択されるサブセルアレイＳＣＡのみに接続される。

コラム選択線ＣＳＬ（ＣＳＬ０−３１）は、サブセルアレイＳＣＡ上において、４つのビット線対ＢＬ、／ＢＬ毎にビット線ＢＬ、／ＢＬに沿って配線されている。各コラム選択線ＣＳＬは、対応する４つのコラムスイッチＣＳＷに接続されている。書き込み動作および読み出し動作において、コラム選択線ＣＳＬ０−３１のいずれかは、対応する４つのコラムスイッチＣＳＷをオンするためにコラムアドレスＡＤ（コラム線選択アドレス）に応じて低レベルから高レベルに変化する。そして、オンしたコラムスイッチＣＳＷを介して、ローカルデータ線ＬＤ１−４から４つのビット線ＢＬ、／ＢＬにデータが書き込まれ、あるいは、４つのビット線ＢＬ、／ＢＬからローカルデータ線ＬＤ１−４にデータが読み出される。

例えば、読み出し動作において図中に太線で示したワード線ＷＬ３とコラム選択線ＣＳＬ１とが選択される場合、図中に太線で示したメモリセルＭＣからビット線ＢＬにデータが読み出され、ビット線ＢＬ、／ＢＬの電圧差が太枠で示したセンスアンプＳＡにより増幅される。なお、説明を分かりやすくするために、データが読み出されるビット線ＢＬに、データの流れに沿って矢印を示している。増幅された４ビットの読み出しデータは、高
レベルのコラム選択線信号ＣＳＬ１によりオンされた４つのコラムスイッチＣＳＷを介してローカルデータ線ＬＤ１−４に転送され、さらにメインデータ線ＭＤ１−４に転送される。なお、複数組のローカルデータ線ＬＤ１−４に共通に接続されるメインデータ線ＭＤ１−４は、ビット線ＢＬ、／ＢＬおよびローカルデータ線ＬＤ１−４を形成する配線層より上層の配線層を用いて形成される。

図５は、図１に示したスイッチ回路ＳＷの詳細を示している。図５は、レギュラーセルアレイＣＡ１Ｌを構成する一対のレギュラーセグメントＲＳＧのうちパリティセルアレイＰＣＡＬ側のレギュラーセグメントＲＳＧと、パリティセルアレイＰＣＡＬを構成するパリティセグメントＰＳＧとに対応するスイッチ回路ＳＷを示している。あるいは、括弧内のデータ線Ｄ５−８で示されるように、図５は、レギュラーセルアレイＣＡ１Ｒを構成する一対のレギュラーセグメントＲＳＧのうちパリティセルアレイＰＣＡＲ側のレギュラーセグメントＲＳＧと、パリティセルアレイＰＣＡＲを構成するパリティセグメントＰＳＧとに対応するスイッチ回路ＳＷを示している。以降の説明では、セルアレイＣＡ１Ｌ、ＰＣＡＬに対応するスイッチ回路ＳＷについて説明する。

スイッチ回路ＳＷは、データ線Ｄ１−４、ＣＷ１−４（ＣＲ１−４）に対応する８つのサブスイッチ回路ＳＳＷを有している。すなわち、サブスイッチ回路ＳＳＷは、レギュラーデータＤ１−４およびパリティデータＣＷ１−４（またはＣＲ１−４）の１ビット毎に形成されている。また、４つのサブスイッチ回路ペアが、末尾の数字が同じデータ線Ｄ１／ＣＷ１（ＣＲ１）、Ｄ２／ＣＷ２（ＣＲ２）、Ｄ３／ＣＷ３（ＣＲ３）、Ｄ４／ＣＷ４（ＣＲ４）に対応する２つのサブスイッチ回路ＳＳＷによりそれぞれ構成されている。スイッチ回路ＳＷを複数のサブスイッチ回路ＳＳＷにより構成することで、回路設計を容易にでき、設計期間を短縮できる。

各サブスイッチ回路ＳＳＷは、試験信号ＴＥＳ１およびデータ出力イネーブル信号ＥＤＯを受ける端子と、データ線Ｄ１−４、ＣＷ１−４を介して書き込みデータ（レギュラーデータ、パリティデータ）を受ける書き込みデータ端子ＤＷ、データ線Ｄ１−４、ＣＲ１−４に読み出しデータを出力する読み出しデータ端子ＤＲ、サブスイッチ回路ペアのサブスイッチ回路ＳＳＷに書き込みデータを出力する書き込みデータ出力端子ＷＤＳＯ、サブスイッチ回路ペアのサブスイッチ回路ＳＳＷからの書き込みデータを受ける書き込みデータ入力端子ＷＤＳＩ、書き込みデータをライトアンプＷＡに出力する書き込みデータ端子ＷＤ、サブスイッチ回路ペアのサブスイッチ回路ＳＳＷに供給される読み出しデータを共通に受ける読み出しデータ端子ＲＤＳ、およびリードアンプＲＡからの読み出しデータを受ける読み出しデータ端子ＲＤとを有している。

試験信号ＴＥＳ１が低レベルに維持される通常動作モードでの書き込み動作中、サブスイッチ回路ＳＳＷは、データ線Ｄ１−４、ＣＷ１−４を介して伝達される書き込みデータ（レギュラーデータとパリティデータ）を書き込みデータ端子ＤＷで受ける。サブスイッチ回路ＳＳＷは、受けた書き込みデータを書き込みデータ端子ＷＤに直接出力する。すなわち、通常動作モードではスイッチ機能は無効にされ、レギュラーデータおよびパリティデータは、メインデータ線ＭＤ１−４に対応するライトアンプＷＡおよびメインデータ線ＰＭＤ１−４に対応するライトアンプＷＡにそれぞれ出力される。

試験信号ＴＥＳ１が低レベルに維持される通常動作モードでの読み出し動作中、サブスイッチ回路ＳＳＷは、リードアンプＲＡから供給される読み出しデータ（レギュラーデータとパリティデータ）を読み出しデータ端子ＲＤで受ける。サブスイッチ回路ＳＳＷは、受けた読み出しデータを読み出しデータ端子ＤＲに直接出力する。すなわち、通常動作モードではスイッチ機能は無効にされ、レギュラーデータおよびパリティデータは、データ線Ｄ１−４および読み出しパリティデータ線ＣＲ１−４にそれぞれ出力される。

一方、試験信号ＴＥＳ１が高レベルに維持される試験モードでの書き込み動作中、サブスイッチ回路ＳＳＷは、書き込みデータ端子ＤＷで受けた書き込みデータを書き込みデータ出力端子ＷＤＳＯに出力する。すなわち、書き込みデータは、サブスイッチ回路ペアの一方のサブスイッチ回路ＳＳＷから他方のサブスイッチ回路ＳＳＷに伝達される。また、サブスイッチ回路ＳＳＷは、サブスイッチ回路ペアの他方のサブスイッチ回路ＳＳＷの書き込みデータ出力端子ＷＤＳＯから出力される書き込みデータを一方のサブスイッチ回路ＳＳＷ書き込みデータ入力端子ＷＤＳＩで受ける。サブスイッチ回路ＳＳＷは、受けた書き込みデータを書き込みデータ端子ＷＤに出力する。すなわち、試験モードではスイッチ機能は有効にされ、レギュラーデータおよびパリティデータは、スイッチ回路ＳＷにより互いに入れ替えられる。レギュラーデータおよびパリティデータは、メインデータ線ＰＭＤ１−４に対応するライトアンプＷＡおよびメインデータ線ＭＤ１−４に対応するライトアンプＷＡにそれぞれ出力される。

試験信号ＴＥＳ１が高レベルに維持される試験モードでの読み出し動作中、サブスイッチ回路ＳＳＷは、読み出しデータ端子ＲＤＳで受けた読み出しデータを読み出しデータ端子ＤＲに出力する。すなわち、試験モードではスイッチ機能は有効にされ、レギュラーデータおよびパリティデータは、スイッチ回路ＳＷにより互いに入れ替えられる。レギュラーデータおよびパリティデータは、読み出しパリティデータ線ＣＲ１−４およびデータ線Ｄ１−４にそれぞれ出力される。このように、スイッチ回路ＳＷの有効／無効は、試験信号ＴＥＳ１の論理レベル応じて切り替えられるためスイッチ回路ＳＷの切り替え制御を簡易かつ確実に実施できる。

図６は、図５に示したサブスイッチ回路ＳＳＷの詳細を示している。サブスイッチ回路ＳＳＷは、読み出しセレクタＲＳＥＬ、書き込みセレクタＷＳＥＬ、読み出しイネーブル回路ＲＥＮおよびドライバ回路ＤＲＶ（出力バッファ）を有している。読み出しセレクタＲＳＥＬは、一対のＣＭＯＳ伝達ゲートを有している。一方のＣＭＯＳ伝達ゲート（図の上側）は、読み出しデータ端子ＲＤＳで受ける読み出しデータを読み出しイネーブル回路ＲＥＮに出力するために、試験信号ＴＥＳ１の高レベル中にオンされる。他方のＣＭＯＳ伝達ゲート（図の下側）は、読み出しデータ端子ＲＤで受ける読み出しデータを読み出しイネーブル回路ＲＥＮに出力するために、試験信号ＴＥＳ１の低レベル中にオンされる。すなわち、レギュラーセルアレイＣＡ１Ｌ（またはＣＡ１Ｒ）に対応する読み出しセレクタＲＳＥＬは、レギュラーセルアレイＣＡ１Ｌ（またはＣＡ１Ｒ）およびパリティセルアレイＰＣＡＬ（またはＰＣＡＲ）のリードアンプＲＡからの読み出しデータのいずれかをデータ線Ｄ１−４（またはＤ５−８）に出力する。パリティセルアレイＰＣＡＬ（またはＰＣＡＲ）に対応する読み出しセレクタＲＳＥＬは、レギュラーセルアレイＣＡ１Ｌ（またはＣＡ１Ｒ）およびパリティセルアレイＰＣＡＬ（またはＰＣＡＲ）のリードアンプＲＡからの読み出しデータのいずれかを読み出しパリティデータ線ＣＲ１−４（またはＣＲ５−８）に出力する。

書き込みセレクタＷＳＥＬは、一対のＣＭＯＳ伝達ゲートと、書き込みデータ端子ＷＤに書き込みデータを出力するドライバ回路（ＣＭＯＳインバータ）を有している。一方のＣＭＯＳ伝達ゲート（図の上側）は、書き込みデータ端子ＤＷで受ける書き込みデータを書き込みデータ出力端子ＷＤＳＯに出力するために、試験信号ＴＥＳ１の高レベル中にオンされる。このとき、書き込みデータ入力端子ＷＤＳＩで受ける書き込みデータが、書き込みデータ端子ＷＤに出力される。他方のＣＭＯＳ伝達ゲート（図の下側）は、書き込みデータ端子ＤＷで受ける書き込みデータを書き込みデータ端子ＷＤに出力するために、試験信号ＴＥＳ１の低レベル中にオンされる。このとき、一方のＣＭＯＳ伝達ゲートはオフされ、書き込みデータ出力端子ＷＤＳＯは、高インピーダンス状態になる。すなわち、レギュラーセルアレイＣＡ１Ｌ（またはＣＡ１Ｒ）に対応する書き込みセレクタＷＳＥＬは
、書き込みデータＤ１−４（またはＤ５−８）を、レギュラーセルアレイＣＡ１Ｌ（またはＣＡ１Ｒ）およびパリティセルアレイＰＣＡＬ（またはＰＣＡＲ）のいずれかのライトアンプＷＡに出力する。パリティセルアレイＰＣＡＬ（またはＰＣＡＲ）に対応する書き込みセレクタＷＳＥＬは、書き込みパリティデータＣＷ１−４（またはＣＷ５−８）を、レギュラーセルアレイＣＡ１Ｌ（またはＣＡ１Ｒ）およびパリティセルアレイＰＣＡＬ（またはＰＣＡＲ）のいずれかのライトアンプＷＡに出力する。

読み出しイネーブル回路ＲＥＮは、読み出し動作中（データ出力イネーブル信号ＥＤＯ＝高レベル）に、読み出しセレクタＲＳＥＬから供給される読み出しデータの論理レベルを反転した論理レベルをＮＡＮＤゲートおよびＮＯＲゲートから出力する。読み出しイネーブル回路ＲＥＮは、読み出し動作中を除く期間（データ出力イネーブル信号ＥＤＯ＝低レベル）、ＮＡＮＤゲートおよびＮＯＲゲートの出力を高レベルおよび低レベルに設定する。

ドライバ回路ＤＲＶは、電源線ＶＩＩと接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。ドライバ回路ＤＲＶは、読み出し動作中に、読み出しセレクタＲＳＥＬから供給される読み出しデータを読み出しデータ端子ＤＲに出力する。ドライバ回路ＤＲＶは、読み出し動作中を除く期間、読み出しイネーブル回路ＲＥＮの制御によりｐＭＯＳトランジスタおよびｎＭＯＳトランジスタをオフし、読み出しデータ端子ＤＲをフローティング状態に設定する。

図７は、試験モード中のスイッチ回路ＳＷの動作の概要を示している。試験モード中、レギュラーセルアレイＣＡ１Ｌ（またはＣＡ１Ｒ；以下同様）に対応するサブスイッチ回路ＳＳＷは、書き込みデータＤ１−４（またはＤ５−８；以下同様）をパリティセルアレイＰＣＡＬ（またはＰＣＡＲ；以下同様）のライトアンプＷＡに出力し、パリティセルアレイＰＣＡＬからの読み出しデータをデータ線Ｄ１−４に出力する。同様に、試験モード中、パリティセルアレイＰＣＡＬに対応するサブスイッチ回路ＳＳＷは、書き込みパリティデータＣＷ１−４（またはＣＷ５−８；以下同様）をレギュラーセルアレイＣＡ１ＬのライトアンプＷＡに出力し、レギュラーセルアレイＣＡ１Ｌからの読み出しデータを読み出しパリティデータ線ＣＲ１−４に出力する。このように、図７では、レギュラーデータおよびパリティデータが、試験モード中に互いに入れ替わることを示している。したがって、パリティセルアレイＰＣＡに書き込むデータを外部データ端子ＤＱ１−１６を介して供給でき、パリティセルアレイＰＣＡからの読み出しデータを外部データ端子ＤＱ１−１６に出力できる。すなわち、パリティセルアレイＰＣＡに所望のデータを書き込むことができ、パリティセルアレイの試験を容易に実施できる。特に、従来困難であったメモリセル間のリーク試験等を容易に実施できる。パリティ生成回路１６および誤り訂正回路１４、２６を動作させて試験を実施できる。すなわち、通常動作と同じ回路動作を実施しながら試験を実施できる。

図８は、ライトアンプＷＡの動作を制御するライトアンプ制御信号を生成するライトアンプ制御回路ＷＡＣＮＴと、ライトアンプ制御信号を互いに入れ替えるライトアンプスイッチ回路ＷＡＳＷを示している。ライトアンプ制御回路ＷＡＣＮＴは、例えば、動作制御回路内（図示せず）に形成されており、書き込みデータの外部データ端子ＤＱへの供給に合わせて、レギュラーライトアンプ制御信号ＷＡＣＮＴ１−４およびパリティライトアンプ制御信号ＰＷＡＣＮＴを順次に生成する。レギュラーライトアンプ制御信号ＷＡＣＮＴ１−４は、レギュラーセルアレイＣＡ１−４のライトアンプＷＡの動作を制御する。パリティライトアンプ制御信号ＰＷＡＣＮＴは、パリティセルアレイＰＣＡのライトアンプＷＡの動作を制御する。

ライトアンプスイッチ回路ＷＡＳＷは、４つのＣＭＯＳ伝達ゲートを有している。２つ
のＣＭＯＳ伝達ゲートは、通常動作モード中（ＴＥＳ１＝低レベル）にオンされ、残りの２つのＣＭＯＳ伝達ゲートは、試験モード中（ＴＥＳ１＝高レベル）にオンされる。ライトアンプスイッチ回路ＷＡＳＷは、通常動作モード中に、ライトアンプ制御信号ＷＡＣＮＴ１をレギュラーセルアレイＣＡ１内のパリティセルアレイＰＣＡＬ側に配置されるレギュラーセグメントＲＳＧのライトアンプＷＡに出力し、ライトアンプ制御信号ＰＷＡＣＮＴをパリティセルアレイＰＣＡＬのライトアンプＷＡに出力する。ライトアンプスイッチ回路ＷＡＳＷは、試験モード中に、ライトアンプ制御信号ＷＡＣＮＴ１をパリティセルアレイＰＣＡのライトアンプＷＡに出力し、ライトアンプ制御信号ＰＷＡＣＮＴをレギュラーセルアレイＣＡ１内のパリティセルアレイＰＣＡＬ側に配置されるレギュラーセグメントＲＳＧのライトアンプＷＡに出力する。すなわち、試験モード中に、レギュラーライトアンプ制御信号ＷＡＣＮＴ１およびパリティライトアンプ制御信号ＰＷＡＣＮＴは、互いに入れ替えられる。

本発明の疑似ＳＲＡＭは、バースト書き込み動作およびバースト読み出し動作の機能を有している。バースト書き込み動作は、外部データ端子ＤＱ１−１６に連続して供給される書き込みデータＤＷ１−１６を直列並列変換して書き込みデータＤ１−６４を生成し、生成した書き込みデータＤ１−６４をレギュラーセルアレイＣＡ１−４に同時に書き込む機能である。この時、レギュラーセルアレイＣＡ１−４への書き込みに同期して、書き込みデータＤ１−６４から生成されたパリティデータＣＷ１−７は、パリティセルアレイＰＣＡに書き込まれる。バースト読み出し動作は、レギュラーセルアレイＣＡ１−４およびパリティセルアレイＰＣＡから同時に読み出される読み出しデータＤ１−６４を並列直列変換し、外部データ端子ＤＱ１−１６に順次出力する機能である。この時、読み出しデータＤ１−６４の誤り訂正をするために、レギュラーセルアレイＣＡ１−４からの読み出しに同期して、パリティセルアレイＰＣＡからパリティデータＣＲ１−７が読み出される。

外部データ端子ＤＱ１−１６に入出力されるデータの数は、予めバースト長として擬似ＳＲＡＭのモードレジスタ等に設定される。以下では、バースト長が”４”に設定されている例について説明する。例えば、バースト書き込み動作の開始アドレスが、（Ａ１、Ａ０）＝（０、０）に設定されるとき、外部データ端子ＤＱ１−１６による書き込みデータの受信は、レギュラーセルアレイＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４の順に実行される。すなわち、最初に供給される書き込みデータＤＷ１−１６は、データ線Ｄ１−１６に転送され、２番目以降に供給される書き込みデータＤＷ１−１６は、データ線Ｄ１７−３２、Ｄ３３−４８、Ｄ４９−６４に順次転送される。ライトアンプＷＡは、対応するデータ線（Ｄ１−６４のいずれか１６ビット）への書き込みデータの転送に同期して動作を開始し、書き込みデータをラッチする。

このバースト書き込み動作において、レギュラーセルアレイＣＡ１−４に書き込まれる６４ビットのデータは、最後のデータＤＷ１−１６（Ｄ４９−６４に対応する）が供給されたときに揃う。このため、パリティセルアレイＰＣＡのライトアンプＷＡは、最後のデータＤ４９−６４を含む６４ビットのデータのパリティデータＣＷ１−７が生成された後に動作を開始し、パリティデータＣＷ１−７をラッチする。このため、この例では、ライトアンプ制御回路ＷＡＣＮＴは、ライトアンプ制御信号ＷＡＣＮＴ１−４、ＰＷＡＣＮＴを順次活性化する。

一方、バースト書き込み動作の開始アドレスが、（Ａ１、Ａ０）＝（０、１）に設定されるとき、外部データ端子ＤＱ１−１６による書き込みデータの受信は、レギュラーセルアレイＣＡ２、ＣＡ３、ＣＡ４、ＣＡ１の順に実行される。すなわち、最初に供給される書き込みデータＤＷ１−１６は、データ線Ｄ１７−３２に転送され、２番目以降に供給される書き込みデータＤＷ１−１６は、データ線Ｄ３３−４８、Ｄ４９−６４、Ｄ１−１６に順次転送される。この場合、バースト書き込み動作は、データＤ１７−６４に対する第
１書き込み動作と、最後のデータＤ１−１６に対する第２書き込み動作とに分けて実施される。第１書き込み動作では、レギュラーセルアレイＣＡ１から読み出されたデータＤ１−１６を含む６４ビットのデータＤ１−６４がレギュラセルアレイＣＡ１−４に書き込まれる。第２書き込み動作では、レギュラーセルアレイＣＡ２−４から読み出されたデータＤ１７−６４を含む６４ビットのデータＤ１−６４がレギュラセルアレイＣＡ１−４に書き込まれる。

第１書き込み動作において、レギュラーセルアレイＣＡ１から予め読み出されたデータＤ１−１６は、ライトアンプＷＡにラッチされる。レギュラーセルアレイＣＡ１−４に書き込まれる６４ビットのデータは、３番目のデータＤＷ１−１６（Ｄ４９−６４に対応する）が供給されたときに揃う。このため、パリティセルアレイＰＣＡのライトアンプＷＡは、３番目のデータＤ４９−６４を含む６４ビットのデータのパリティデータＣＷ１−７が生成された後に動作を開始し、パリティデータＣＷ１−７をラッチする。このため、この例では、ライトアンプ制御回路ＷＡＣＮＴは、ライトアンプ制御信号ＷＡＣＮＴ１、ＷＡＣＮＴ２−４、ＰＷＡＣＮＴを順次活性化する。

第２書き込み動作において、レギュラーセルアレイＣＡ２−４から予め読み出されたデータＤ１７−６４は、対応するライトアンプＷＡにそれぞれラッチされる。レギュラーセルアレイＣＡ１−４に書き込まれる６４ビットのデータは、最後のデータＤＷ１−１６（Ｄ１−１６に対応する）が供給されたときに揃う。このため、パリティセルアレイＰＣＡのライトアンプＷＡは、最後のデータＤ１−１６を含む６４ビットのデータのパリティデータＣＷ１−７が生成された後に動作を開始し、パリティデータＣＷ１−７をラッチする。このため、この例では、ライトアンプ制御回路ＷＡＣＮＴは、ライトアンプ制御信号ＷＡＣＮＴ２−４、ＷＡＣＮＴ１、ＰＷＡＣＮＴを順次活性化する。

ところで、試験モード中、書き込みデータＤ１−８は、パリティセルアレイＰＣＡＬに書き込まれ、パリティデータＣＷ１−７は、レギュラーセルアレイＣＡ１Ｌに書き込まれる。このため、セルアレイＣＡ１Ｌ、ＰＣＡＬのライトアンプＷＡの動作順序を入れ替える必要がある。この入れ替えは、上述したライトアンプスイッチ回路ＷＡＳＷにより行われる。ライトアンプスイッチ回路ＷＡＳＷにより試験モード中にライトアンプ制御信号ＷＡＣＮＴ１、ＰＷＡＣＮＴを互いに入れ替えることにより、ライトアンプＷＡを対応する書き込みデータの供給タイミングに合わせて正しく動作させることができる。すなわち、ライトアンプＷＡの誤ったラッチを防止でき、疑似ＳＲＡＭの誤動作を防止できる。また、ライトアンプスイッチ回路ＷＡＳＷの動作は、試験信号ＴＥＳ１の論理レベル応じて切り替えられるため、ライトアンプスイッチ回路ＷＡＳＷの切り替え制御を簡易かつ確実に実施できる。

以上、第１の実施形態では、スイッチ回路ＳＷにより、レギュラーデータとパリティデータとを互いに入れ替えることで、パリティセルアレイＰＣＡに所望のデータを書き込むことができ、パリティセルアレイＰＣＡの試験を容易に実施できる。通常動作と同様に、パリティ生成回路１６および誤り訂正回路１４、２６を動作させて試験を実施できる。スイッチ回路ＳＷを複数のサブスイッチ回路ＳＳＷにより構成することで、回路設計を容易にでき、設計期間を短縮できる。ライトアンプスイッチ回路ＷＡＳＷにより、ライトアンプＷＡに供給される書き込みデータの供給タイミングに合わせてライトアンプＷＡを正しく動作させることができ、疑似ＳＲＡＭの誤動作を防止できる。ライトアンプスイッチ回路ＷＡＳＷの切り替えを簡易かつ確実に実施できる。

図９は、本発明の半導体メモリの第２の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等について
は、詳細な説明を省略する。

疑似ＳＲＡＭは、試験制御回路１２、データ入出力バッファ２８、アドレスバッファ３０と外部データ端子ＤＱ１−８、ＤＱ９−１６にそれぞれ対応するレギュラーセルアレイＣＡおよびパリティセルアレイＰＣＡとを有している。また、疑似ＳＲＡＭは、各セルアレイＣＡ、ＰＣＡに対応して、シンドローム生成回路４０、シンドロームデコーダ４２、誤り訂正回路４４、パリティ生成回路４６およびスイッチ回路４８を有している。外部データ端子ＤＱ１−８、ＤＱ９−１６にそれぞれ対応するレギュラーセルアレイＣＡ、パリティセルアレイＰＣＡ、シンドローム生成回路４０、シンドロームデコーダ４２、誤り訂正回路４４、パリティ生成回路４６およびスイッチ回路４８は、対応するデータのビット番号が異なることを除き同じ構成であり、同時に動作する。このため、以降の説明では、外部データ端子ＤＱ１−８に対応する回路のみ説明をする。

レギュラーセルアレイＣＡは、外部データ端子ＤＱ１−８に供給されるデータＤＱ１−８を記憶する。パリティセルアレイＰＣＡは、データＤＱ１−８のパリティデータを記憶する。シンドローム生成回路４０は、セルアレイＣＡ、ＰＣＡから読み出されるレギュラーデータＤ１−８およびパリティデータＰ１−４に応じてシンドロームＳ１−４を生成する。シンドロームＳ１−４は、読み出しデータの中で誤りの発生したビットを誤り訂正回路４４に通知するために生成される。シンドローム生成回路４０は、通常動作モード（試験信号ＴＥＳ１＝低レベル０と試験モード（試験信号ＴＥＳ１＝高レベル）とで、入力データの１ビットを切り替える。シンドローム生成回路４０の詳細は、後述する図１０−１３で説明する。

レギュラーデータＤ１−８およびパリティデータＰ１−４が伝達されるデータ線Ｄ１−８、Ｐ１−４は、セルアレイＣＡ、ＰＣＡとスイッチ回路４８との間に配線されている。すなわち、シンドローム生成回路４０に供給されるデータＤ１−８、Ｐ１−４は、スイッチ回路４８を通過する前のデータである。本実施形態では、読み出し動作において読み出しデータを出力するためのクリティカルパスは、シンドローム生成回路４０、シンドロームデコーダ４２および誤り訂正回路４４を経由するパスである。クリティカルパスにスイッチ回路４８が含まれないため、クリティカルパスの遅延要素を減らすことができ、読み出しアクセス時間の短縮が可能である。

シンドロームデコーダ４２は、シンドロームＳ１−４に応じて、外部データ端子ＤＱ１−８に出力する８ビットの読み出しデータ中にビット誤りがあるか否かを判定する。シンドロームデコーダ４２は、誤りの発生したビットデータに対応する読み出し誤り検出データＥＲのビット（例えば、ＥＲ７）を、他のビット（例えば、ＥＲ１−６、８）と異なる論理レベルに設定する。誤り訂正回路４４は、読み出しデータＤＲ１−８のうちの１ビットを読み出し誤り検出データＥＲ１−８に応じて反転することで誤り訂正し、訂正データＣＤ１−８として出力する。パリティ生成回路４６は、外部データ端子ＤＱ１−８に供給される書き込みデータＤＷ１−８からパリティデータＰＷ１−４を生成する。

スイッチ回路４８は、第１の実施形態のスイッチ回路ＳＷ（図５）と同じ回路である。但し、この実施形態では、書き込みデータ信号線ＤＷ１−１６と読み出しデータ信号線ＤＲ１−１６が互いに独立して配線されているため、データ出力イネーブル信号ＥＤＯは、高レベルに固定されている。スイッチ回路４８は、通常動作モード中（試験信号ＴＥＳ１＝低レベル）の書き込み動作時に、外部データ端子ＤＱ１−８に供給される書き込みデータＤＷ１−８をレギュラーデータ線Ｄ１−８に出力し、パリティデータＰＷ１−５をパリティデータ線Ｐ１−４に出力する。スイッチ回路４８は、通常動作モード中の読み出し動作時に、レギュラーセルアレイＣＡから読み出されるデータＤ１−８を読み出しデータＤＲ１−８として誤り訂正回路４４に出力する。

スイッチ回路４８は、試験モード中（試験信号ＴＥＳ１＝高レベル）の書き込み動作時に、パリティデータＰ１−４および書き込みデータＤＷ５−８をレギュラーデータ線Ｄ１−８に出力し、書き込みデータＤＷ１−４をパリティデータ線Ｐ１−４に出力する。スイッチ回路４８は、試験モード中の読み出し動作時に、パリティセルアレイＰＣＡから読み出されるパリティデータＰ１−４とレギュラーセルアレイＣＡから読み出されるデータＤ５−８とを、読み出しデータＤＲ１−８として誤り訂正回路４４に出力する。すなわち、スイッチ回路４８は、試験モード中にレギュラーデータＤ１−４とパリティデータＰ１−４とを入れ替える。

図１０は、図９に示したシンドローム生成回路４０の詳細を示している。シンドローム生成回路４０は、４ビットのシンドローム値Ｓ１−４を生成するための４つの回路ブロックで構成される。各ブロックは、スイッチ機能（スイッチ部）を有する２入力排他的論理和回路ＸＯＲ２（ＳＷ）と、２つの３入力排他的論理和回路ＸＯＲ３とを有している。排他的論理和回路ＸＯＲ２（ＳＷ）は、低レベルの試験信号ＴＥＳ１を受けているときに、入力端子Ｓ１に供給されるデータ信号を用いて論理演算を行い、高レベルの試験信号ＴＥＳ１を受けているときに、入力端子Ｓ２に供給されるデータ信号を用いて論理演算を行う。すなわち、排他的論理和回路ＸＯＲ２（ＳＷ）は、動作モードに応じて演算に用いるデータ信号を切り替える。

排他的論理和回路ＸＯＲ３、ＸＯＲ２（ＳＷ）の入力データのうち、括弧で示したデータは、試験モード中に実際に受けるデータ（入れ替えられるデータ）を示している。データの入れ替えは、レギュラーデータＤ１−４とパリティデータＰ１−４とが、試験モード中にスイッチ回路４８により入れ替えられることにより発生する。例えば、シンドローム値Ｓ１を生成するブロックは、通常動作モード中、データＰ１、Ｄ６−８、Ｄ１、Ｄ４を受け、試験モード中、データＤ１、Ｄ６−８、Ｐ１、Ｐ４を受ける。上述した排他的論理和回路ＸＯＲ２（ＳＷ）の切り替え後のデータに着目すると、シンドローム値Ｓ１を生成するブロックは、通常動作モード中、データＰ１、Ｄ６−８、Ｄ１、Ｄ４の排他的論理和を演算し、試験モード中、データＤ１、Ｄ６−８、Ｄ１、Ｐ４の排他的論理和を演算する。このため、通常動作モードと試験モードとで、データＤ４とデータＰ４を切り替えるだけで、シンドローム値Ｓ１を生成できる。他のブロックも同様である。

図１１は、図１０に示したシンドローム生成回路４０の動作を示している。各パリティデータＰ１−４は、図中に丸印で示した５ビットのデータを用いて、パリティ生成回路４６により生成される。より詳細には、各パリティデータＰ１−４（ＥＣＣコード）は、レギュラーデータＤ１−４のうち、末尾の番号が同じレギュラーデータを含む２つのレギュラーデータと、レギュラーデータＤ５−８のうちの３つのレギュラーデータとを割り当てることで構成される。

各シンドロームＳ１−４は、図中の５ビットのデータと、対応するパリティデータ（Ｐ１−４のいずれか）との排他的論理和を演算することで生成される。図に示した式の記号”＾”は、排他的論理和の演算記号を示している。シンドローム生成回路４０の論理を表す各演算式は、図１０に示した回路ブロックの論理に対応している。本実施形態では、スイッチ回路４８で入れ替えられるレギュラーデータとパリティデータ（例えば、シンドローム値Ｓ１の演算式でのＤ１とＰ１）が、各演算式に両方含まれることを特徴としている。

試験モード中（試験信号ＴＥＳ１＝高レベル（Ｈ））の各シンドロームＳ１−４の演算式において、右辺は、回路ブロックに入力される実際のデータＤ１−８、Ｐ１−４を示している。試験モード中、レギュラーセルアレイＣＡのビットＤ１−４は、パリティデータ
Ｐ１−４を記憶し、パリティセルアレイＰＣＡのビットＰ１−４は、レギュラーデータＤ１−４を記憶する。このため、式中に下線を引いた３ビットのデータは、通常動作モード中（試験信号ＴＥＳ１＝低レベル（Ｌ））の演算式に比べ、レギュラーデータとパリティデータとが互いに入れ替わる。

式中に下線を引いた３ビットのデータのうち丸印のビットデータを除く２ビットのデータ（例えば、Ｐ１とＤ１）は、末尾の番号が同じである。この２ビットデータは、動作モードにかかわりなく、回路ブロックに常に入力される。このため、通常動作モードと試験モードとでデータの切り替えは不要である。シンドローム生成回路４０において、切り替えが必要なデータのビット数が減るため、データを切り替えるスイッチ部の回路規模を削減できる。

一方、丸で囲ったビットデータは、スイッチ回路４８によりレギュラーデータからパリティデータに入れ替えられたデータである。このデータは、排他的論理和回路ＸＯＲ２（ＳＷ）の切り替え機能（スイッチ部）により、元のレギュラーデータのビットに戻される（例えば、シンドローム値Ｓ１において、ビットＰ４はビットＤ４に切り替えられる）。このため、このビットは、通常動作モード中に受けるデータと同じになる。したがって、試験モード中、シンドローム生成回路４０の各回路ブロックにおいて、排他的論理和回路ＸＯＲ２（ＳＷ）で１ビットを入れ替えるだけで、通常動作モードと同じ論理のシンドロームＳ１−４を生成できる。試験モード時に切り替えるビットデータの数を最小にできるため、切り替えのための回路規模は、最小限になる。

図１２および図１３は、図１０に示した排他的論理和回路ＸＯＲ３、ＸＯＲ２（ＳＷ）の詳細を示している。図１３において、排他的論理和回路ＸＯＲ２（ＳＷ）は、２入力の排他的論理和回路に、切り替え機能を組み込んだ複合ゲート回路である。排他的論理和回路ＸＯＲ２（ＳＷ）は、試験信号ＴＥＳ１が低レベルのとき、ｐＭＯＳトランジスタＰＭ１およびｎＭＯＳトランジスタＮＭ１を活性化し、ｐＭＯＳトランジスタＰＭ２およびｎＭＯＳトランジスタＮＭ２を非活性化する。この場合、入力信号Ｓ１、Ｉ１の排他的論理和が演算される。一方、排他的論理和回路ＸＯＲ２（ＳＷ）は、試験信号ＴＥＳ１が高レベルのとき、ｐＭＯＳトランジスタＰＭ２およびｎＭＯＳトランジスタＮＭ２を活性化し、ｐＭＯＳトランジスタＰＭ１およびｎＭＯＳトランジスタＮＭ１を非活性化する。この場合、入力信号Ｓ２、Ｉ１の排他的論理和が演算される。

トランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２と、試験信号ＴＥＳ１およびその反転信号を受けるトランジスタは、スイッチ回路４８によりパリティデータのビットに入れ替えられたレギュラーデータのビットを、元のレギュラーデータのビットに戻すスイッチ部として機能する。排他的論理和回路ＸＯＲ２（ＳＷ）は、トランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２のソース電圧（電源電圧ＶＩＩ、接地電圧ＶＳＳ）の供給を試験信号ＴＥＳ１に応じて制御することで、切り替え動作を実施する。したがって、排他的論理和回路ＸＯＲ２（ＳＷ）の論理段数は、一般的な３入力排他的論理和回路と同じにできる。切り替え機能の追加による論理段数の増加はないため、論理演算の速度が低下することはない。

図１４は、第２の実施形態の比較例を示している。図９と同一の要素については、同一の符号を付している。この例では、各シンドローム生成回路４０Ａは、スイッチ回路４８から出力される読み出しデータＤＲ１−８（またはＤ９−１６）およびパリティ読み出しデータＰＲ１−４（またはＰＲ５−８）を用いてシンドロームＳ１−４（またはＳ５−８）を生成する。

図１５は、図１４に示したシンドローム生成回路４０Ａの詳細を示している。シンドローム生成回路４０Ａは、４ビットのシンドローム値Ｓ１−４を生成するための４つの回路
ブロックで構成される。各ブロックは、２つの３入力排他的論理和回路ＸＯＲ３と２入力排他的論理和回路ＸＯＲ２とを有している。

排他的論理和回路ＸＯＲ３の入力データのうち、括弧で示したデータは、試験モード中に実際に受けるデータ（入れ替えられるデータ）を示している。例えば、シンドローム値Ｓ１を生成するブロックは、通常動作モード中、データＤ２−４、Ｄ６、Ｄ７、Ｐ１を受け、試験モード中、データＰ２−４、Ｄ６、Ｄ７、Ｄ１を受ける。このため、シンドローム生成回路４０Ａに、括弧で示した４ビットのデータを入れ替える４つのスイッチ部が必要である。他のブロックも３ビットまたは２ビットのデータを入れ替える２つのスイッチ部が必要である。入れ替えが必要なデータのビット数が多く、形成するスイッチ部の数が増えるため、シンドローム生成回路４０Ａは、シンドローム生成回路４０に比べて回路規模が大きくなる。

図１６は、図１５に示したシンドローム生成回路４０Ａの動作を示している。上述した図１１と同様に、各パリティデータＰ１−４は、図中に丸印で示した５ビットのデータを用いて、パリティ生成回路４６Ａにより生成される。各シンドロームＳ１−４の演算式は、図１５に示した回路ブロックの論理に対応している。

試験モード中（試験信号ＴＥＳ１＝高レベル（Ｈ））の各シンドロームＳ１−４の生成式において、右辺の上側は、回路ブロックに入力される実際のデータＤ１−８、Ｐ１−４を示している。図１５で説明したように、この例では、試験モード中にシンドローム生成回路４０Ａの各回路ブロックに供給されるデータのうち、複数ビット（式中に下線を引いたビットデータ）を入れ替える必要がある。このため、データを入れ替えるための多くのスイッチが必要になる。また、シンドローム生成回路４０Ａに供給されるデータは、スイッチ回路４８を介して供給される。スイッチ回路４８は、図６に示したように、読み出し経路に複数段からなる論理ゲートを有している。したがって、セルアレイＣＡ、ＰＣＡから読み出されたデータから訂正データＣＤ１−８が生成されるまでの時間（クリティカルパス）は、図９に比べて長い。これに対して、図９の疑似ＳＲＡＭは、訂正データＣＤ１−８が生成されるまでの時間を相対的に短くできるため、読み出しアクセス時間を短縮できる。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、シンドローム生成回路４０に入力される読み出しデータＤ１−８、Ｐ１−４は、スイッチ回路４８を通過していないデータである。このため、セルアレイＣＡ、ＰＣＡから読み出しデータＤ１−８、Ｐ１−４が読み出されてから訂正データＣＤ１−８を生成するまでの時間を短縮できる。この結果、疑似ＳＲＡＭの読み出しアクセス時間を短縮できる。各パリティデータＰ１−４を、末尾の番号が同じレギュラーデータを含むように割り当てることで、試験モード中にシンドローム生成回路４０内で切り替えるデータのビット数を少なくできる。このため、データを切り替えるための回路の規模を小さくでき、疑似ＳＲＡＭのチップサイズを小さくできる。

図１７は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のスイッチ回路ＳＷおよび試験制御回路１２の代わりに反転回路ＩＮＶおよび試験制御回路３２が形成されている。また、後述する図１８に示す反転制御回路３４が新たに形成されている。第１の実施形態のライトアンプスイッチ回路ＷＡＳＷは形成されていない。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。

反転回路ＩＮＶは、パリティセルアレイＰＣＡＬ、ＰＣＡＲのリードアンプＲＡ／ライトアンプＷＡに隣接する領域にそれぞれ形成されている。換言すれば、各反転回路ＩＮＶは、パリティデータ線ＣＷ１−４（ＣＲ１−４）とパリティセルアレイＰＣＡＬとの間、あるいは、パリティデータ線ＣＷ５−８（ＣＲ５−８）とパリティセルアレイＰＣＡＲとの間に配置されている。試験制御回路３２は、第１の実施形態の試験制御回路１２と同様に、コマンド端子を介して供給される試験コマンドに応答して擬似ＳＲＡＭを通常動作モードから試験モードに移行させる。試験制御回路３２は、試験モードへの移行に応答して、試験信号ＴＥＳ２を一時的に低レベルから高レベルに変化させる。すなわち、疑似ＳＲＡＭが試験モードに移行したときに、高レベルパルスを有する試験信号ＴＥＳ２が生成される。試験信号ＴＥＳ２は、通常動作モード中に低レベルに維持される。

図１８は、図１７に示した反転回路ＩＮＶおよび反転制御回路３４の詳細を示している。各反転回路ＩＮＶは、パリティデータ線ＣＷ１−４（ＣＲ１−４）またはパリティデータ線ＣＷ５−８（ＣＲ５−８）に対応する４つのサブ反転回路ＳＩＮＶを有している。すなわち、サブ反転回路ＳＩＮＶは、パリティデータＣＷ１−８（またはＣＲ１−８）の１ビット毎に形成されている。各サブ反転回路ＳＩＮＶは、高レベルの反転制御信号ＴＩＮＶ１（またはＴＩＮＶ２−８）を受けている間、書き込みパリティデータＣＷ１（またはＣＷ２−８）および読み出しパリティデータＣＲＩ１（またはＣＲＩ２−８）を反転し、書き込みパリティデータＣＷＯ１（またはＣＷＯ２−８）および読み出しパリティデータＣＲ１（またはＣＲ２−８）としてそれぞれ出力する。

また、各サブ反転回路ＳＩＮＶは、低レベルの反転制御信号ＴＩＮＶ１（またはＴＩＮＶ２−８）を受けている間、書き込みパリティデータＣＷ１（またはＣＷ２−８）および読み出しパリティデータＣＲＩ１（またはＣＲＩ２−８）を反転せずに、書き込みパリティデータＣＷＯ１（またはＣＷＯ２−８）および読み出しパリティデータＣＲ１（またはＣＲ２−８）としてそれぞれ出力する。

このように、本実施形態では、反転回路ＩＮＶにより、パリティセルアレイＰＣＡに入出力されるパリティデータＣＷ１−８（ＣＲＩ１−８）の所望のビットの論理値を反転できる。この結果、パリティセルアレイＰＣＡに所望のパターンの試験データを容易に書き込むことができ、パリティセルアレイＰＣＡの試験を実施できる。例えば、パリティセルアレイＰＣＡ内のビット線ＢＬ（／ＢＬ）間のリーク試験、あるいはメモリセルＭＣ間のリーク試験を容易に実施できる。また、サブ反転回路ＳＩＮＶの反転動作を、反転制御信号ＴＩＮＶ１−８によりそれぞれ独立に制御することで、パリティデータＣＷ１−８（ＣＲＩ１−８）の所望のビットの論理値を互いに独立して個別に反転でき、パリティセルアレイＰＣＡに所望のデータパターンを容易に書き込むことができる。

反転制御回路３４は、試験信号ＴＥＳ２の高レベルパルスに同期してアドレスＡ１−８を受け、受けたアドレスＡ１−８の論理レベルに従って反転制御信号ＴＩＮＶ１−８を高レベルまたは低レベルに設定する。すなわち、外部アドレス端子に供給されるアドレスＡ１−８は、試験モード中に反転回路ＩＮＶの反転動作を制御する反転制御信号として機能する。反転制御信号ＴＩＮＶ１−８の論理値は、ワード線ＷＬを選択するためのロウアドレス（ワード線選択アドレス）およびレギュラーセルアレイＣＡ１−４に読み書きされる試験データのパターンの少なくともいずれかに応じて設定される。反転制御信号ＴＩＮＶ１−８を所望の値に設定することでパリティセルアレイＰＣＡに様々な試験パターンを書き込むことができる。

図１９は、図１８に示したサブ反転回路ＳＩＮＶの詳細を示している。サブ反転回路ＳＩＮＶは、全て同じ回路のため、パリティデータＣＷ１（ＣＲ１）に対応するサブ反転回路ＳＩＮＶのみを説明する。サブ反転回路ＳＩＮＶは、読み出しパリティデータＣＲ１、
ＣＲＩ１に対応する一対のＣＭＯＳ伝達ゲートで構成される排他的論理和回路と、書き込みパリティデータＣＷ１、ＣＷＯ１に対応する一対のＣＭＯＳ伝達ゲートで構成される排他的論理和回路と、排他的論理和回路の出力にそれぞれ接続されたドライバ回路（ＣＭＯＳインバータ）とを有している。

排他的論理和回路は、反転制御信号ＴＩＮＶ１と読み出しパリティデータＣＲＩ１の論理値および反転制御信号ＴＩＮＶ１と書き込みパリティデータＣＷ１の論理値をそれぞれ演算する。この演算により、反転制御信号ＴＩＮＶ１が高レベルの期間、読み出しパリティデータＣＲＩ１および書き込みパリティデータＣＷ１の論理値は共に反転され、読み出しパリティデータＣＲ１および書き込みパリティデータＣＷＯ１として出力される。このため、通常動作モード中と同様に、パリティ生成回路１６、書き込み誤り訂正回路１４および読み出し誤り訂正回路２６を正常に機能させることができる。すなわち、誤り訂正機能が有効な状態で試験を実施できる。反転制御信号ＴＩＮＶ１が低レベルの期間、読み出しパリティデータＣＲＩ１および書き込みパリティデータＣＷ１の論理値は反転されず、読み出しパリティデータＣＲ１および書き込みパリティデータＣＷＯ１として出力される。

図２０は、図１８に示した反転制御回路３４の詳細を示している。反転制御回路３４は、例えば、動作制御回路内（図示せず）に形成されている。反転制御回路３４は、反転制御信号ＴＩＮＶ１−８に対応し、アドレスＡ１−８を受ける８つのサブ制御回路３４ａで構成されている。サブ制御回路３４ａは、全て同じ回路のため、反転制御信号ＴＩＮＶ１に対応するサブ制御回路３４ａのみを説明する。サブ制御回路３４ａは、アドレスＡ１をラッチするためのラッチ回路ＬＴと、アドレスＡ１をラッチ回路ＬＴに転送するためのＣＭＯＳ伝達ゲートと、ラッチ回路ＬＴの出力に接続されたドライバ回路（ＣＭＯＳインバータ）とを有している。ラッチ回路ＬＴは、インバータとクロックトインバータ３４ｂの入力と出力とを互いに接続することで構成されている。

ＣＭＯＳ伝達ゲートは、試験信号ＴＥＳ２が高レベルの期間オンする。クロックトインバータ３４ｂは、試験信号ＴＥＳ２が低レベルの期間にオンする。このため、試験信号ＴＥＳ２の高レベル期間中にＣＭＯＳ伝達ゲートを介して供給されるアドレスＡ１は、試験信号ＴＥＳ２の低レベルへの変化に同期してラッチ回路ＬＴにラッチされる。ドライバ回路は、ラッチ回路ＬＴから出力されるアドレスＡ１を反転し、反転制御信号ＴＩＮＶ１として出力する。このため、疑似ＳＲＡＭを試験するＬＳＩテスタ等は、アドレスの所定ビットのみを試験信号ＴＥＳ２の高レベル期間に同期して高レベルに設定することで、反転制御信号ＴＩＮＶ１−８を所望の論理レベルに設定でき、所望のサブ反転回路ＳＩＮＶのみに反転動作させることができる。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、反転回路ＩＮＶにより、パリティセルアレイＰＣＡに所望のパターンの試験データを容易に書き込むことができ、パリティセルアレイＰＣＡの試験を実施できる。パリティデータＣＷ１−８（ＣＲＩ１−８）の所望のビットの論理値を互いに独立して個別に反転でき、パリティセルアレイに所望のデータパターンを容易に書き込むことができる。通常動作モード中と同様に、誤り訂正機能が有効な状態で試験を実施できる。

図２１は、本発明の半導体メモリの第４の実施形態における反転回路ＩＮＶおよび反転制御回路３６の詳細を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、反転回路ＩＮＶに供給される信号レベルおよび反転制御回路３６が、第３の実施形態と相違する。また、図１７に示した試験制御回路３２に対応する試験制御回路（図
示せず）は、第３の実施形態の反転制御回路３４のサブ制御回路３４ａと同様の２つの試験モード設定回路を有している。試験モード設定回路は、試験制御回路が出力する高レベルパルスを有する試験信号ＴＥＳ３（図示せず）に同期して２ビットのアドレスＡ１−０の論理レベルをラッチし、試験モード信号ＴＥＳ３Ａ、ＴＥＳ３Ｂとして出力する。その他の構成は、第３の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。

一般に、レギュラーセルアレイＣＡ１−４への書き込みデータＤ１−６４の論理が”オール０”の場合、そのパリティデータの論理も”オール０”になる。このため、レギュラーセルアレイＣＡ１−４の書き込みパターンとパリティセルアレイＰＣＡの書き込みパターンは一致する。一方で、レギュラーセルアレイＣＡ１−４への書き込みデータの論理が”オール１”の場合、そのパリティデータの論理は、パリティ生成回路１６の論理により異なる。この実施形態では、書き込みデータＤ１−６４の論理が”オール１”の場合、パリティデータＣＷ１−８の論理は”０１１０００００”になる。

したがって、パリティデータＣＷ１、４−８の論理は、書き込みデータＤ１−６４が”オール０”でも”オール１”でも常に”０”になり、パリティデータＣＷ２−３の論理は、書き込みデータＤ１−６４の論理と一致する。換言すれば、書き込みデータＤ１−６４の論理が”オール１”のとき、パリティデータＣＷ１、４−８の論理を反転することで、パリティデータの論理は、常に書き込みデータＤ１−６４の論理と一致する。この結果、パリティセルアレイＰＣＡに書き込まれる試験パターンをレギュラーセルアレイＣＡ１−４に書き込まれる試験パターンと一致させることができる。

書き込みデータＤ１−６４の論理によらずパリティデータＣＷ２−３の反転が不要なため、この実施形態の反転回路ＩＮＶは、パリティデータＣＷ２−３（ＣＲ２−３）に対応するサブ反転回路ＳＩＮＶの反転制御信号（第３の実施形態のＴＩＮＶ２−３）を受ける端子を接地線ＶＳＳに接続している（ダミーサブ反転回路）。このため、ダミーサブ反転回路は、常にパリティデータＣＷ２−３（ＣＲＩ２−３）を反転せずにそのまま出力する。その他のサブ反転回路ＳＩＮＶの反転制御信号を受ける端子は、共通の反転制御信号ＴＩＮＶ００を受けている。共通の反転制御信号ＴＩＮＶ００により複数のサブ反転回路ＳＩＮＶの動作を同時に制御できるため、反転制御回路３６を簡易に構成できる。また、反転制御信号ＴＩＮＶ００を伝達する信号線の配線領域を小さくできる。この結果、疑似ＳＲＡＭのチップサイズを小さくできる。

パリティデータＣＷ２−３（ＣＲＩ２−３）を反転しない信号経路にもダミーサブ反転回路を配置することで、全てのパリティデータＣＷ１−８（ＣＲ１−８）の伝達経路に存在する負荷（トランジスタ数、トランジスタのゲート容量、あるいは配線容量）は、ほぼ同じになる。この結果、パリティデータＣＷ１−８（またはＣＲ１−８）のタイミングのずれ（スキュー）は小さくなり、タイミングマージンは大きくなる。ダミーサブ反転回路を含むサブ反転回路ＳＩＮＶを規則的に並べて配置できるため、回路を形成するパターンが非連続になることで発生するハレーション等を防止でき、トランジスタの特性変化を防止できる。ハレーションは、セルアレイおよびセルアレイの周辺部等の素子が密集して配置される領域で発生しやすい。このため、パリティセルアレイＰＣＡの周辺部に配置される反転回路ＩＮＶのハレーション対策は重要である。

反転制御信号を受ける端子の接続先を反転制御信号ＴＩＮＶ００の信号線または接地線ＶＳＳに設定することで、反転制御信号ＴＩＮＶ００に応じてパリティデータＣＷ、ＣＲを反転させることができ、またはパリティデータＣＷ、ＣＲを常に反転せずに伝達できる。すなわち、回路変更が容易にできる。

反転制御回路３６は、試験モード信号ＴＥＳ３Ａ、ＴＥＳ３Ｂの論理値に応じて試験モードの種類を識別し、ワード線ＷＬ（図４）を選択するためのロウアドレスの下位２ビットＡＷＬ１−０（ワード線選択アドレス）応じてサブ反転回路ＳＩＮＶに共通の反転制御信号ＴＩＮＶ００を高レベルまたは低レベルに変化させる。試験モード信号ＴＥＳ３Ａ、ＴＥＳ３Ｂの論理値は、試験の種別を示す。

図２２は、図２１に示した反転制御回路３６の詳細を示している。反転制御回路３６は、試験モード信号ＴＥＳ３Ｂ、ＴＥＳ３Ａの論理が”０１”、”１０”、”１１”のときにそれぞれ活性化される３つのデコード回路Ａ、Ｂ、Ｃ（３入力ＮＡＮＤゲート）と、デコード回路Ａ−Ｃの出力のＯＲ論理を演算し、反転制御信号ＴＩＮＶ００として出力する３入力ＮＡＮＤゲートＤを有している。試験モード信号ＴＥＳ３Ｂ、ＴＥＳ３Ａの論理が”００”（第１試験モード）のとき、デコード回路Ａ、Ｂ、Ｃは全て非活性化され、反転制御信号ＴＩＮＶ００は、低レベルに固定される。すなわち、第１試験モードでは、パリティデータＣＷ１−８（ＣＲ１−８）は反転されない。第１試験モードは、後述する図２３に示すように、互いに隣接するビット線ＢＬ、／ＢＬに逆論理のデータを書き込み、ビット線ＢＬ、／ＢＬ間のリークを試験するためのモードである。

試験モード信号ＴＥＳ３Ｂ、ＴＥＳ３Ａの論理が”０１”（第２試験モード）のとき、デコード回路Ａのみが活性化される。デコード回路Ａは、ワード線選択アドレスＡＷＬ１−０のビット値が互いに同じときのみ、反転制御信号ＴＩＮＶ００を高レベルに設定するために低レベルを出力する。第２試験モードは、後述する図２４に示すように、全てのメモリセルＭＣに論理１を書き込み（メモリセルキャパシタを充電）、メモリセルＭＣのデータ保持時間を試験するためのモードである。データ保持時間は、メモリセルＭＣがリフレッシュされることなく論理１を保持する時間であり、リフレッシュポーズ時間とも称される。

試験モード信号ＴＥＳ３Ｂ、ＴＥＳ３Ａの論理が”１０”（第３試験モード）のとき、デコード回路Ｂのみが活性化される。デコード回路Ｂは、ワード線選択アドレスＡＷＬ０が論理０のときのみ、反転制御信号ＴＩＮＶ００を高レベルに設定するために低レベルを出力する。第３試験モードは、互いに隣接するメモリセルＭＣ間のリークを試験するためのモードであり、後述する図２５に示すように、偶数番号のワード線ＷＬ０、２、．．．、５１０に論理１を保持し、奇数番号のワード線１、３、．．．、５１１に論理０を保持する（表パターン）。

試験モード信号ＴＥＳ３Ｂ、ＴＥＳ３Ａの論理が”１１”（第４試験モード）のとき、デコード回路Ｃのみが活性化される。デコード回路Ｃは、ワード線選択アドレスＡＷＬ０が論理１のときのみ、反転制御信号ＴＩＮＶ００を高レベルに設定するために低レベルを出力する。第４試験モードは、第３試験モードと同様に、互いに隣接するメモリセルＭＣ間のリークを試験するためのモードであり、後述する図２６に示すように、偶数番号のワード線ＷＬ０、２、．．．、５１０に論理０を保持し、奇数番号のワード線１、３、．．．、５１１に論理１を保持する（裏パターン）。このように、この実施形態では、簡易な反転制御回路３６により、レギュラーセルアレイＣＡ１−４およびパリティセルアレイＰＣＡに、これ等セルアレイＣＡ１−４、ＰＣＡに共通な４つの試験パターンを書き込むことができる。

図２３は、ビット線ＢＬ、／ＢＬ間のリークを試験するためにメモリセルＭＣに書き込む試験パターンを示している（第１試験モード）。第１試験モードでは、全ての外部データ端子ＤＱ１−１６に論理０が供給される。反転制御信号ＴＩＮＶ００は、ワード線選択アドレスＡＷＬ１−０によらず常に低レベルに保持される。このため、ビット線ＢＬに接続されるメモリセルＭＣに論理１（図中の白いメモリセル）が書き込まれ、ビット線／Ｂ
Ｌに接続されるメモリセルＭＣに論理０（図中の黒いメモリセル）が書き込まれる。パリティセルアレイＰＣＡに書き込まれるパリティデータＣＷ１−８のパターンは、レギュラーセルアレイＣＡ１−４に書き込まれるレギュラーデータＤ１−６４のパターンと同じになる。レギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡの両方において、ビット線ＢＬ、／ＢＬに逆論理のデータが書き込まれるため、ビット線ＢＬ、／ＢＬ間のリーク試験をレギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡとで同時に実施できる。

図２４は、メモリセルＭＣのデータ保持時間を試験するためにメモリセルＭＣに書き込む試験パターンを示している（第２試験モード）。第２試験モードでは、ワード線選択アドレスＡＷＬ１−０のビット値が同じときに外部データ端子ＤＱ１−１６に論理１が供給され、それ以外のときに外部データ端子ＤＱ１−１６に論理０が供給される。反転制御信号ＴＩＮＶ００は、ワード線選択アドレスＡＷＬ１−０のビット値が同じときのみ高レベルに変化する。このため、図２３において、論理０が書き込まれていたメモリセルＭＣに論理１が書き込まれる。パリティセルアレイＰＣＡに書き込まれるパリティデータＣＷ１−８のパターン（オール”１”）は、レギュラーセルアレイＣＡ１−４に書き込まれるレギュラーデータＤ１−６４のパターン（オール”１”）と同じになる。したがって、データ保持時間の試験をレギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡとで同時に実施できる。

図２５は、メモリセルＭＣ間のリークを試験するためにメモリセルＭＣに書き込む試験パターン（表パターン）を示している（第３試験モード）。第３試験モードでは、ワード線選択アドレスＡＷＬ０が論理０のときに外部データ端子ＤＱ１−１６に論理１が供給され、ワード線選択アドレスＡＷＬ０が論理１のときに外部データ端子ＤＱ１−１６に論理０が供給される。反転制御信号ＴＩＮＶ００は、ワード線選択アドレスＡＷＬ０が論理０のときのみ高レベルに変化する。このため、ワード線選択アドレスＡＷＬ０が論理０のときに選択されるワード線ＷＬ０、１、４、５、．．．に接続されるメモリセルＭＣに、図２３と逆の論理が書き込まれる。パリティセルアレイＰＣＡに書き込まれるパリティデータＣＷ１−８のパターンは、レギュラーセルアレイＣＡ１−４に書き込まれるレギュラーデータＤ１−６４のパターンと同じになる。レギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡの両方において、同じビット線ＢＬ（または／ＢＬ）に接続され、互いに隣接するメモリセルＭＣに逆データを書き込むことができ、メモリセルＭＣ間のリーク試験をレギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡとで同時に実施できる。

図２６は、メモリセルＭＣ間のリークを試験するためにメモリセルＭＣに書き込む試験パターン（裏パターン）を示している（第４試験モード）。第４試験モードでは、ワード線選択アドレスＡＷＬ０が論理１のときに外部データ端子ＤＱ１−１６に論理１が供給され、ワード線選択アドレスＡＷＬ０が論理０のときに外部データ端子ＤＱ１−１６に論理０が供給される。反転制御信号ＴＩＮＶ００は、ワード線選択アドレスＡＷＬ０が論理１のときのみ高レベルに変化する。このため、ワード線選択アドレスＡＷＬ０が論理１のときに選択されるワード線ＷＬ２、３、６、７、．．．に接続されるメモリセルＭＣに、図２３と逆の論理が書き込まれる。パリティセルアレイＰＣＡに書き込まれるパリティデータＣＷ１−８のパターンは、レギュラーセルアレイＣＡ１−４に書き込まれるレギュラーデータＤ１−６４のパターンと同じになる。レギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡの両方において、同じビット線ＢＬ（または／ＢＬ）に接続され、互いに隣接するメモリセルＭＣに逆データを書き込むことができ、メモリセルＭＣ間のリーク試験をレギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡとで同時に実施できる。

以上、第４の実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、共通の反転制御信号ＴＩＮＶ００を用いることで反転制御回路３６を簡易に構成でき、疑似ＳＲＡＭのチップサイズを小さくできる。ダミーサブ反転回路により、パリティデータＣＷ１−８（ＣＲ１−８）のタイミングのずれ（スキュー）を小さくできる。回路を形成するパターンが非連続になることで発生するトランジスタの特性変化を防止できる。サブ反転回路ＳＩＮＶの論理変更を容易に実施できる。ワード線選択アドレスＡＷＬ１−０に応じて、反転制御信号ＴＩＮＶ００の論理を反転／非反転することで、ビット線ＢＬ、／ＢＬの配線方向に配列されるメモリセルＭＣ間のリークを容易に試験できる。

なお、上述した実施形態では、本発明を疑似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭ、ＳＲＡＭ、強誘電体メモリ等の他の半導体メモリに適用しても同様の効果を得ることができる。

上述した実施形態では、本発明を、複数のレギュラーセルアレイＣＡ１−４を有し、データがアドレスに応じてレギュラーセルアレイＣＡ１−４のいずれかに読み書きされる疑似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、データが一つのレギュラーセルアレイのみに読み書きされる疑似ＳＲＡＭに適用しても同様の効果を得ることができる。

なお、上述した実施形態では、コマンド端子を介して供給される試験コマンドに応答して擬似ＳＲＡＭを通常動作モードから試験モードに移行させ、試験を実施する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、専用の試験パッド等の試験端子に与えられる電圧値（論理レベル）に応じて試験コマンドの供給を認識し、この試験コマンドに応答して擬似ＳＲＡＭを通常動作モードから試験モードに移行させ、試験を実施してもよい。

上述した第３の実施形態では、レギュラーセルアレイＣＡ１−４に読み書きされる試験データのパターンに応じて、反転回路の反転機能を有効／無効にする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第４の実施形態において、レギュラーセルアレイＣＡ１−４に読み書きされる試験データのパターンに応じて、反転回路の反転機能を有効／無効にしてもよい。この場合、さらに多くの試験パターンを用いてパリティセルアレイＰＣＡを試験できる。

上述した第４の実施形態では、ワード線ＷＬの選択アドレスＡＷＬ１−０に応じて、反転回路の反転機能を有効／無効にする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第３の実施形態において、ワード線ＷＬの選択アドレスＡＷＬ１−０に応じて、反転回路の反転機能を有効／無効にしてもよい。この場合、ビット線の配線方向に延在するメモリセルＭＣ間のリークを試験できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
外部データ端子に入出力されるレギュラーデータが読み書きされるレギュラーセルアレイと、
前記レギュラーデータからパリティデータを生成するパリティ生成回路と、
前記パリティデータが読み書きされるパリティセルアレイと、
前記レギュラーセルアレイからの読み出しデータを前記パリティデータに応じて訂正する誤り訂正回路と、
前記レギュラーデータと前記パリティデータとを互いに入れ替えるスイッチ回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
半導体メモリを通常動作モードから試験モードに移行するために、試験コマンドに応答して試験信号を活性化する試験制御回路を備え、
前記スイッチ回路は、
前記試験信号が活性化される前記試験モード中に、スイッチ機能を有効にし、前記レギュラーデータを前記パリティセルアレイに入出力し、前記パリティデータを前記レギュラーセルアレイに入出力し、
前記試験信号が非活性化される前記通常動作モード中に、スイッチ機能を無効にし、前記レギュラーデータを前記レギュラーセルアレイに入出力し、前記パリティデータを前記パリティセルアレイに入出力することを特徴とする半導体メモリ。

（付記３）
付記１記載の半導体メモリにおいて、
前記レギュラーセルアレイおよび前記パリティセルアレイに対応してそれぞれ設けられ、読み出しデータの信号量を増幅するために読み出しデータのビット毎に設けられたリードアンプと、
前記レギュラーセルアレイおよび前記パリティセルアレイに対応してそれぞれ設けられ、書き込みデータの信号量を増幅するために書き込みデータのビット毎に設けられたライトアンプとを備え、
前記各スイッチ回路は、読み書きデータのビット毎に対応する複数のサブスイッチ回路で構成され、
前記各サブスイッチ回路は、
書き込みデータを前記レギュラーセルアレイおよび前記パリティセルアレイのいずれかのライトアンプに出力するための書き込みセレクタと、
前記レギュラーセルアレイおよびパリティセルアレイのリードアンプからの読み出しデータのいずれかをデータ線に出力するための読み出しセレクタとを備えていることを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記レギュラーセルアレイのライトアンプを動作させるレギュラーライトアンプ制御信号および前記パリティセルアレイのライトアンプを動作させるパリティライトアンプ制御信号を生成するライトアンプ制御回路と、
前記レギュラーライトアンプ制御信号および前記パリティライトアンプ制御信号を互いに入れ替えるライトアンプスイッチ回路とを備えていることを特徴とする半導体メモリ。

（付記５）
付記４記載の半導体メモリにおいて、
半導体メモリを通常動作モードから試験モードに移行するために、試験コマンドに応答して試験信号を活性化する試験制御回路を備え、
前記ライトアンプスイッチ回路は、
前記試験信号が活性化される前記試験モード中に、前記レギュラーライトアンプ制御信号を、前記パリティセルアレイのライトアンプに出力し、前記パリティライトアンプ制御信号を前記レギュラーセルアレイのライトアンプに出力し、
前記試験信号が非活性化される前記通常動作モード中に、前記レギュラーライトアンプ制御信号を、前記レギュラーセルアレイのライトアンプに出力し、前記パリティライトアンプ制御信号を前記パリティセルアレイのライトアンプに出力することを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記外部データ端子に入出力されるレギュラーデータがそれぞれ読み書きされる複数のレギュラーセルアレイと、
前記レギュラーデータおよび前記パリティデータを前記レギュラーセルアレイおよび前記パリティセルアレイに入出力するためのデータ線とを備え、
前記外部データ端子で受ける書き込みデータは、アドレスに応じて前記レギュラーセルアレイのいずれかに読み書きされ、
前記スイッチ回路は、前記データ線と、前記レギュラーセルアレイの所定の一つおよび前記パリティセルアレイとの間に配置され、前記レギュラーセルアレイの所定の一つに読み書きされるレギュラーデータと前記パリティデータとを互いに入れ替えることを特徴とする半導体メモリ。

（付記７）
付記１記載の半導体メモリにおいて、
前記スイッチ回路と前記レギュラーセルアレイおよび前記パリティセルアレイとの間に接続され、前記レギュラーデータおよび前記パリティデータを伝達するデータ線と、
前記データ線を介して供給される前記レギュラーデータおよび前記パリティデータに応じてエラーの発生したビットを前記誤り訂正回路に通知するためのシンドロームを生成するシンドローム生成回路とを備え、
前記シンドローム生成回路は、前記スイッチ回路により前記パリティデータのビットに入れ替えられた前記レギュラーデータのビットを、元のレギュラーデータのビットに戻すスイッチ部を備えていることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記シンドロームの各ビットを生成するために前記シンドローム生成回路の論理を表す演算式は、前記スイッチ回路により入れ替えられる前記レギュラーデータのビットと前記パリティデータのビットとを両方含んでいることを特徴とする半導体メモリ。
（付記９）
付記８記載の半導体メモリにおいて、
前記シンドローム生成回路は、前記シンドロームを生成するための排他的論理和回路を備え、
前記スイッチ部は、前記排他的論理和回路に組み込まれていることを特徴とする半導体メモリ。

（付記１０）
外部データ端子に入出力されるレギュラーデータが読み書きされるレギュラーセルアレイと、
前記レギュラーデータからパリティデータを生成するパリティ生成回路と、
前記パリティデータが読み書きされるパリティセルアレイと、
前記レギュラーセルアレイからの読み出しデータを前記パリティデータに応じて訂正する誤り訂正回路と、
前記パリティセルアレイに入出力される前記パリティデータの少なくとも１ビットの論理値を反転制御信号に応じて反転する反転回路と、
前記反転制御信号を生成する反転制御回路とを備えていることを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
前記反転回路は、前記パリティデータの全ビットにそれぞれ対応するサブ反転回路を備え、
前記反転制御回路は、前記各サブ反転回路毎に前記反転制御信号を生成することを特徴とする半導体メモリ。

（付記１２）
付記１０記載の半導体メモリにおいて、
前記反転回路は、前記パリティデータの一部のビットにそれぞれ対応するサブ反転回路を備え、
前記反転制御回路は、前記サブ反転回路に共通な前記反転制御信号を生成することを特徴とする半導体メモリ。
（付記１３）
付記１２記載の半導体メモリにおいて、
前記パリティデータの残りのビットに対応し、前記サブ反転回路と回路構成が同じダミーサブ反転回路を備え、
前記ダミーサブ反転回路の前記反転制御信号を受ける端子は、反転機能を無効にする論理レベルに固定されていることを特徴とする半導体メモリ。

（付記１４）
付記１０記載の半導体メモリにおいて、
前記パリティセルアレイは、複数のメモリセルと、メモリセルに接続された複数のワード線とを備え、
前記反転制御回路は、前記ワード線の選択アドレスに応じて、前記反転制御信号の論理レベルを設定することを特徴とする半導体メモリ。
（付記１５）
付記１０記載の半導体メモリにおいて、
前記各サブ反転回路は、前記反転制御信号が有効を示すときに読み出しデータおよび書き込みデータの両方を反転し、前記反転制御信号が無効を示すときに読み出しデータおよび書き込みデータの両方を非反転することを特徴とする半導体メモリ。
（付記１６）
付記１０記載の半導体メモリにおいて、
前記反転制御回路は、前記レギュラーセルアレイに読み書きされる試験データのパターンに応じて、前記反転制御信号を生成することを特徴とする半導体メモリ。

付記５の半導体メモリでは、試験制御回路は、半導体メモリを通常動作モードから試験モードに移行するために、試験コマンドに応答して試験信号を活性化する。ライトアンプスイッチ回路は、試験信号が活性化される試験モード中に、レギュラーライトアンプ制御信号を、パリティセルアレイのライトアンプに出力し、パリティライトアンプ制御信号をレギュラーセルアレイのライトアンプに出力する。また、ライトアンプスイッチ回路は、試験信号が非活性化される通常動作モード中に、レギュラーライトアンプ制御信号を、レギュラーセルアレイのライトアンプに出力し、パリティライトアンプ制御信号をパリティセルアレイのライトアンプに出力する。試験コマンドに応じてライトアンプスイッチ回路の動作を制御することで、ライトアンプスイッチ回路の切り替えを簡易かつ確実に実施できる。

付記６の半導体メモリでは、外部データ端子に入出力されるレギュラーデータは、アドレスに応じて複数のレギュラーセルアレイのいずれかに読み書きされる。データ線は、レギュラーデータおよびパリティデータをレギュラーセルアレイおよびパリティセルアレイに入出力する。スイッチ回路は、データ線と、レギュラーセルアレイの所定の一つおよびパリティセルアレイとの間に配置されている。スイッチ回路は、レギュラーセルアレイの所定の一つに読み書きされるレギュラーデータとパリティデータとを互いに入れ替える。レギュラーデータが複数のレギュラーセルアレイのいずれかに読み書きされる場合に、セルアレイに近接する位置でレギュラーデータとパリティデータを入れ替えることで、簡易なスイッチ回路で、所定のレギュラセルアレイにパリティデータを読み書きできる。反対
に、スイッチ回路を外部データ端子側に配置する場合、パリティデータを所定のレギュラーセルアレイに書き込ませるために、スイッチ回路にアドレスの論理を含める必要があり、スイッチ回路は複雑になる。

付記１３の半導体メモリでは、ダミーサブ反転回路は、パリティデータの上記一部のビットを除く残りのビットに対応して形成され、サブ反転回路と回路構成が同じである。ダミーサブ反転回路の反転制御信号を受ける端子は、反転機能を無効にする論理レベルに固定されている。反転ビット、非反転ビットに拘わらずサブ反転回路およびダミー反転回路を形成することで、全てのビットデータの伝達経路に存在するトランジスタ数を同じにすることが可能になる。したがって、ビットデータのタイミングのずれ（スキュー）を小さくでき、タイミングマージンを大きくできる。反転制御信号の接続先を変えるだけで、反転ビット、非反転ビットの切り替え（修正）できる。サブ反転回路およびダミー反転回路を規則的に並べて配置できるため、回路を形成するパターンが非連続になることで発生するトランジスタの特性変化を防止できる。

付記１５の半導体メモリでは、各サブ反転回路は、反転制御信号が有効を示すときに読み出しデータおよび書き込みデータの両方を反転し、反転制御信号が無効を示すときに読み出しデータおよび書き込みデータの両方を非反転する。このため、パリティ生成回路および誤り訂正回路を正常に機能させることができる。すなわち、誤り訂正機能が有効な状態で、通常動作と同じ回路動作をさせながら試験を実施できる。

付記１６の半導体メモリでは、反転制御回路は、レギュラーセルアレイに読み書きされる試験データのパターンに応じて、反転制御信号を生成する。このため、パリティセルアレイに様々な試験パターンを書き込むことができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、誤り訂正機能を有する半導体メモリに適用できる。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したレギュラーセルアレイおよびパリティセルアレイのレイアウトを示すブロック図である。 図２に示したセグメントの詳細を示すブロック図である。 図３に示したサブアレイの詳細を示すブロック図である。 図１に示したスイッチ回路の詳細を示すブロック図である。 図５に示したサブスイッチ回路の詳細を示す回路図である。 試験モード中のスイッチ回路の動作の概要を示す説明図である。 ライトアンプ制御回路およびライトアンプスイッチ回路を示すブロック図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 図９に示したシンドローム生成回路の詳細を示すブロック図である。 図１０に示したシンドローム生成回路の動作を示す説明図である。 図１０に示した排他的論理和回路ＸＯＲ３の詳細を示す回路図である。 図１０に示した排他的論理和回路ＸＯＲ２（ＳＷ）の詳細を示す回路図である。 第２の実施形態の比較例を示すブロック図である。 図１４に示したシンドローム生成回路の詳細を示すブロック図である。 図１５に示したシンドローム生成回路の動作を示す説明図である。 本発明の半導体メモリの第３の実施形態を示すブロック図である。 図１７に示した反転回路ＩＮＶおよび反転制御回路の詳細を示すブロック図である。 図１８に示したサブ反転回路ＳＩＮＶの詳細を示す回路図である。 図１８に示した反転制御回路の詳細を示す回路図である。 本発明の半導体メモリの第４の実施形態における反転回路および反転制御回路の詳細を示すブロック図である。 図２１に示した反転制御回路の詳細を示す回路図である。 ビット線Ｂ間のリークを試験するためにメモリセルに書き込む試験パターンを示す説明図である。 メモリセルのデータ保持時間を試験するためにメモリセルに書き込む試験パターンを示す説明図である。 メモリセル間のリークを試験するためにメモリセルに書き込む試験パターンを示す説明図である。 メモリセル間のリークを試験するためにメモリセルに書き込む試験パターンを示す説明図である。

符号の説明

１０ 書き込みデータ選択回路
１２ 試験制御回路
１４ 書き込み誤り訂正回路
１６ パリティ生成回路
１８ シンドローム生成回路
２０ 書き込みシンドロームデコーダ
２２ 読み出しシンドロームデコーダ
２４ 読み出しデータ選択回路
２６ 読み出し誤り訂正回路
２８ データ入出力バッファ
３０ アドレスバッファ
３２ 試験制御回路
３４、３６ 反転制御回路
４０、４０Ａ シンドローム生成回路
４２ シンドロームデコーダ
４４ 誤り訂正回路
４６、４６Ａ パリティ生成回路
４８ スイッチ回路
ＣＡ レギュラーセルアレイ
ＣＡ１（ＣＡ１Ｌ、ＣＡ１Ｒ） レギュラーセルアレイ
ＣＡ２（ＣＡ２Ｌ、ＣＡ２Ｒ） レギュラーセルアレイ
ＣＡ３（ＣＡ３Ｌ、ＣＡ３Ｒ） レギュラーセルアレイ
ＣＡ４（ＣＡ４Ｌ、ＣＡ４Ｒ） レギュラーセルアレイ
ＣＲ１−８ 読み出しパリティデータ
ＣＷ１−８ 書き込みパリティデータ
Ｄ１−６４ データ
ＤＣ１−６４ 訂正データ
ＤＱ１−１６ 外部データ端子
ＤＲ１−１６ 読み出しデータ
ＤＳ１−１６ 選択データ
ＤＷ１−１６ 書き込みデータ
ＥＲ１−１６ 読み出し誤り検出データ
ＥＷ１−６４ 書き込み誤り検出データ
ＩＮＶ 反転回路
ＳＩＮＶ サブ反転回路
ＰＣＡ（ＰＣＡＬ、ＰＣＡＲ） パリティセルアレイ
ＲＡ リードアンプ
Ｓ１−７ シンドローム
ＳＷ スイッチ回路
ＳＳＷ サブスイッチ回路
ＷＡ ライトアンプ

Claims (6)

1. 外部データ端子に入出力されるレギュラーデータが読み書きされるレギュラーセルアレイと、
   通常動作モードおよび試験モード中に、前記レギュラーデータからパリティデータを生成するパリティ生成回路と、
   前記パリティデータが読み書きされるパリティセルアレイと、
   前記通常動作モード中に、前記レギュラーセルアレイからの読み出しデータを前記パリティデータに応じて訂正する誤り訂正回路と、
   前記試験モード中に、前記レギュラーデータを前記パリティセルアレイに対して読み書きし、前記パリティデータを前記レギュラーセルアレイに対して読み書きするために、前記レギュラーデータと前記パリティデータとを互いに入れ替えるスイッチ回路とを備え、
   前記誤り訂正回路は、前記試験モード中に、前記パリティセルアレイからの前記レギュラーデータを、前記レギュラーセルアレイからの前記パリティデータに応じて訂正することを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   半導体メモリを前記通常動作モードから前記試験モードに移行するために、試験コマンドに応答して試験信号を活性化する試験制御回路を備え、
   前記スイッチ回路は、
   前記試験信号が活性化される前記試験モード中に、スイッチ機能を有効にし、前記レギュラーデータを前記パリティセルアレイに入出力し、前記パリティデータを前記レギュラーセルアレイに入出力し、
   前記試験信号が非活性化される前記通常動作モード中に、スイッチ機能を無効にし、前記レギュラーデータを前記レギュラーセルアレイに入出力し、前記パリティデータを前記パリティセルアレイに入出力することを特徴とする半導体メモリ。
3. 請求項１記載の半導体メモリにおいて、
   前記レギュラーセルアレイおよび前記パリティセルアレイに対応してそれぞれ設けられ、読み出しデータの信号量を増幅するために読み出しデータのビット毎に設けられたリードアンプと、
   前記レギュラーセルアレイおよび前記パリティセルアレイに対応してそれぞれ設けられ、書き込みデータの信号量を増幅するために書き込みデータのビット毎に設けられたライトアンプとを備え、
   前記各スイッチ回路は、読み書きデータのビット毎に対応する複数のサブスイッチ回路で構成され、
   前記各サブスイッチ回路は、
   書き込みデータを前記レギュラーセルアレイおよび前記パリティセルアレイのいずれかのライトアンプに出力するための書き込みセレクタと、
   前記レギュラーセルアレイおよびパリティセルアレイのリードアンプからの読み出しデータのいずれかをデータ線に出力するための読み出しセレクタとを備えていることを特徴とする半導体メモリ。
4. 請求項３記載の半導体メモリにおいて、
   前記レギュラーセルアレイのライトアンプを動作させるレギュラーライトアンプ制御信号および前記パリティセルアレイのライトアンプを動作させるパリティライトアンプ制御信号を生成するライトアンプ制御回路と、
   前記レギュラーライトアンプ制御信号および前記パリティライトアンプ制御信号を互いに入れ替えるライトアンプスイッチ回路とを備えていることを特徴とする半導体メモリ。
5. 請求項１記載の半導体メモリにおいて、
   前記スイッチ回路と前記レギュラーセルアレイおよび前記パリティセルアレイとの間に接続され、前記レギュラーデータおよび前記パリティデータを伝達するデータ線と、
   前記データ線を介して供給される前記レギュラーデータおよび前記パリティデータに応じてエラーの発生したビットを前記誤り訂正回路に通知するためのシンドロームを生成す
   るシンドローム生成回路とを備え、
   前記シンドローム生成回路は、前記スイッチ回路により前記パリティデータのビットに入れ替えられた前記レギュラーデータのビットを、元のレギュラーデータのビットに戻すスイッチ部を備えていることを特徴とする半導体メモリ。
6. 請求項５記載の半導体メモリにおいて、
   前記シンドロームの各ビットを生成するために前記シンドローム生成回路の論理を表す演算式は、前記スイッチ回路により入れ替えられる前記レギュラーデータのビットと前記パリティデータのビットとを両方含んでいることを特徴とする半導体メモリ。

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