JP2003077299A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003077299A JP2003077299A JP2001264642A JP2001264642A JP2003077299A JP 2003077299 A JP2003077299 A JP 2003077299A JP 2001264642 A JP2001264642 A JP 2001264642A JP 2001264642 A JP2001264642 A JP 2001264642A JP 2003077299 A JP2003077299 A JP 2003077299A
- Authority
- JP
- Japan
- Prior art keywords
- column
- semiconductor memory
- address signal
- address
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 センス動作マージンが厳しいテストに対して
テスト時間を短縮することができる半導体記憶装置を提
供する。 【解決手段】 外部アドレス信号の入力に対応して内部
コラムアドレス信号を発生する内部コラムアドレス発生
回路４２を有する半導体記憶装置において、テストモー
ドにエントリしている時、内部コラムアドレス発生回路
４２は、ライトコマンドに対応して外部アドレス信号の
下位アドレスの内部コラムアドレス信号を外部アドレス
信号の論理によって発生し、上位アドレスの内部コラム
アドレス信号を外部アドレス信号の論理に関わらず、全
て選択される信号として発生するようにした構成とす
る。
テスト時間を短縮することができる半導体記憶装置を提
供する。 【解決手段】 外部アドレス信号の入力に対応して内部
コラムアドレス信号を発生する内部コラムアドレス発生
回路４２を有する半導体記憶装置において、テストモー
ドにエントリしている時、内部コラムアドレス発生回路
４２は、ライトコマンドに対応して外部アドレス信号の
下位アドレスの内部コラムアドレス信号を外部アドレス
信号の論理によって発生し、上位アドレスの内部コラム
アドレス信号を外部アドレス信号の論理に関わらず、全
て選択される信号として発生するようにした構成とす
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】図３は、従来の半導体記憶装置の一例と
して２５６MDRAMの概略構成を示すものである。４つの
バンク０〜３によって構成され、各バンクは、それぞれ
４つのブロック（０１〜０４、１１〜１４、２１〜２
４、３１〜３４）によって構成されている。また、各ブ
ロックの中に示した×１６、×８、×４は、それぞれメ
モリセルのDQピンの数を示すもので、２５６MDRAMの異
なる構成を例示している。なお、１つのブロック、例え
ば図３で斜線を施したブロック０２のセンスアンプ帯の
構成を図４に示す。この図において、CSLｎ−１、CS
Lｎ、CSLｎ＋１ …はコラム選択線、LI/O0,ZLI/O0,LI/
O2,ZLI/O2,LI/O1,ZLI/O1,LI/O3,ZLI/O3は４本のローカ
ルI/O線（LI/O）対で、それぞれ図示のように、上記コ
ラム選択線に接続されている。また、SA０、SA１、S
A２、SA３はメモリセルC０、C１、C２、C ３にそれぞれ
接続されたセンスアンプで、図示のように各メモリセル
と共にコラム選択線及びローカルI/O線に接続されてい
る。BL、ZBLは各センスアンプに接続されたビット線、W
Lはワード線である。他のコラム選択線についても同様
に構成されている。
して２５６MDRAMの概略構成を示すものである。４つの
バンク０〜３によって構成され、各バンクは、それぞれ
４つのブロック（０１〜０４、１１〜１４、２１〜２
４、３１〜３４）によって構成されている。また、各ブ
ロックの中に示した×１６、×８、×４は、それぞれメ
モリセルのDQピンの数を示すもので、２５６MDRAMの異
なる構成を例示している。なお、１つのブロック、例え
ば図３で斜線を施したブロック０２のセンスアンプ帯の
構成を図４に示す。この図において、CSLｎ−１、CS
Lｎ、CSLｎ＋１ …はコラム選択線、LI/O0,ZLI/O0,LI/
O2,ZLI/O2,LI/O1,ZLI/O1,LI/O3,ZLI/O3は４本のローカ
ルI/O線（LI/O）対で、それぞれ図示のように、上記コ
ラム選択線に接続されている。また、SA０、SA１、S
A２、SA３はメモリセルC０、C１、C２、C ３にそれぞれ
接続されたセンスアンプで、図示のように各メモリセル
と共にコラム選択線及びローカルI/O線に接続されてい
る。BL、ZBLは各センスアンプに接続されたビット線、W
Lはワード線である。他のコラム選択線についても同様
に構成されている。
【０００３】また、図５は、ローカルI/O線対とグロー
バルI/O線対及びデータバスとの接続関係を説明するた
めの説明図である。今、コラムアドレス信号CA0〜8によ
って図４の１本のコラム選択線CSL が選択されたとする
と、選択されたCSLとセンスアンプとローカルI/O 線（L
I/O）対が接続され、Ｘ列入力の上位アドレスによって
選択されるI/Oスイッチ（図５）により１つのサブアレ
イのローカルI/O 線対のデータがグローバルI/O 線対と
接続される。DQピン数が１６のメモリ（×１６品）で
は、図５に示すデータバス(DB0,DB1,DB2,DB3)がコラム
ブロックセレクタを介してそれぞれのグローバルI/O 線
対に接続され、DQピン数が８のメモリ（×８品）ではコ
ラムアドレス信号CA9によってコラムブロックセレクタ
でデータバス0（DB0）がGI/O0またはGI/O2に接続され、
データバス２（DB2）がGI/O1またはGI/O3に接続され
る。更に、DQピン数が４のメモリ（×４品）ではコラム
アドレス信号CA9,CA11によってコラムブロックセレクタ
でデータバス０（DBO）がGI/O0〜3のうち１本に接続さ
れる。
バルI/O線対及びデータバスとの接続関係を説明するた
めの説明図である。今、コラムアドレス信号CA0〜8によ
って図４の１本のコラム選択線CSL が選択されたとする
と、選択されたCSLとセンスアンプとローカルI/O 線（L
I/O）対が接続され、Ｘ列入力の上位アドレスによって
選択されるI/Oスイッチ（図５）により１つのサブアレ
イのローカルI/O 線対のデータがグローバルI/O 線対と
接続される。DQピン数が１６のメモリ（×１６品）で
は、図５に示すデータバス(DB0,DB1,DB2,DB3)がコラム
ブロックセレクタを介してそれぞれのグローバルI/O 線
対に接続され、DQピン数が８のメモリ（×８品）ではコ
ラムアドレス信号CA9によってコラムブロックセレクタ
でデータバス0（DB0）がGI/O0またはGI/O2に接続され、
データバス２（DB2）がGI/O1またはGI/O3に接続され
る。更に、DQピン数が４のメモリ（×４品）ではコラム
アドレス信号CA9,CA11によってコラムブロックセレクタ
でデータバス０（DBO）がGI/O0〜3のうち１本に接続さ
れる。
【０００４】次に、メモリセルからＬデータを読み出す
場合の動作を図４にもとづいて説明する。所定のコラム
選択線CSLｎとその隣のCSLｎ＋１によって選択されるセ
ルにＬデータが書き込まれ、その周りのセル、即ちコラ
ム選択線CSLｎ−１とCSLｎ＋ ２によって選択されるセル
にはＨデータが書き込まれている場合を考える。注目セ
ルであるCSLｎによって選択されるセルC１、C２、C３と
CSLｎ＋１によって選択されるセルC０、C１、C２にＬデ
ータが書き込まれており、それぞれのセルは、センス動
作によりBLはＬに、ZBLはＨとなる。その両隣のセル即
ちCSLｎによって選択されるセルC０とCSLｎ＋１によっ
て選択されるセルC３にもＬデータが書き込まれてお
り、それらのセルは、注目セルと同様に、センス動作に
よりBLはＬに、ZBLはＨとなる。即ち注目セルのビット
線に隣接するビット線は逆データとなりビット線間ノイ
ズが厳しくなる。
場合の動作を図４にもとづいて説明する。所定のコラム
選択線CSLｎとその隣のCSLｎ＋１によって選択されるセ
ルにＬデータが書き込まれ、その周りのセル、即ちコラ
ム選択線CSLｎ−１とCSLｎ＋ ２によって選択されるセル
にはＨデータが書き込まれている場合を考える。注目セ
ルであるCSLｎによって選択されるセルC１、C２、C３と
CSLｎ＋１によって選択されるセルC０、C１、C２にＬデ
ータが書き込まれており、それぞれのセルは、センス動
作によりBLはＬに、ZBLはＨとなる。その両隣のセル即
ちCSLｎによって選択されるセルC０とCSLｎ＋１によっ
て選択されるセルC３にもＬデータが書き込まれてお
り、それらのセルは、注目セルと同様に、センス動作に
よりBLはＬに、ZBLはＨとなる。即ち注目セルのビット
線に隣接するビット線は逆データとなりビット線間ノイ
ズが厳しくなる。
【０００５】また、その周りのセル即ちCSLｎ−１によ
って選択されるセルとCSLｎ＋２によって選択されるセ
ルには上述のようにＨデータが書き込まれている。従っ
てワード線WLが選択されると周りのセンスアンプからは
Ｈデータが読み出され、上記注目セルとその両隣のセル
からＬデータがセンスアンプにより読み出される。即ち
周りのセンスアンプからのＨデータ読み出しによる電源
グランドノイズによりセンスグランドが浮き、上記注目
セルのＬデータ読み出しのセンス動作が厳しくなる。こ
のようなパターンがセンス動作マージンを厳しくするパ
ターンとなる。実際のテストパターンとしては、全面に
逆データをライトしておき、所定の複数のCSL 毎、例え
ば１６CSL毎に注目する２CSLに正データをライトする。
その後リードを行ない、注目する２CSLに逆データをラ
イトし直す。続いて注目するCSLを１つずらして上記の
動作を繰り返す。このようなパターンでテストを行なう
ことにより、注目するセルはビット線間干渉が厳しくな
り、周りのセルは逆データが読み出されることになるの
でセンス動作マージンが厳しいテストとなる。
って選択されるセルとCSLｎ＋２によって選択されるセ
ルには上述のようにＨデータが書き込まれている。従っ
てワード線WLが選択されると周りのセンスアンプからは
Ｈデータが読み出され、上記注目セルとその両隣のセル
からＬデータがセンスアンプにより読み出される。即ち
周りのセンスアンプからのＨデータ読み出しによる電源
グランドノイズによりセンスグランドが浮き、上記注目
セルのＬデータ読み出しのセンス動作が厳しくなる。こ
のようなパターンがセンス動作マージンを厳しくするパ
ターンとなる。実際のテストパターンとしては、全面に
逆データをライトしておき、所定の複数のCSL 毎、例え
ば１６CSL毎に注目する２CSLに正データをライトする。
その後リードを行ない、注目する２CSLに逆データをラ
イトし直す。続いて注目するCSLを１つずらして上記の
動作を繰り返す。このようなパターンでテストを行なう
ことにより、注目するセルはビット線間干渉が厳しくな
り、周りのセルは逆データが読み出されることになるの
でセンス動作マージンが厳しいテストとなる。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
のテストは、上記のように、注目コラムアドレスを１つ
ずつずらして、正データライトを行なった後、リードし
て、逆データをライトし直すテストパターンであったた
め、テスト時間が長くかかるという問題点があった。
のテストは、上記のように、注目コラムアドレスを１つ
ずつずらして、正データライトを行なった後、リードし
て、逆データをライトし直すテストパターンであったた
め、テスト時間が長くかかるという問題点があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、センス動作マージンが厳しい
テストに対してテスト時間を短縮することができる半導
体記憶装置を提供することを目的とする。
るためになされたもので、センス動作マージンが厳しい
テストに対してテスト時間を短縮することができる半導
体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部アドレス信号の入力に対応して内部コラ
ムアドレス信号を発生する内部コラムアドレス発生回路
を有する半導体記憶装置において、テストモードにエン
トリしている時、内部コラムアドレス発生回路は、ライ
トコマンドに対応して外部アドレス信号の下位アドレス
の内部コラムアドレス信号を外部アドレス信号の論理に
よって発生し、上位アドレスの内部コラムアドレス信号
を外部アドレス信号の論理にかかわらず、全て選択され
る信号として発生するようにしたものである。
憶装置は、外部アドレス信号の入力に対応して内部コラ
ムアドレス信号を発生する内部コラムアドレス発生回路
を有する半導体記憶装置において、テストモードにエン
トリしている時、内部コラムアドレス発生回路は、ライ
トコマンドに対応して外部アドレス信号の下位アドレス
の内部コラムアドレス信号を外部アドレス信号の論理に
よって発生し、上位アドレスの内部コラムアドレス信号
を外部アドレス信号の論理にかかわらず、全て選択され
る信号として発生するようにしたものである。
【０００９】この発明に係る半導体記憶装置は、また、
内部コラムアドレス信号を受けて所定の複数のコラム選
択線を単位として一括してライトし得るようにしたもの
である。
内部コラムアドレス信号を受けて所定の複数のコラム選
択線を単位として一括してライトし得るようにしたもの
である。
【００１０】この発明に係る半導体記憶装置は、また、
内部コラムアドレス信号を受けて所定の複数のコラム選
択用信号から１つのコラム選択用信号を選択するコラム
デコーダを有し、選択されたコラム選択用信号に対応す
るコラム選択線と、それに隣接するコラム選択線の２本
のコラム選択線を活性化するようにしたものである。
内部コラムアドレス信号を受けて所定の複数のコラム選
択用信号から１つのコラム選択用信号を選択するコラム
デコーダを有し、選択されたコラム選択用信号に対応す
るコラム選択線と、それに隣接するコラム選択線の２本
のコラム選択線を活性化するようにしたものである。
【００１１】この発明に係る半導体記憶装置は、また、
内部コラムアドレス信号を受けてライトコマンド時に所
定の複数のコラム選択線から１本のコラム選択線を選択
するコラムデコーダを有し、２回のライトサイクルで所
定の複数のコラム選択線から隣接する２つのコラム選択
線を活性化するようにしたものである。
内部コラムアドレス信号を受けてライトコマンド時に所
定の複数のコラム選択線から１本のコラム選択線を選択
するコラムデコーダを有し、２回のライトサイクルで所
定の複数のコラム選択線から隣接する２つのコラム選択
線を活性化するようにしたものである。
【００１２】この発明に係る半導体記憶装置は、また、
アドレスキーによって所定の複数のコラム選択線数を設
定し得るようにしたものである。
アドレスキーによって所定の複数のコラム選択線数を設
定し得るようにしたものである。
【００１３】この発明に係る半導体記憶装置は、また、
DQピン数が４本または８本のものについては、上位アド
レスの内部コラムアドレス信号を外部アドレス信号の論
理にかかわらず、全て選択される信号とすることによ
り、データバスのデータ信号が、それに対応する複数の
グローバルI/O線に同一データをライトし得るようにし
たものである。
DQピン数が４本または８本のものについては、上位アド
レスの内部コラムアドレス信号を外部アドレス信号の論
理にかかわらず、全て選択される信号とすることによ
り、データバスのデータ信号が、それに対応する複数の
グローバルI/O線に同一データをライトし得るようにし
たものである。
【００１４】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態を図にもとづいて説明する。図１は、実施の
形態１による内部コラムアドレス発生回路の構成を示す
ブロック図、図２は、図１の内部コラムアドレス発生回
路の内部コラムアドレス信号を受けてコラム選択線信号
CSLｎを発生する発生回路の構成を示すブロック図で、D
Qピン数１６の２５６MDRAMについて１６CSL 毎に２CSL
が選択される場合を例として説明する。先ず、図１のEx
t.An(n=0〜8)ピン４０からライト時に入力された外部入
力信号は、入力バッファ４１を経て内部コラムアドレス
発生回路４２に入力される。また、Ext.A12ピン４３か
らライト時に入力された外部入力信号は、アドレスバッ
ファ４４より内部コラムアドレス信号CA12を発生して内
部コラムアドレス発生回路４２に入力される。一方、テ
ストモードイネーブル信号TM も内部コラムアドレス発
生回路４２に入力されている。
実施の形態を図にもとづいて説明する。図１は、実施の
形態１による内部コラムアドレス発生回路の構成を示す
ブロック図、図２は、図１の内部コラムアドレス発生回
路の内部コラムアドレス信号を受けてコラム選択線信号
CSLｎを発生する発生回路の構成を示すブロック図で、D
Qピン数１６の２５６MDRAMについて１６CSL 毎に２CSL
が選択される場合を例として説明する。先ず、図１のEx
t.An(n=0〜8)ピン４０からライト時に入力された外部入
力信号は、入力バッファ４１を経て内部コラムアドレス
発生回路４２に入力される。また、Ext.A12ピン４３か
らライト時に入力された外部入力信号は、アドレスバッ
ファ４４より内部コラムアドレス信号CA12を発生して内
部コラムアドレス発生回路４２に入力される。一方、テ
ストモードイネーブル信号TM も内部コラムアドレス発
生回路４２に入力されている。
【００１５】テストモードにエントリしている時に、ラ
イトコマンドが入った時、コラムアドレスとして使用し
ないアドレスピン（ここではA12）の論理がＨの時にはC
A12がＨとなり、内部コラムアドレス発生回路４２に入
力される。この場合、ライトコマンド時の下位アドレス
AO〜A3のコラムアドレスは、内部コラムアドレス発生回
路４２で通常動作時と同様に内部コラムアドレス信号CA
O〜3/ZCAO〜3を外部アドレス信号の論理に応じて発生す
る。また、ライトコマンド時の上位アドレスA4〜A8のコ
ラムアドレスは、内部コラムアドレス発生回路４２で、
内部コラムアドレス信号CA4〜8/ZCA4〜8を外部アドレス
信号の論理に関わらず全てＨ（選択）とする。これらの
内部コラムアドレス信号CAn/ZCAnは図２のコラムデコー
ダ５０に入力される。コラムデコーダ５０は１６のコラ
ム選択用信号CSL0F,CSL1F…CSL15Fの中から１つを選択
する。今、CSL0Fが選択されたとすると、この信号はCSL
ドライバー５１のNAND10 とNOR10 に入力される。NAND1
0 のもう一方の入力としてTMが接続されている。NAND10
の出力はNAND20と、隣接するCSL1のNAND21 に入力され
ている。NAND20のもう一方の入力はNAND115の出力が接
続されている。NAND20 の出力はNOR10 に接続されてお
り、NOR10 の出力はINV10 に接続されており、INV10の
出力がコラム選択線信号CSLOとなっている。
イトコマンドが入った時、コラムアドレスとして使用し
ないアドレスピン（ここではA12）の論理がＨの時にはC
A12がＨとなり、内部コラムアドレス発生回路４２に入
力される。この場合、ライトコマンド時の下位アドレス
AO〜A3のコラムアドレスは、内部コラムアドレス発生回
路４２で通常動作時と同様に内部コラムアドレス信号CA
O〜3/ZCAO〜3を外部アドレス信号の論理に応じて発生す
る。また、ライトコマンド時の上位アドレスA4〜A8のコ
ラムアドレスは、内部コラムアドレス発生回路４２で、
内部コラムアドレス信号CA4〜8/ZCA4〜8を外部アドレス
信号の論理に関わらず全てＨ（選択）とする。これらの
内部コラムアドレス信号CAn/ZCAnは図２のコラムデコー
ダ５０に入力される。コラムデコーダ５０は１６のコラ
ム選択用信号CSL0F,CSL1F…CSL15Fの中から１つを選択
する。今、CSL0Fが選択されたとすると、この信号はCSL
ドライバー５１のNAND10 とNOR10 に入力される。NAND1
0 のもう一方の入力としてTMが接続されている。NAND10
の出力はNAND20と、隣接するCSL1のNAND21 に入力され
ている。NAND20のもう一方の入力はNAND115の出力が接
続されている。NAND20 の出力はNOR10 に接続されてお
り、NOR10 の出力はINV10 に接続されており、INV10の
出力がコラム選択線信号CSLOとなっている。
【００１６】通常使用時は、ライトコマンド時のExt.An
ピン４０にAO〜A8のコラムアドレスが入力されると、そ
の論理に応じて、CAO〜8/ZCAO〜8が活性化され、コラム
デコーダ５０において選択されたCSLnF がＨとなり、５
１２本のCSL のうち１本のCSLnが選択される。テストモ
ードエントリ時は、ライトコマンド時のExt.Anピン４０
にA0〜A8のコラムアドレスが入力されると、下位アドレ
スAO〜A3はその論理に応じてCAO〜3/ZCAO〜3が活性化さ
れる。CA4〜8/ZCA4〜8は上述のように全てが活性化され
る。その後、コラムデコーダ５０において、１６本のCS
LnF を一単位として各単位から１本ずつ選択される。１
６本のうち１本の選択は、CAO〜3/ZCAO〜3の論理によっ
て選択される。上述のようにCSLOFが選択されてＨとな
ると、NAND20とNAND21の出力がＨとなりCSLOとCSL1の２
本のコラム選択線が選択される。従って、１６CSL中、
隣同士の２本のCSLが選択されて一括してライトするこ
とができる。この実施の形態では１６CSL 毎に２本のCS
L を選択するための内部コラムアドレス発生回路４２及
びコラムデコーダ５０を使用することにより、１６CSL
中、隣同士の２CSLに一括してライトする例を示した
が、１６CSLをもって一単位とする必要はなく、適宜の
複数本をもって一単位としても同様な効果を期待するこ
とができる。
ピン４０にAO〜A8のコラムアドレスが入力されると、そ
の論理に応じて、CAO〜8/ZCAO〜8が活性化され、コラム
デコーダ５０において選択されたCSLnF がＨとなり、５
１２本のCSL のうち１本のCSLnが選択される。テストモ
ードエントリ時は、ライトコマンド時のExt.Anピン４０
にA0〜A8のコラムアドレスが入力されると、下位アドレ
スAO〜A3はその論理に応じてCAO〜3/ZCAO〜3が活性化さ
れる。CA4〜8/ZCA4〜8は上述のように全てが活性化され
る。その後、コラムデコーダ５０において、１６本のCS
LnF を一単位として各単位から１本ずつ選択される。１
６本のうち１本の選択は、CAO〜3/ZCAO〜3の論理によっ
て選択される。上述のようにCSLOFが選択されてＨとな
ると、NAND20とNAND21の出力がＨとなりCSLOとCSL1の２
本のコラム選択線が選択される。従って、１６CSL中、
隣同士の２本のCSLが選択されて一括してライトするこ
とができる。この実施の形態では１６CSL 毎に２本のCS
L を選択するための内部コラムアドレス発生回路４２及
びコラムデコーダ５０を使用することにより、１６CSL
中、隣同士の２CSLに一括してライトする例を示した
が、１６CSLをもって一単位とする必要はなく、適宜の
複数本をもって一単位としても同様な効果を期待するこ
とができる。
【００１７】実施の形態２．次に、この発明の実施の形
態２について説明する。この実施の形態は、図１に示す
内部コラムアドレス発生回路４２を使用すると共に、コ
ラムデコーダは従来の装置を使用するものである。テス
トモードエントリ時は、ライトコマンド時のExt.Anピン
４０にAO〜A8のコラムアドレスが入力されると、下位ア
ドレスAO〜A3はその論理に応じてCAO〜3/ZCAO〜3が活性
化される。また、CA4〜8/ZCA4〜8は全てが活性化され
る。コラムデコーダにおいて、CAO〜3/ZCAO〜3の論理に
よって、１６本のCSLのうち１本が選択される。上位の
内部コラムアドレス信号はすべてが選択される論理とな
るので、１６CSL中１本選択されるのを１単位として５
１２／１６＝３２本（×１６の場合）のCSLが同時に選
択される。ライトコマンドでCSLnを選択し、次のライト
サイクルでCSLｎ＋１を選択する。そうすることによっ
て、２回のライトサイクルで１６CSL 中、隣同士の２CS
L にライトすることができる。
態２について説明する。この実施の形態は、図１に示す
内部コラムアドレス発生回路４２を使用すると共に、コ
ラムデコーダは従来の装置を使用するものである。テス
トモードエントリ時は、ライトコマンド時のExt.Anピン
４０にAO〜A8のコラムアドレスが入力されると、下位ア
ドレスAO〜A3はその論理に応じてCAO〜3/ZCAO〜3が活性
化される。また、CA4〜8/ZCA4〜8は全てが活性化され
る。コラムデコーダにおいて、CAO〜3/ZCAO〜3の論理に
よって、１６本のCSLのうち１本が選択される。上位の
内部コラムアドレス信号はすべてが選択される論理とな
るので、１６CSL中１本選択されるのを１単位として５
１２／１６＝３２本（×１６の場合）のCSLが同時に選
択される。ライトコマンドでCSLnを選択し、次のライト
サイクルでCSLｎ＋１を選択する。そうすることによっ
て、２回のライトサイクルで１６CSL 中、隣同士の２CS
L にライトすることができる。
【００１８】このような構成とすることにより、実施の
形態１で示した図２のコラムデコーダ５０よりも論理素
子数が少なくて構成することができる。ただし、テスト
時間は２CSLにライトするために２回のライトサイクル
が必要となるため、実施の形態１に比して２倍のライト
時間が必要となる。実施の形態２は以上のように、１６
CSL中、隣同士の２CSLに２回のライトサイクルでライト
することができるようにしているが、１６CSL を一単位
とすることに限定されるものではなく、適宜の複数のCS
Lを単位とするものであってもよい。
形態１で示した図２のコラムデコーダ５０よりも論理素
子数が少なくて構成することができる。ただし、テスト
時間は２CSLにライトするために２回のライトサイクル
が必要となるため、実施の形態１に比して２倍のライト
時間が必要となる。実施の形態２は以上のように、１６
CSL中、隣同士の２CSLに２回のライトサイクルでライト
することができるようにしているが、１６CSL を一単位
とすることに限定されるものではなく、適宜の複数のCS
Lを単位とするものであってもよい。
【００１９】実施の形態３．次に、この発明の実施の形
態３について説明する。この実施の形態は、実施の形態
２において、内部コラムアドレス発生回路４２でアドレ
スキーにより何本のCSL毎に１本のCSL が選択されるよ
うにするかを設定できるようにしたものである。例えば
３２CSL 毎に１本のCSL が選択されるようにするために
は、ライトコマンド時のAO〜A4のコラムアドレスは内部
コラムアドレス発生回路４２で通常動作時と同様に内部
コラムアドレス信号CAO〜4/ZCA0〜4を外部アドレス信号
の論理に応じて発生させ、ライトコマンド時のA5〜A8の
コラムアドレスは内部コラムアドレス発生回路４２で内
部コラムアドレス信号CA5〜8/ZCA5〜8を外部アドレス信
号の論理に関わらず全て選択されるようにすればよい。
態３について説明する。この実施の形態は、実施の形態
２において、内部コラムアドレス発生回路４２でアドレ
スキーにより何本のCSL毎に１本のCSL が選択されるよ
うにするかを設定できるようにしたものである。例えば
３２CSL 毎に１本のCSL が選択されるようにするために
は、ライトコマンド時のAO〜A4のコラムアドレスは内部
コラムアドレス発生回路４２で通常動作時と同様に内部
コラムアドレス信号CAO〜4/ZCA0〜4を外部アドレス信号
の論理に応じて発生させ、ライトコマンド時のA5〜A8の
コラムアドレスは内部コラムアドレス発生回路４２で内
部コラムアドレス信号CA5〜8/ZCA5〜8を外部アドレス信
号の論理に関わらず全て選択されるようにすればよい。
【００２０】実施の形態４．次に、この発明の実施の形
態４について説明する。この実施の形態は、DQピン数が
８本あるいは４本のメモリを対象とする。即ち、DQピン
数が８本のメモリ（×８品）の場合には、図１のCA12が
Ｈの時には、CA9/ZCA9の論理に関わらずDBOとGI/00,GI/
02 が接続され、DB2とGI/01,GI/03 が接続されるように
する。そうすることにより、センスアンプSA0,SA2につ
ながるビット線に同一のデータをライトすることができ
る。実施の形態１及び２で示したように、内部コラムア
ドレス信号CA4〜8/ZCA4〜8を外部アドレス信号の論理に
関わらず全てＨ（選択）となるようにすることにより、
１本のCSL で選択されるメモリセルに一括して同一のデ
ータをライトすることができる。
態４について説明する。この実施の形態は、DQピン数が
８本あるいは４本のメモリを対象とする。即ち、DQピン
数が８本のメモリ（×８品）の場合には、図１のCA12が
Ｈの時には、CA9/ZCA9の論理に関わらずDBOとGI/00,GI/
02 が接続され、DB2とGI/01,GI/03 が接続されるように
する。そうすることにより、センスアンプSA0,SA2につ
ながるビット線に同一のデータをライトすることができ
る。実施の形態１及び２で示したように、内部コラムア
ドレス信号CA4〜8/ZCA4〜8を外部アドレス信号の論理に
関わらず全てＨ（選択）となるようにすることにより、
１本のCSL で選択されるメモリセルに一括して同一のデ
ータをライトすることができる。
【００２１】また、DQピン数が４本のメモリ（×４品）
の場合には、図１のCA12がＨの時には、CA9/ZCA9,CA11/
ZCA11の論理に関わらずDBO とGI/O0〜3が接続されるよ
うにする。そうすることにより、センスアンプSA0〜SA3
につながるビット線に同一のデータをライトすることが
できる。実施の形態１及び２で示したように、内部コラ
ムアドレス信号CA4〜8/ZCA4〜8を外部アドレス信号の論
理に関わらず全てＨ（選択）となるようにすることによ
り、１本のCSL で選択されるメモリセルに一括して同一
のデータをライトすることができる。
の場合には、図１のCA12がＨの時には、CA9/ZCA9,CA11/
ZCA11の論理に関わらずDBO とGI/O0〜3が接続されるよ
うにする。そうすることにより、センスアンプSA0〜SA3
につながるビット線に同一のデータをライトすることが
できる。実施の形態１及び２で示したように、内部コラ
ムアドレス信号CA4〜8/ZCA4〜8を外部アドレス信号の論
理に関わらず全てＨ（選択）となるようにすることによ
り、１本のCSL で選択されるメモリセルに一括して同一
のデータをライトすることができる。
【００２２】実施の形態５．次に、この発明の実施の形
態５について説明する。実施の形態１及び２では、テス
トモードにエントリしている時に、ライトサイクルのCA
12の論理によってCSL 一括ライトするか否かを選択する
ようにしているが、実施の形態５は、ライトコマンドが
入った時はCSL 一括ライトするようにしたものである。
そうすることによって、テスターと接続されていない上
位アドレス（ここではA12）が接続されていないような
テスト装置でもこのテストモードを使用することができ
る。大容量化によりアドレスが増えた時、それまでのア
ドレス空間のテスト装置及び測定ボードなどを流用する
ことがあるが、実施の形態５によれば、このような場合
についても対応することができるようになるものであ
る。
態５について説明する。実施の形態１及び２では、テス
トモードにエントリしている時に、ライトサイクルのCA
12の論理によってCSL 一括ライトするか否かを選択する
ようにしているが、実施の形態５は、ライトコマンドが
入った時はCSL 一括ライトするようにしたものである。
そうすることによって、テスターと接続されていない上
位アドレス（ここではA12）が接続されていないような
テスト装置でもこのテストモードを使用することができ
る。大容量化によりアドレスが増えた時、それまでのア
ドレス空間のテスト装置及び測定ボードなどを流用する
ことがあるが、実施の形態５によれば、このような場合
についても対応することができるようになるものであ
る。
【００２３】
【発明の効果】この発明に係る半導体記憶装置は、外部
アドレス信号の入力に対応して内部コラムアドレス信号
を発生する内部コラムアドレス発生回路を有する半導体
記憶装置において、テストモードにエントリしている
時、内部コラムアドレス発生回路は、ライトコマンドに
対応して外部アドレス信号の下位アドレスの内部コラム
アドレス信号を外部アドレス信号の論理によって発生
し、上位アドレスの内部コラムアドレス信号を外部アド
レス信号の論理にかかわらず、全て選択される信号とし
て発生するようにしたため、所定の複数本をもって構成
する一単位のCSL中、隣同士の２CSLに一括してライトす
ることができ、センス動作マージンが厳しいテストに対
してテスト時間を短縮することができる。
アドレス信号の入力に対応して内部コラムアドレス信号
を発生する内部コラムアドレス発生回路を有する半導体
記憶装置において、テストモードにエントリしている
時、内部コラムアドレス発生回路は、ライトコマンドに
対応して外部アドレス信号の下位アドレスの内部コラム
アドレス信号を外部アドレス信号の論理によって発生
し、上位アドレスの内部コラムアドレス信号を外部アド
レス信号の論理にかかわらず、全て選択される信号とし
て発生するようにしたため、所定の複数本をもって構成
する一単位のCSL中、隣同士の２CSLに一括してライトす
ることができ、センス動作マージンが厳しいテストに対
してテスト時間を短縮することができる。
【００２４】この発明に係る半導体記憶装置は、また、
内部コラムアドレス信号を受けてライトコマンド時に所
定の複数のコラム選択線から１本のコラム選択線を選択
するコラムデコーダを有し、２回のライトサイクルで所
定の複数のコラム選択線から隣接する２つのコラム選択
線を活性化するようにしたため、コラムデコーダの論理
素子数を少なくして簡易構成とすることができる。
内部コラムアドレス信号を受けてライトコマンド時に所
定の複数のコラム選択線から１本のコラム選択線を選択
するコラムデコーダを有し、２回のライトサイクルで所
定の複数のコラム選択線から隣接する２つのコラム選択
線を活性化するようにしたため、コラムデコーダの論理
素子数を少なくして簡易構成とすることができる。
【００２５】この発明に係る半導体記憶装置は、また、
アドレスキーによって所定の複数のコラム選択線数を設
定し得るようにしたため、所定の複数のコラム選択線の
単位から２本または１本を選択する場合の一単位を構成
するコラム選択線数を容易に変更あるいは設定すること
ができる。
アドレスキーによって所定の複数のコラム選択線数を設
定し得るようにしたため、所定の複数のコラム選択線の
単位から２本または１本を選択する場合の一単位を構成
するコラム選択線数を容易に変更あるいは設定すること
ができる。
【００２６】この発明に係る半導体記憶装置は、また、
DQピン数が４本または８本のメモリについては、上位ア
ドレスの内部コラムアドレス信号を外部アドレス信号の
論理に関わらず、全て選択される信号とすることによ
り、データバスのデータ信号が、それに対応する複数の
グローバルI/O線に同一データをライトし得るようにし
たため、センスアンプにつながるビット線に同一のデー
タをライトすることができる。
DQピン数が４本または８本のメモリについては、上位ア
ドレスの内部コラムアドレス信号を外部アドレス信号の
論理に関わらず、全て選択される信号とすることによ
り、データバスのデータ信号が、それに対応する複数の
グローバルI/O線に同一データをライトし得るようにし
たため、センスアンプにつながるビット線に同一のデー
タをライトすることができる。
【図１】 この発明の実施の形態１による内部コラムア
ドレス発生回路の構成を示すブロック図である。
ドレス発生回路の構成を示すブロック図である。
【図２】 実施の形態１におけるコラム選択線信号発生
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】 従来の半導体記憶装置の一例として２５６MD
RAMの構成を示す概略図である。
RAMの構成を示す概略図である。
【図４】 従来の半導体記憶装置の一つのブロックのセ
ンスアンプ帯の構成を示す概略図である。
ンスアンプ帯の構成を示す概略図である。
【図５】 従来の半導体記憶装置におけるローカルI/O
線とグローバルI/O線対及びデータバスとの接続関係を
説明するための説明図である。
線とグローバルI/O線対及びデータバスとの接続関係を
説明するための説明図である。
４０ Ext.Anピン、 ４１ 入力バッファ、４２
内部コラムアドレス発生回路、 ４３ Ext.A12ピ
ン、４４ アドレスバッファ、 ５０ コラムデコ
ーダ、５１ CSLドライバー。
内部コラムアドレス発生回路、 ４３ Ext.A12ピ
ン、４４ アドレスバッファ、 ５０ コラムデコ
ーダ、５１ CSLドライバー。
Claims (6)
- 【請求項１】 外部アドレス信号の入力に対応して内部
コラムアドレス信号を発生する内部コラムアドレス発生
回路を有する半導体記憶装置において、テストモードに
エントリしている時、上記内部コラムアドレス発生回路
は、ライトコマンドに対応して外部アドレス信号の下位
アドレスの内部コラムアドレス信号を上記外部アドレス
信号の論理によって発生し、上位アドレスの内部コラム
アドレス信号を上記外部アドレス信号の論理に関わら
ず、全て選択される信号として発生するようにしたこと
を特徴とする半導体記憶装置。 - 【請求項２】 上記内部コラムアドレス信号を受けて所
定の複数のコラム選択線を単位として一括してライトし
得るようにしたことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 上記内部コラムアドレス信号を受けて所
定の複数のコラム選択用信号から１つのコラム選択用信
号を選択するコラムデコーダを有し、選択されたコラム
選択用信号に対応するコラム選択線と、それに隣接する
コラム選択線の２本のコラム選択線を活性化するように
したことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 上記内部コラムアドレス信号を受けてラ
イトコマンド時に所定の複数のコラム選択線から１本の
コラム選択線を選択するコラムデコーダを有し、２回の
ライトサイクルで所定の複数のコラム選択線から隣接す
る２つのコラム選択線を活性化するようにしたことを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 アドレスキーによって所定の複数のコラ
ム選択線数を設定し得るようにしたことを特徴とする請
求項２〜請求項４のいずれか１項記載の半導体記憶装
置。 - 【請求項６】 DQピン数が４本または８本のものについ
ては、上位アドレスの内部コラムアドレス信号を外部ア
ドレス信号の論理にかかわらず、全て選択される信号と
することにより、データバスのデータ信号が、それに対
応する複数のグローバルI/O線に同一データをライトし
得るようにしたことを特徴とする請求項１記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264642A JP2003077299A (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264642A JP2003077299A (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003077299A true JP2003077299A (ja) | 2003-03-14 |
Family
ID=19091216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001264642A Withdrawn JP2003077299A (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003077299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009633A (ja) * | 2007-06-27 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
| US7944771B2 (en) | 2008-05-02 | 2011-05-17 | Hynix Semiconductor Inc. | Semiconductor integrated circuit and method of processing address and command signals thereof |
-
2001
- 2001-08-31 JP JP2001264642A patent/JP2003077299A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009633A (ja) * | 2007-06-27 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
| US7944771B2 (en) | 2008-05-02 | 2011-05-17 | Hynix Semiconductor Inc. | Semiconductor integrated circuit and method of processing address and command signals thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4704078B2 (ja) | 半導体メモリ | |
| JP2000285694A (ja) | 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置 | |
| JPS6236319B2 (ja) | ||
| JPH06333391A (ja) | 同期型半導体記憶装置 | |
| TW399209B (en) | Semiconductor memory device | |
| JPH05225774A (ja) | マルチポート半導体記憶装置 | |
| JPH0378200A (ja) | 半導体記憶装置 | |
| JPS63106998A (ja) | テスト回路を有する半導体メモリ | |
| US5995430A (en) | Semiconductor memory device | |
| JPH01267893A (ja) | 半導体記憶装置及び半導体記憶システム | |
| US7107501B2 (en) | Test device, test system and method for testing a memory circuit | |
| JP2002157900A (ja) | 半導体集積回路装置 | |
| KR970006222B1 (ko) | 반도체 기억장치와 그 동작방법 | |
| US20080298154A1 (en) | Semiconductor memory device | |
| JP3973250B2 (ja) | 半導体記憶装置 | |
| CN114242151A (zh) | 具有测试功能的存储器及其测试方法 | |
| JPH08235852A (ja) | 半導体記憶装置 | |
| KR100389750B1 (ko) | 2개의 영역의 교번 액세스를 고속으로 실행할 수 있는반도체 기억 장치 | |
| JP5431624B2 (ja) | 半導体記憶装置 | |
| US6330198B1 (en) | Semiconductor storage device | |
| JP2003077299A (ja) | 半導体記憶装置 | |
| WO2007116439A1 (ja) | 半導体メモリおよびメモリシステム | |
| US7821855B2 (en) | Multi-port memory device | |
| US6452861B1 (en) | Semiconductor memory device allowing simultaneous inputting of N data signals | |
| JP2006313645A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |