CN114242151A - 具有测试功能的存储器及其测试方法 - Google Patents

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Abstract

本发明提供一种具有测试功能的存储器及其测试方法。存储器包含：存储器阵列，具有存储器单元、分成偶数群组及奇数群组的输入缓冲器以及分成偶数群组及奇数群组的输出缓冲器；至少两个数据输入接垫，分别地经由偶数输入缓冲器及奇数输入缓冲器将测试数据提供至存储器单元；第一逻辑门及第二逻辑门，分别地对偶数输出缓冲器及奇数输出缓冲器的输出执行第一逻辑操作；第三逻辑门，对第一逻辑门及第二逻辑门的输出执行第二逻辑操作；以及至少一个数据输出接垫，耦接至用于提供存储器单元的测试结果的第三逻辑门的输出。

Description

具有测试功能的存储器及其测试方法
技术领域
本发明涉及一种存储器，且特别涉及一种具有测试功能的存储器及其测试方法。
背景技术
随着半导体存储器进展的发展，I/O端口的数目显著增加。所谓的极多I/O(hypermulti-I/O，例如512I/O、1024I/O)存储器，例如DRAM，其可具有较大数目(诸如512、1024或更多)的I/O端口。此类存储器是在芯片上的逻辑与存储器之间实现极高带宽的非常有效解决方案。
然而，另一方面，测试极多I/O DRAM是极困难的，这是因为自动测试设备(Automatic Test Equipment；ATE)通常具有有限的I/O驱动器-比较器资源，且探针卡也是只具有有限的探针资源。就在同一晶粒上的DRAM及逻辑区而言，通常不存在用于I/O的其他接垫(pad)，因此放置过多用于测试的接垫并不现实。
因此，测试极多I/O DRAM及修复有缺陷的存储器单元对于提高良率是非常重要的。需要开发一种存储器构成及能够减少用于测试的输入接垫及输出接垫的测试方法。
发明内容
根据本发明的一个实施例，提供一种具有测试功能的存储器。所述存储器包括存储器阵列、至少两个数据输入接垫、第一逻辑门、第二逻辑门、第三逻辑门以及至少一个数据输出接垫。所述存储器阵列具有存储器单元、多个输入缓冲器以及多个输出缓冲器，其中所述多个输入缓冲器分成偶数输入缓冲器及奇数输入缓冲器，且所述多个输出缓冲器分成偶数输出缓冲器及奇数输出缓冲器。所述至少两个数据输入接垫在测试写入模式下分别地经由所述偶数输入缓冲器及所述奇数输入缓冲器将测试数据提供至所述存储器单元。所述第一逻辑门在测试读取模式下对所述偶数输出缓冲器的输出执行第一逻辑操作。所述第二逻辑门在所述测试读取模式下对所述奇数输出缓冲器的输出执行所述第一逻辑操作。所述第三逻辑门对所述第一逻辑门及所述第二逻辑门的输出执行第二逻辑操作。所述至少一个数据输出接垫，耦接至用于提供所述存储器单元的测试结果的所述第三逻辑门的输出。
根据一个实施例，所述第一逻辑门及所述第二逻辑门可为异或(XOR)门，且所述第三逻辑门可为或非(NOR)门。
根据一个实施例，所述存储器阵列可还包括设置成矩阵形式的多个子阵列。所述多个子阵列中的每一个可包括分成多条偶数位线及多条奇数位线的多条位线。所述偶数位线与所述奇数位线可彼此交错。来自所述偶数输入缓冲器的所述测试数据经由所述偶数位线写入至所述存储器单元中，且来自所述奇数输入缓冲器的所述测试数据经由所述奇数位线写入至所述存储器单元中。
根据一个实施例，所述多个子阵列中的每一个可还包括经由相应感测放大器连接至所述偶数位线的第一组局部I/O线；经由相应感测放大器连接至所述奇数位线的第二组局部I/O线；以及与所述第一组局部I/O线及所述第二组局部I/O线相交的一组主I/O线。
根据一个实施例，所述一组主I/O线的数目可等于所述第一组局部I/O线及所述第二组局部I/O线的数目。
根据一个实施例，所述多个子阵列中的每一个可还包括用于替换所述子阵列中的有缺陷的位线的预定数目的备用位线。在一个实施例中，一旦检测到所述子阵列中的所述有缺陷的位线，则可用所述位线替换所有所述预定数目的备用位线。
根据一个实施例，所述存储器可为极多I/O半导体存储器。在一个实施例中，所述极多I/O半导体存储器为极多I/O DRAM。
根据本发明的另一实施例，提供一种用于测试存储器的方法，其中所述存储器具有存储器阵列，所述存储器阵列具有多个偶数输入缓冲器及奇数输入缓冲器以及多个偶数输出缓冲器及奇数输出缓冲器。所述方法包括：经由至少两个数据输入接垫经由所述多个偶数输入缓冲器及奇数输入缓冲器，将测试数据写入至受测试存储器的存储器单元中；经由所述多个偶数输出缓冲器及奇数输出缓冲器，自所述存储器单元读取所述测试数据；对所述多个偶数输出缓冲器的输出执行第一逻辑操作以获得第一逻辑值且对所述多个奇数输出缓冲器的输出执行第一逻辑操作以获得第二逻辑值；对所述第一逻辑值及所述第二逻辑值执行第二逻辑操作以在至少一个数据输出接垫上输出第三逻辑值；以及基于所述第三逻辑值来判定是否所述存储器单元为有缺陷的抑或无缺陷的。
根据一个实施例，在上述方法中，来自所述至少两个数据输入接垫中的一个的所述测试数据可连续地突发写入至所述偶数输入缓冲器中，且来自所述至少两个数据输入接垫中的另一个的所述测试数据连续地突发写入至所述奇数输入缓冲器中。
根据一个实施例，在上述方法中，所述第一逻辑操作可为异或，且所述第二逻辑操作可为或非。
根据一个实施例，在上述方法中，所述存储器阵列可还包括设置成矩阵形式的多个子阵列，且所述多个子阵列中的每一个包括分成多条偶数位线及多条奇数位线的多条位线。所述方法可还包括：经由所述偶数位线将所述测试数据自所述偶数输入缓冲器写入至所述存储器单元，且经由所述奇数位线将所述测试数据自所述奇数输入缓冲器写入至所述存储器单元。
根据一个实施例，在上述方法中，所述多个子阵列中的每一个可还包括预定数目的备用位线，且所述方法包括：用所述预定数目的备用位线替换所述子阵列中的有缺陷的位线。
根据一个实施例，在上述方法中，一旦检测到所述子阵列中的所述有缺陷的位线，则可用所述位线替换所有所述预定数目的备用位线。
根据一个实施例，在上述方法中，所述存储器可为极多I/O半导体存储器。根据一个实施例，所述极多I/O半导体存储器可为极多I/O DRAM。
如所描述，存储器阵列的I/O缓冲器分成偶数群组及奇数群组，且提供至少两个数据输入接垫以及至少一个数据输出接垫以供测试。以此方式，用于极多I/O存储器的测试可容易地且可能地利用较少测试I/O接垫实施。此外，在不增加存储器配置的复杂度的情况下，可藉由提供逻辑门来完成测试。在不放置过多用于测试存储器的接垫的情况下，方法及电路可容易地应用于具有超大量I/O的存储器配置。
附图说明
图1绘示根据本发明的实施例的用于简要描述的极多I/O DRAM的实例。
图2A及图2B绘示用于存储器的连续突发写入及突发读取操作的示意性时序图。
图3A绘示图1中的存储器阵列的部分。
图3B绘示图3A中所示的存储器阵列的子阵列。
图3C绘示图3B中所示的子阵列的部分。
图3D绘示图3C的变化例。
图4绘示根据本发明的实施例的I/O缓冲器构成。
图5A至图5C绘示根据本发明的实施例的用于执行测试模式写入的概念图。
图6A至图6C绘示根据本发明的实施例的用于执行测试模式读取的概念图。
图7绘示根据本发明的实施例的用于测试极多IO存储器的存储器单元的流程图。
图8绘示用于本发明的实施例的示意性冗余方法。
【符号说明】
100:存储器阵列
120:X解码器
122:Y解码器
124:主放大器
126:FIFO
128:I/O缓冲器
200:子阵列
210、212、214:逻辑门
AD:地址
ADD:地址线
BA:存储器库线
BA0:存储器库编号
BL、BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL1022、BL1023:位线
C:存储器单元
CA0:列地址
CMD:命令行
CK_t、CK:时钟信号
D0、D1:数据输入接垫
D00、D01、D02……D43、Q00、Q01、Q02……Q33:数据
D:输入缓冲器
DRAM:存储器
De:偶数输入缓冲器
Do:奇数输入缓冲器
DQ、DQ0、DQ31:数据端口
LIO:局部I/O
MIO:主I/O
Q:输出缓冲器
Q0、Q1、Q2、Q3:数据输出接垫
Qe:偶数输出缓冲器
Qo:奇数输出缓冲器
RL:读取等待时间
S100、S102、S104、S106、S108:步骤
SA:感测放大器
T1、T2、T3、T5:时序
WL、WLO、WL511:写入等待时间/字线
WR、RD:命令
YSL:选择线
具体实施方式
本发明的测试电路及方法可应用于诸如半导体存储器的具有极多I/O端口的各种存储器。在以下说明中，DRAM仅用于容易地理解本发明的实例，但并不限制本发明的范围。其他可能存储器类型，也可基于本发明的概念来执行测试操作，且必要时可适当地修改。
图1绘示根据本发明的实施例的简要说明极多I/O DRAM的实例。在图1，存储器包含存储器阵列100、X解码器120、Y解码器122、主放大器124、FIFO 126以及I/O缓冲器128。数据可经由数据端口DQ<127:0>写入至I/O缓冲器128中，或从I/O缓冲器128读取数据。基本电路块的功能及操作基本上与现有架构相同或类似，且其实际架构并不影响本实施例的实施，因此省略详细描述。
此外，如图1所示，为了操作根据本发明的实施例在测试模式下的存储器，其包含用于在测试写入模式下将测试数据提供至存储器阵列100的I/O缓冲器128的至少两个数据输入接垫D0、D1，以及包含用于在测试读取模式下自I/O缓冲器128输出测试结果的至少一个数据输出接垫Q0(或数据输出接垫Q1…)。
在图1中，作为实例，存储器具有128I/O缓冲器、两个数据输入接垫D0、D1以及四个数据输出接垫Q0(Q<31:0>)、Q1(Q<63:32>)、Q2(Q<95:64>)以及Q3(Q<127:96>)。测试数据经由数据输入接垫D0、D1写入至存储器阵列100，且从数据输出接垫Q0～Q3输出测试结果。
图2A及图2B绘示用于存储器的连续突发写入及突发读取操作的示意性时序图。如图2A所示，在时钟信号CK_t的时序T1，在命令线(command line)CMD上发出命令WR(写入)，且分别地在地址线ADD及存储器库线(bank line)BA上选择并发出列地址(columnaddress)CA0及存储器库编号BA0，使得数据将写入至所选择的存储器库BA0及列地址CA0上的存储器单元。在写入等待时间WL＝1的情况下，在时序T2开始将数据写入至所选择的存储器单元。接着，在时序T3、时序T5…，连续发出写入命令WR及地址ADD及存储器库BA。因此，经由端口D[511:0]将数据D00、D01、D02、…、D43连续地突发写入至所选择的存储器单元中。
在图2B，简要地绘示用于连续突发读取操作的时序图。如图2B所示，如图2A所示，在时钟信号CK_t的时序T1，在命令行CMD上发布命令RD(读取)，且分别地在地址线ADD及存储器库线BA上选择并发布列地址CA0及存储器库编号BA0，使得将从所选择的存储器库BA0及列地址CA0上的存储器单元读取数据。在读取等待时间RL＝4的情况下，例如在时序T5开始从所选择的存储器单元读取数据。接着，在时序T3、T5…，连续发出读取命令RD及地址ADD及存储器库BA。因此，经由端口Q[511:0]从所选择的存储器单元连续地突发读取数据Q00、Q01、Q02、…、Q33。
因此，大体而言，当存在测试数据待写入至极多I/O存储器(如DRAM)或从极多I/O存储器(如DRAM)读取时，利用突发写入及读取，用于数据的输入及输出的I/O接垫的数量需要相同。根据本发明，数据输入接垫将减少为至少两个(图1的数据输入接垫D0、D1)且数据输出接垫将减少为至少一个(图1的数据输出接垫Q0、Q2)。
图3A绘示图1的存储器阵列的部分。在图3A，其绘示具有64MB的存储器阵列100的左侧部分，且还包含8X 16个子阵列，亦即阵列在列方向(位线方向)上分成16个部分(部分0至部分15)且在行方向(字线方向)上分成8个部分，亦即呈现矩阵形式。此外，同一列中的子阵列由选择线YSL进一步连接。举例而言，选择线YSL可用于将8个BL对连接至8个局部I/O对(local I/O pair；LIO pair)。
图3B绘示图3A所示的存储器阵列的子阵列。如图3B所示，图3B的子阵列200还包含多条字线WL、与多条字线相交的多条位线BL以及多个存储器单元C，其中的每一存储器单元C设置在字线及位线的每一交叉点上。此外，还包含多个感测放大器(sense amplifier；SA)以相应地连接至对应位线。在图3B所示的实例中，存在512条字线(字线WL0～WL511)、1024条位线BL(位线BL0～BL1023)以及1024个感测放大器(512个SA设置于子阵列200的上部部分且另外512个SA设置在子阵列200的下部部分)。
图3C绘示图3B所示的子阵列的部分。在图3C，其绘示位线BL0～BL7、8对LIO以及8对主I/O(main I/O；MIO)。举例而言，偶数位线BL0、BL2、BL4及BL6分别地连接至子阵列200的上部部分的4对LIO(第一组)，且奇数位线BL1、BL3、BL5及BL7分别地连接至子阵列200的下部部分的另外4对LIO(第二组)。此外，8对MIO与子阵列200的上部部分及下部部分中的4对LIO的两组。在此状况下，位线BL<0，2，4，6>分别地连接至MIO<0，2，4，6>，且位线BL<1，3，5，7>分别地连接至MIO<1，3，5，7>。因此，可经由偶数数据端口DQ<even>从位线BL<0，2，4，6>突发读取数据或将数据突发写入至位线BL<0，2，4，6>，位线BL<0，2，4，6>分别地连接至MIO<0，2，4，6>，且可经由奇数数据端口DQ<odd>从位线BL<1，3，5，7>突发读取数据或将数据突发写入至位线BL<1，3，5，7>，位线BL<1，3，5，7>分别地连接至MIO<1，3，5，7>。
在图3C中所示的构成，子阵列200还包括多条位线，如位线BL～BL1023，且多条位线BL0～BL1023亦分成偶数位线BL0、BL2、BL4、…、BL1022及奇数位线BL1、BL3、BL5、…、BL1023，其中偶数位线BL0、BL2、BL4、…、BL1022与奇数位线BL1、BL3、BL5…BL1023彼此交错。此外，将来自偶数输入缓冲器De(来自数据输入接垫D0)的测试数据写入至偶数位线(如BL0、BL2…BL6)，且将来自奇数输入缓冲器Do(来自数据输入接垫D1)的测试数据写入至奇数位线(如BL1、BL3…BL7)。
图3D绘示图3C的变化例。如3D所示，在此状况下，位线BL<0，1，2，3>分别地连接至MIO<0，2，4，6>，且位线BL<4，5，6，7>分别地连接至MIO<1，3，5，7>。因此，可经由偶数数据端口DQ<even>从位线BL<0，1，2，3>突发读取数据或将数据突发写入至位线BL<0，1，2，3>，位线BL<0，1，2，3>分别地连接至MIO<0，2，4，6>，且可经由奇数数据端口DQ<odd>从位线BL<4，5，6，7>突发读取数据或将数据突发写入至位线BL<4，5，6，7>，位线BL<4，5，6，7>分别地连接至MIO<1，3，5，7>。位线BL与MIO之间的映射可基于设计需求来适当地修改。此外，经由选择线YSL，可根据接收到的地址在位线BL0～BL1023中选择8个邻接位线BL。
图4绘示根据本发明的实施例的I/O缓冲器构成。如图4所示，图1的I/O缓冲器128可包括输入缓冲器D及输出缓冲器Q。输入缓冲器D可进一步分成偶数输入缓冲器De及奇数输入缓冲器Do，且输出缓冲器Q可进一步分成偶数输出缓冲器Qe及奇数输出缓冲器Qo。
根据本发明的实施例，可经由至少两个数据输入接垫D0、D1将测试数据突发写入至存储器阵列100的存储器单元。举例而言，经由数据输入接垫D0将测试数据突发写入至存储器的偶数输入缓冲器De<0，2，4，6，8…>，且经由数据输入接垫D1将测试数据突发写入至存储器的奇数输入缓冲器Do<1，3，5，7，9…>。在测试数据写入至输入缓冲器128之后，测试数据将依次转移至每一子阵列所对应的FIFO 126。接着，经由MIO<0，2，4，6>及MIO<1，3，5，7>传输测试数据且进一步经由如图3A至图3D所示的8对LIO将测试数据写入至存储器单元中。以此方式，将测试数据连续写入至受测试的存储器单元。在测试读取模式下，将读取之前写入至存储器单元中的测试数据。经由MIO<7:0>传输测试数据，且接着依次传输至FIFO126及输出缓冲器128。
接着，参考图5A至图5C、图6A至图6C以及图7来进一步详细说明本实施例的存储器的测试电路及方法。
图5A至图5C绘示根据本发明的实施例的用于执行测试模式写入的概念图。如图5A所示，其绘出存储器阵列100(参考图1)的左侧部分(例如64MB的大小)，且具有作为I/O端口的64端口DQ<63:0>。在图5A，其绘出测试数据写入至输入缓冲器D<7:0>的例子，亦即数据长度为8，但本发明并不限于此例。数据长度可基于设计需求来修改，如D<31:0>或D<63:0>。
图5B绘示用于测试的测试数据如何写入至输入缓冲器128中(突发写入)的示意图。如图5B所示，I/O缓冲器128还包括输入缓冲器D<0，1，2，3，4…>及输出缓冲器Q<0，1，2，3，4…>。根据本发明的实施例，输入缓冲器D<0，1，2，3，4>进一步分成偶数输入缓冲器De<0，2，4，6…>及奇数输入缓冲器Do<1，3，5，7…>，且输出缓冲器Q<0，1，2，3，4…>进一步分成偶数输入缓冲器Qe<0，2，4，6…>及奇数输入缓冲器Qo<1，3，5，7…>。
在测试模式写入，使用两个路径D0、D1，将外部提供的测试数据经由输入缓冲器D<0，1，2，3，4…>连续写入至受测试的存储器单元中。亦即，测试数据将使用数据输入接垫D0写入至偶数输入缓冲器De<0，2，4，6…>且使用数据输入接垫D1写入至奇数输入缓冲器Do<1，3，5，7，…>。以此方式，来自数据输入接垫D0的测试数据及来自数据输入接垫D1的测试数据可并行写入至偶数输入缓冲器De<0，2，4，6…>及奇数输入缓冲器Do<1，3，5，7，…>。在其他实施例，数据输入接垫可为四个(数据输入接垫D0～D3)或大于四个，其取决于设计需求。
如图5C中所示，在时钟信号CK的时序T2，发出写入WR的命令CMD，发出CA0的地址AD<8:0>且选择写入存储器库0(BA)。接着，在时钟信号CK的时序T3，经由数据输入接垫D0及数据输入接垫D1连续写入待写入测试数据。将经由数据输入接垫D0写入至存储器阵列100的存储器单元的测试数据写入至偶数输入缓冲器De<0，2，4，6，8…>，且将经由数据输入接垫D1写入至存储器阵列100的存储器单元的测试数据写入至奇数输入缓冲器Do<1，3，5，7，9…>。
因此，因为一个存储器芯片可共用两个共同数据输入接垫D0、D1，且输入缓冲器分成偶数输入缓冲器及奇数输入缓冲器，因此接收测试数据的输入接垫可大为减少。此外，可将任何测试数据图案写入至邻接存储器单元，以藉由使用数据输入接垫D0/数据输入接垫D1来检测有缺陷的存储器单元。
在将测试数据写入至存储器之后，且将执行测试模式读取，以完成测试操作。接着，在下文进一步详细说明测试模式读取。
图6A至图6C绘示根据本发明的实施例的用于执行测试模式读取的概念图。在图6A，其绘示存储器阵列100(参考图1)的左侧部分(例如64MB的大小)，且具有作为I/O端口的64端口DQ<63:0>。在图6A，从输出缓冲器Q<31:0>读取测试数据的例子，亦即数据长度为32，但本发明并不限于此例。数据长度可基于需求来修改，如Q<64:0>或更长。此外，在此实施例，提供两个数据输出接垫Q0及Q1来提供测试结果。数据输出接垫Q0是提供为从输出缓冲器Q<31:0>的输出来输出测试结果，且输出接垫Q1是提供为从输出缓冲器Q<63:32>的输出来输出测试结果。
接着，参考图6B及图6C来进一步说明测试模式读取。在图6B，将在从对应于端口DQ0～DQ31的输出缓冲器Q<31:0>读取测试数据(突发读取)的情况下说明测试模式读取。输出缓冲器Q<31:0>也分成偶数输出缓冲器Qe<0，2，4，6…30>及奇数输出缓冲器Qo<1，3，5，7…31>。
如图6C中所示，在时钟信号CK的时序T2，发出读取RD的命令CMD，发出CA0的地址AD<8:0>且选择待读取存储器库0(BA)。接着，在时钟信号CK的时序T5，经由数据输出接垫Q0、Q1、…、Q15来连续提供测试结果，即“通过”或“不通过”。
先前写入至存储器单元的测试数据是以突发方式经由输出缓冲器Q<31:0>连续读取。亦即，测试数据是从存储器单元读取，且接着经由FIFO 126将测试数据传输至输出缓冲器Q<31:0>。
此外，测试电路可还包括第一逻辑门210、第二逻辑门212以及第三逻辑门214。根据本发明的一个实施例，第一逻辑门210及第二逻辑门212可为异或门，且第三逻辑门214可为或非门。异或门210、异或门212以及或非门214将用以说明测试操作，但非用以限制本发明的实施。如图6B中所示，将偶数输出缓冲器Qe<0，2，4…30>的输出输入至异或门210且将奇数输出缓冲器Qo<1，3，5…31>的输出输入至异或门212。接着，将异或门210、异或门212的输出(第一逻辑值及第二逻辑值)输入至或非门214，且产生接着经由数据输出接垫Q0输出的测试结果。数据输出接垫Q0上的值Q0将指示显示受测试的存储器单元为有缺陷的抑或无缺陷的测试结果。
此外，第一逻辑门210、第二逻辑门212以及第三逻辑门214的设置对应于每一数据输出接垫。若提供两个数据输出接垫Q0、Q1，则亦提供两组的第一逻辑门210、第二逻辑门212以及第三逻辑门214，以供执行每一数据输出接垫的逻辑操作。
当每个偶数输出缓冲器Qe<0，2，4，30>具有相同数据且每个奇数输出缓冲器Qo<1，3，5…31>具有相同数据时，异或门210的输出应为“0”，亦即“通过”(无缺陷)，且异或门212的输出(奇数DQ)应为0，亦即“通过”，否则异或门210或异或门212的输出将为1，亦即“不通过”(发现有缺陷)。当异或门210、异或门212的两个输出为0时，或非门214的输出将为“1”，亦即“通过”，其意味着存储器单元并无缺陷。相反地，当异或门210、异或门212的两个输出并不都为0时，或非门214的输出将为“0”，亦即“不通过”，其意味着存储器单元有缺陷。
总而言之，本发明提供一种具有测试功能的存储器的设置。存储器可包括存储器阵列、至少两个数据输入接垫D0、D1、第一逻辑门210、第二逻辑门212、第三逻辑门214以及至少一个数据输出接垫Q0。存储器阵列具有存储器单元、多个输入缓冲器(诸如D<511:0>)以及多个输出缓冲器(诸如Q<511:0>)，其中多个输入缓冲器D<511:0>分成偶数输入缓冲器De<0，2，4…510>及奇数输入缓冲器Do<1，3，5…511>，且多个输出缓冲器Q<511:0>分成偶数输出缓冲器Qe<0，2，4…510>及奇数输出缓冲器Qo<1，3，5…511>。至少两个数据输入接垫D0、D1在测试写入模式下分别地经由偶数输入缓冲器De<0，2，4，…510>及奇数输入缓冲器Do<1，3，5…511>将测试数据提供至所述存储器单元。第一逻辑门210在测试读取模式下对偶数输出缓冲器Qe<0，2，4，…510>的输出执行第一逻辑操作(如异或)。第二逻辑门在测试读取模式下对奇数输出缓冲器Qo<1，3，5…511>的输出执行第一逻辑操作。第三逻辑门214对第一逻辑门210及第二逻辑门212的输出执行第二逻辑操作(如或非)。至少一个数据输出接垫Q0，耦接至用于提供存储器单元的测试结果(如“通过”或“不通过”)的第三逻辑门214的输出。
在上述设置中，藉由将I/O缓冲器分成偶数群组及奇数群组且提供至少两个数据输入接垫以及至少一个数据输出接垫，用于极多I/O存储器的测试可容易地且可能利用较少测试I/O接垫来实施。
图7绘示根据本发明的实施例的用于测试极多IO存储器的存储器单元的流程图。如图7及图5A至图5B中所示，在步骤S100，经由多个偶数输入缓冲器及奇数输入缓冲器经由至少两个数据输入接垫将测试数据写入至受测试的存储器的存储器单元中。举例而言，将来自数据输入接垫D0的测试数据连续写入至偶数输入缓冲器De<0，2，4，6…62>中，且将来自数据输入接垫D1的测试数据连续写入至奇数输入缓冲器Do<1，3，5，7…63>中。在实施例中，两个数据输入接垫(或线)用于输入测试数据，故测试极多I/O存储器(如DRAM)可变为容易且可实施。
接着，在步骤S102，经由多个偶数输出缓冲器及奇数输出缓冲器，从存储器单元读取测试数据。举例而言，如图6B中所示，从偶数输出缓冲器Qe<0，2，4，6…30>及奇数输出缓冲器Qo<1，3，5，7…31>读取测试数据。
在步骤S104且如图6B中所示，对多个偶数输出缓冲器的输出执行第一逻辑操作以获得第一逻辑值且对多个奇数输出缓冲器的输出执行第一逻辑操作以获得第二逻辑值。第一逻辑操作可为异或。在此实例中，多个偶数输出缓冲器Qe<0，2，4，6…30>的输出提供至异或门210且产生第一逻辑值(亦即，异或门210的输出)，且多个奇数输出缓冲器Qo<1，3，5，7…31>的输出提供至异或门212且产生第二逻辑值(亦即，异或门212的输出)。
在步骤S106，进一步对第一逻辑值及第二逻辑值执行第二逻辑操作以在至少一个数据输出接垫上输出第三逻辑值。第二逻辑操作可为或非。在此实例中，将异或门210、异或门212的输出(亦即第一逻辑值及第二逻辑值)提供至或非门214，且经由数据输出接垫Q0输出第三逻辑值(亦即或非门214的输出)。输出缓冲器Q<63:32>上的测试操作是相同的，且数据输出接垫Q1将根据输出缓冲器Q<63:32>的测试读取来输出测试结果。
在步骤S108，可基于第三逻辑值来判定存储器单元为有缺陷的抑或无缺陷的。因此，根据Q0、Q1(第三逻辑值)，其可以指示受测试的存储器单元为通过(逻辑“1”)或不通过(逻辑“0”)。
根据本发明的测试方法，至少两个数据输入接垫(数据输入接垫D0、数据输入接垫D1)及至少一个数据输出接垫(Q0)用于测试极多IO存储器，且在不需要设置过多用于测试存储器的接垫的情况下，使具有超大量I/O的存储器的测试容易且可执行。
图8绘示用于本发明的实施例的示意性冗余方法。如图8中所示，在实施例中，例如针对每一子阵列进一步提供四个备用YSL线(位线)。在执行测试之后，若在子阵列中发现任何有缺陷的存储器单元，则用备用YSL线替换所有YSL线，而不管有缺陷的存储器单元在何处。基本上，可利用8(端口DQ)的数量读取或写入每一子阵列。因此，冗余方法可以并行替换4×8的数量。在此方法中，当Q<31:0>的1具有有缺陷的存储器单元时，Q0显示不通过结果(如图6B中的＝“0”)，且可根据Q0结果藉由备用YSL替换有缺陷的YSL。
总而言之，根据本发明，藉由将I/O缓冲器分成偶数群组及奇数群组且提供至少两个数据输入接垫以及至少一个数据输出接垫，用于极多I/O存储器的测试可容易地且可能地藉由较少测试I/O接垫实施。此外，在不增加存储器配置的复杂度的情况下，可藉由提供逻辑门来完成测试。在不放置过多用于测试存储器的接垫的情况下，方法及电路可容易地应用于具有超大量I/O的存储器配置。
本领域技术人员将显而易见，可在不脱离本发明的范围或精神的情况下，对所发明实施例作出各种修改及变化。鉴于是前述，本发明意欲涵盖修改及变化，其限制条件为所述修改及变化在随附权利要求书及其等效物的范围内。

Claims (17)

1.一种具有测试功能的存储器，包括：
存储器阵列，具有存储器单元及多个输入缓冲器以及多个输出缓冲器，其中所述多个输入缓冲器分成偶数输入缓冲器及奇数输入缓冲器，且所述多个输出缓冲器分成偶数输出缓冲器及奇数输出缓冲器；
至少两个数据输入接垫，在测试写入模式下分别地经由所述偶数输入缓冲器及所述奇数输入缓冲器将测试数据提供至所述存储器单元；
第一逻辑门，在测试读取模式下对所述偶数输出缓冲器的输出执行第一逻辑操作；
第二逻辑门，在所述测试读取模式下对所述奇数输出缓冲器的输出执行所述第一逻辑操作；及
第三逻辑门，对所述第一逻辑门及所述第二逻辑门的输出执行第二逻辑操作；以及
至少一个数据输出接垫，耦接至用于提供所述存储器单元的测试结果的所述第三逻辑门的输出。
2.如权利要求1所述的具有测试功能的存储器，其中所述第一逻辑门及所述第二逻辑门为异或(XOR)门，且所述第三逻辑门为或非(NOR)门。
3.如权利要求1所述的具有测试功能的存储器，其中所述存储器阵列还包括多个子阵列，设置成矩阵形式的，及
所述多个子阵列中的每一个包括多条位线，所述多条位线分成多条偶数位线及多条奇数位线，
所述偶数位线与所述奇数位线彼此交错，以及
来自所述偶数输入缓冲器的所述测试数据经由所述偶数位线写入至所述存储器单元中，且来自所述奇数输入缓冲器的所述测试数据经由所述奇数位线写入至所述存储器单元中。
4.如权利要求3所述的具有测试功能的存储器，其中所述多个子阵列中的每一个还包括：
第一组局部I/O线，经由相应感测放大器连接至所述偶数位线；
第二组局部I/O线，经由相应感测放大器连接至所述奇数位线；以及
一组主I/O线，与所述第一组局部I/O线及所述第二组局部I/O线相交。
5.如权利要求4所述的具有测试功能的存储器，其中所述一组主I/O线的数目等于所述第一组局部I/O线及所述第二组局部I/O线的数目。
6.如权利要求3所述的具有测试功能的存储器，其中所述多个子阵列中的每一个还包括用于替换所述子阵列中的有缺陷的位线的预定数目的备用位线。
7.如权利要求6所述的具有测试功能的存储器，一旦检测到所述子阵列中的所述有缺陷的位线，则用所述位线替换所有所述预定数目的备用位线。
8.如权利要求1所述的具有测试功能的存储器，其中所述存储器为极多I/O半导体存储器。
9.如权利要求8所述的具有测试功能的存储器，其中所述极多I/O半导体存储器为极多I/O DRAM。
10.一种用于测试存储器的方法，所述存储器具有存储器阵列，所述存储器阵列具有多个偶数输入缓冲器及奇数输入缓冲器以及多个偶数输出缓冲器及奇数输出缓冲器，所述测试存储器的方法包括：
经由至少两个数据输入接垫，并经由所述多个偶数输入缓冲器及奇数输入缓冲器，将测试数据写入至受测试的所述存储器的存储器单元中，
经由所述多个偶数输出缓冲器及奇数输出缓冲器，从所述存储器单元读取所述测试数据；
对所述多个偶数输出缓冲器的输出执行第一逻辑操作以获得第一逻辑值，且对所述多个奇数输出缓冲器的输出执行第一逻辑操作以获得第二逻辑值；
对所述第一逻辑值及所述第二逻辑值执行第二逻辑操作以在至少一个数据输出接垫上输出第三逻辑值；以及
基于所述第三逻辑值来判定所述存储器单元为有缺陷的抑或无缺陷的。
11.如权利要求10所述的用于测试存储器的方法，其中来自所述至少两个数据输入接垫中的个的所述测试数据连续地突发写入至所述偶数输入缓冲器中，且来自所述至少两个数据输入接垫中的另一个的所述测试数据连续地突发写入至所述奇数输入缓冲器中。
12.如权利要求10所述的用于测试存储器的方法，其中所述第一逻辑操作为异或，且所述第二逻辑操作为或非。
13.如权利要求10所述的用于测试存储器的方法，其中所述存储器阵列还包括设置成矩阵形式的多个子阵列，且所述多个子阵列中的每一个包括分成多条偶数位线及多条奇数位线的多条位线，且所述方法还包括：
经由所述偶数位线将所述测试数据自所述偶数输入缓冲器写入至所述存储器单元，以及
经由所述奇数位线将所述测试数据自所述奇数输入缓冲器写入至所述存储器单元。
14.如权利要求13所述的用于测试存储器的方法，其中所述多个子阵列中的每一个还包括预定数目的备用位线，且所述用于测试存储器的方法包括：
用所述预定数目的备用位线替换所述子阵列中的有缺陷的位线。
15.如权利要求14所述的用于测试存储器的方法，其中一旦检测到所述子阵列中的所述有缺陷的位线，则用所述位线替换所有所述预定数目的备用位线。
16.如权利要求10所述的用于测试存储器的方法，其中所述存储器为极多I/O半导体存储器。
17.如权利要求16所述的用于测试存储器的方法，其中所述极多I/O半导体存储器为极多I/O DRAM。
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