JP2006313645A

JP2006313645A - 半導体記憶装置

Info

Publication number: JP2006313645A
Application number: JP2006229488A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-07-03
Filing date: 2006-08-25
Publication date: 2006-11-16

Abstract

【課題】高速かつ効率的にデータ転送およびアクセスのできる半導体記憶装置を提供する。
【解決手段】内部データバス（ＩＯ）と外部データバス（ＥＸＤＢ）との間の接続を、変換演算回路（７０４）により動作モード等に応じて切換える。効率的にバスを利用してデータの転送を行うことができ、また、データ配列の変換も容易に実現することができる。
【選択図】図７９

Description

この発明は半導体記憶装置に関し、特に、高速でアクセスすることのできるダイナミック型半導体記憶装置に関する。

図９７は、従来の半導体記憶装置の要部の構成を概略的に示す図である。図９７において、半導体記憶装置は、複数のアレイブロックＭＢａ〜ＭＢｎを含む。アレイブロックＭＢａ〜ＭＢｎの各々は、行列状に配置される複数のメモリセルＭＣと、各行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線ＷＬと、各列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対ＢＬＰを含む。図９７においては、アレイブロックＭＢａ〜ＭＢｎ各々において、１本のワード線ＷＬと１つのビット線対ＢＬＰを代表的に示す。

アレイブロックＭＢａ〜ＭＢｎそれぞれに対応して、ＸデコーダＸＤａ〜ＸＤｎ、センスアンプ帯ＳＡＢａ〜ＳＡＢｎおよびセレクタ帯ＳＴＲａ〜ＳＴＲｎが配置され、またアレイブロックＭＢａ〜ＭＢｎに共通にＹデコーダＹＤおよびグローバルＩ／Ｏ線ＧＩ／Ｏが設けられる。

ＸデコーダＸＤａ〜ＸＤｎは活性化時、与えられた行アドレス信号（この経路は示さず）をデコードし、対応のアレイブロックＭＢａ〜ＭＢｎのアドレス指定された行に対応して配置されたワード線を選択状態へと駆動する。

センスアンプ帯ＳＡＢａ〜ＳＡＢｎは、対応のアレイブロックＭＢａ〜ＭＢｎの各列（ビット線対ＢＬＰ）に対応して配置されるセンスアンプを含み、活性化時、対応のビット線対ＢＬＰ上に現れたメモリセルデータを検知し増幅しラッチする。

ＹデコーダＹＤは、与えられた列アドレス信号をデコードし、アドレス指定された列を選択する列選択信号を列選択信号線ＣＳ上に伝達する。セレクタ帯ＳＴＲａ〜ＳＴＲｎは、ＹデコーダＹＤから列選択信号線ＣＳ上に伝達された列選択信号と図示しないアレイブロック選択信号とに応答して、アレイブロック選択信号の指定するアレイブロックのアドレス指定された列（ビット線対ＢＬＰ）をグローバルＩ／ＯバスＧＩ／Ｏへ接続する。

グローバルＩ／ＯバスＧＩ／Ｏには、データ読出時に活性化され、グローバルＩ／ＯバスＧＩ／Ｏ上のデータを増幅して内部リード／ライトバスＲＷＢＳ上へ伝達するリードドライバＲＤＲと、データ書込時に活性化され、内部リード／ライトバスＲＷＢＳ上のデータをバッファ処理してグローバルＩ／ＯバスＧＩ／Ｏへ伝達するライトドライバＷＤＲが設けられる。

リード／ライトバスＲＷＢＳとデータ入出力端子ＤＱとの間に、データ読出時に活性化され、内部リード／ライトバスＲＷＢＳ上のデータをバッファ処理してデータ入出力端子ＤＱへ出力する出力バッファＯＢＦと、データ書込時に活性化され、データ入出力端子ＤＱへ与えられたデータ信号から内部書込データを生成して内部リード／ライトバスＲＷＢＳへ伝達する入力バッファＩＢＦが設けられる。

図９７に示す半導体記憶装置においては、複数のアレイブロックＭＢａ〜ＭＢｎのうち１つのアレイブロックのみが活性化される。ここで、「アレイ活性化」は、アレイにおいてワード線が選択状態とされ、この選択されたワード線に接続されるメモリセルのデータが各ビット線対ＢＬＰ上に読出されてセンスアンプにより増幅される状態を示す。アレイブロック選択信号により指定されたアレイブロックに対してのみデータの書込／読出が行なわれる。

図９８は、図９７に示すアレイブロックＭＢａ〜ＭＢｎの内部構成を詳細に示す図である。図９８においては、１つのアレイブロックの１列に関連する部分の構成を代表的に示す。また、１本のワード線ＷＬのみが示される。

図９８において、ビット線対ＢＬＰは、互いに相補なデータ信号を伝達するビット線ＢＬおよびＺＢＬを含む。ビット線ＢＬとワード線ＷＬの交差部に配置されるメモリセルＭＣは、データを電荷の形態で格納するキャパシタＭＱと、ワード線ＷＬ上の信号電位に応答して、メモリキャパシタＭＱをビット線ＢＬへ接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。

センスアンプ帯ＳＡＢに含まれるセンスアンプＳＡは、ビット線ＢＬに接続される一方導通端子と、ビット線ＺＢＬに接続されるコントロールゲートと、センスアンプ活性化信号Ｖｐを受ける他方導通端子とを有するｐチャネルＭＯＳトランジスタＰ１と、ビット線ＺＢＬに接続される一方導通端子と、ビット線ＢＬに接続されるコントロールゲートと、センスアンプ活性化信号Ｖｐを受ける他方導通端子とを有するｐチャネルＭＯＳトランジスタＰ２と、ビット線ＢＬに接続される一方導通端子と、ビット線ＺＢＬに接続されるコントロールゲートと、センスアンプ活性化信号Ｖｎを受ける他方導通端子とを有するｎチャネルＭＯＳトランジスタＮ４と、ビット線ＺＢＬに接続される一方導通端子と、ビット線対ＢＬに接続されるコントロールゲートと、センスアンプ活性化信号Ｖｎを受ける他方導通端子とを有するｎチャネルＭＯＳトランジスタＮ５を含む。

ｐチャネルＭＯＳトランジスタＰ１およびＰ２は、フリップフロップを構成し、センスアンプ活性化信号Ｖｐの活性化時（ハイレベル）、ビット線ＢＬおよびＺＢＬのうちの電位の高いビット線をハイレベルへ駆動する。ｎチャネルＭＯＳトランジスタＮ４およびＮ５も、フリップフロップを構成し、センスアンプ活性化信号Ｖｎの活性化時（ローレベル）、ビット線ＢＬおよびＺＢＬの低電位のビット線をローレベルへ駆動する。

アレイブロックＭＢ♯Ａ（ＭＢａ〜ＭＢｎのいずれか）に対しては、ローカルＩ／Ｏ線ＬＩＯａおよびＬＩＯｂからなるローカルＩ／ＯバスＬＩ／ＯＡが配置される。

セレクタ帯ＳＴＲはビット線ＢＬおよびＺＢＬに対して設けられ、列選択信号ＣＳ（図９７に示す列選択信号線上に伝達される信号であり、同じ符号で示す）に応答してビット線ＢＬおよびＺＢＬをローカルＩ／Ｏ線ＬＩＯａおよびＬＩＯｂへ接続する列選択ゲートＣＳＥＬと、アレイブロック選択信号ＴＧＡに応答してローカルＩ／Ｏ線ＬＩＯａおよびＬＩＯｂをグローバルＩ／ＯバスＧＩ／Ｏを構成するグローバルＩ／Ｏ線ＧＩＯａおよびＧＩＯｂへそれぞれ接続するブロック選択ゲートＢＳＥＬＡを含む。列選択ゲートＣＳＥＬは、ビット線ＢＬとローカルＩ／Ｏ線ＬＩＯａの間に配置されるｎチャネルＭＯＳトランジスタで構成されるトランスファゲートＮ６と、ビット線ＺＢＬとローカルＩ／Ｏ線ＬＩＯｂの間に配置されるｎチャネルＭＯＳトランジスタで構成されるトランスファゲートＮ７を含む。ブロック選択ゲートＢＳＥＬＡは、ローカルＩ／Ｏ線ＬＩＯａとグローバルＩ／Ｏ線ＧＩＯａの間に配置されるｎチャネルＭＯＳトランジスタで構成されるトランスファゲートＮ８と、ローカルＩ／Ｏ線ＬＩＯｂとグローバルＩ／Ｏ線ＧＩＯｂの間に配置されるｎチャネルＭＯＳトランジスタで構成されるトランスファゲートＮ９を含む。

図９８においては、また別のアレイブロックＭＢ♯Ｂに対して設けられるブロック選択ゲートＢＳＥＬＢを示す。このブロック選択ゲートＢＳＥＬＢは、ブロック選択信号ＴＧＢに応答して、このアレイブロックＭＢ♯Ｂに対して配置されるローカルＩ／Ｏ線をグローバルＩ／ＯバスＧＩ／Ｏへ接続する。

リードドライバＲＤＲは、このグローバルＩ／ＯバスＧＩ／Ｏ上に現れた相補的な信号を差動増幅して内部リード／ライトバスＲＷＢＳへ伝達する。ライトドライバＷＤＲは、内部リード／ライトバスＲＷＢＳ上の信号を増幅して相補書込データを生成してグローバルＩ／Ｏバス線ＧＩＯａおよびＧＩＯｂ上に伝達する。

ビット線ＢＬおよびＺＢＬには、イコライズ信号ＥＱに応答してビット線ＢＬおよびＺＢＬを所定のプリチャージ電位Ｖｐｒにプリチャージしかつイコライズするプリチャージ／イコライズ回路ＥＰが設けられる。このイコライズ／プリチャージ回路ＥＰは、イコライズ信号ＥＱに応答してビット線ＢＬおよびＺＢＬを接続するｎチャネルＭＯＳトランジスタＮ１と、イコライズ信号ＥＱに応答してプリチャージ電位Ｖｐｒをビット線ＢＬへ伝達するｎチャネルＭＯＳトランジスタＮ２と、イコライズ信号ＥＱに応答してプリチャージ電位Ｖｐｒをビット線ＺＢＬへ伝達するｎチャネルＭＯＳトランジスタＮ３を含む。イコライズ信号ＥＱは、この半導体記憶装置のスタンバイサイクル時において活性状態のハイレベルとされる。次に動作について説明する。

今、画像データ処理などにおいてよく行なわれる、ある画素データを別の画素データで書換える動作を考える。このような動作は、画像の複製の処理などにおいて実行される。今、特に、１つのアレイブロックＭＢ♯Ａから別のアレイブロックＭＢ♯Ｂへ画素データを転送する動作をその動作波形図である図９９を参照して説明する。図９９においては、アレイブロックＭＢ♯Ａに関連する制御信号およびローカルＩ／Ｏバスは、その末尾に文字「Ａ」を付し、アレイブロックＭＢ♯Ｂについての制御信号およびローカルＩ／Ｏ線等については、その末尾に「Ｂ」を付して示す。

ロウアドレスストローブ信号ＺＲＡＳがハイレベルの非活性状態においては、イコライズ信号ＥＱＡおよびＥＱＢはともに活性状態のハイレベルにある。アドレスストローブ信号ＺＲＡＳがローレベルの活性状態とされると、この半導体記憶装置のメモリセル選択動作が始まる。今、外部から与えられるアドレス信号（図示せず）がアレイブロックＭＢ♯Ａを指定しているため、このアレイブロックＭＢ♯Ａに対してのイコライズ信号ＥＱＡがローレベルとされ、イコライズ／プリチャージ回路ＥＰが非活性状態とされる。これにより、アレイブロックＭＢ♯Ａにおいてビット線ＢＬおよびＺＢＬはプリチャージ電位Ｖｐｒでフローティング状態とされる。続いて、図９７に示すＸデコーダによりロウアドレスストローブ信号ＺＲＡＳの立下がり時に与えられたアドレス信号に従って、アレイブロックＭＢ♯Ａにおいてワード線ＷＬＡが選択され、ワード線ＷＬＡ上の電位が上昇する。これにより、ビット線対ＢＬＰ上に、この選択ワード線ＷＬＡに接続されるメモリセルのデータが読出され、ビット線対ＢＬＰＡの電位がこの選択メモリセルデータに応じて変化する。図９９においては、ハイレベルのデータが読出された場合の波形が一例として示される。

次いで、所定時間が経過し、ビット線対ＢＬＰＡのビット線ＢＬＡおよびＺＢＬＡの電位差が十分に大きくなると、センスアンプ活性化信号ＶｐおよびＶｎが活性状態とされて、センスアンプ帯ＳＡＢＡに含まれるセンスアンプＳＡが、このビット線対ＢＬＰＡ上の電位を差動的に増幅する。

センスアンプＳＡにより、ビット線ＢＬおよびＺＢＬの電位差が十分に拡大した後、ＹデコーダＹＤからの列選択信号ＣＳＡが選択状態を示すハイレベルに立上がり、列選択ゲートＣＳＥＬが導通し、ビット線ＢＬおよびＺＢＬがローカルＩ／Ｏ線ＬＩＯａおよびＬＩＯｂに接続される。

次いで、図示しないブロックデコーダからのブロック選択信号ＴＧＡが選択状態を示すハイレベルとされ、ブロック選択ゲートＢＳＥＬＡが導通し、ローカルＩ／Ｏ線ＬＩＯａおよびＬＩＯｂがグローバルＩ／Ｏ線ＧＩＯａおよびＧＩＯｂに接続される。これにより、センスアンプＳＡにより検知増幅された選択メモリセルデータがグローバルＩ／ＯバスＧＩ／Ｏ上に伝達される。

この後、リードドライバＲＤＲが活性化され、このグローバルＩ／ＯバスＧＩ／Ｏ上に与えられた信号を差動増幅し、内部読出データを生成して内部リード／ライトバスＲＷＢＳ上に伝達する。この内部リード／ライトバスＲＷＢＳ上の内部読出データは、出力バッファＯＢＦ（図９７参照）を介してデータ入出力端子ＤＱへ伝達される。この読出されたデータは、半導体記憶装置の別のアレイブロックに再書込みするため、一旦レジスタなどの外部に設けられたデータ保持手段に格納される。半導体記憶装置においては別のワード線を選択するためにアレイプリチャージ動作が行なわれる。すなわち、ロウアドレスストローブ信号ＺＲＡＳを非活性状態のハイレベルとし、選択アレイブロックＭＢ♯Ａの選択ワード線ＷＬＡを非選択状態とし、メモリセルＭＣに含まれるアクセストランジスタＭＴを非導通状態とする。この後、センスアンプ活性化信号ＶｐおよびＶｎを非活性状態とし、次いでイコライズ信号ＥＱＡをハイレベルとして、イコライズ／プリチャージ回路ＥＰを活性化して、ビット線対ＢＬＰＡのビット線ＢＬおよびＺＢＬを中間電位Ｖｐｒにプリチャージする。このときまた、列選択信号ＣＳＡはローレベルの非選択状態とされており、ビット線対ＢＬＰＡとローカルＩ／Ｏ線ＬＩ／ＯＡとは切離され、またローカルＩ／ＯバスＬＩ／ＯＡとグローバルＩ／ＯバスＧＩ／Ｏも切離される。またデータ入出力端子ＤＱの出力バッファＯＢＦが非活性状態とされ、出力ハイインピーダンス状態とされる。

次に、アレイブロックＭＢ♯Ｂを選択するためにロウアドレスストローブ信号ＺＲＡＳが再び活性状態のローレベルとされる。このとき同時にアドレス信号が与えられ、アレイブロックＭＢ♯Ｂの指定およびアレイブロックＭＢ♯Ｂにおけるワード線ＷＬＢの指定が行なわれる。これにより、指定されたアレイブロックＭＢ♯Ｂにおいて、イコライズ信号ＥＱＢがローレベルとされ、イコライズ／プリチャージ回路ＥＰが非活性状態とされる。ビット線対ＢＬＰＢに選択メモリセルデータが現れた後、センスアンプ活性化信号ＶｐＢおよびＶｎＢが活性状態とされ、ビット線対ＢＬＰＢの電位が選択メモリセルデータに応じて変化する。次いで列選択信号ＣＳＢがハイレベルとされ、このビット線対ＢＬＰＢがローカルＩ／ＯバスＬＩ／ＯＢに接続される。一方、データ書込のため、入力バッファＩＢＦを介して、先に読出されて一旦保持されているデータが書込まれ、ライトドライバＷＤＲを介して書込データがグローバルＩ／Ｏバス上に伝達される。

グローバルＩ／Ｏバス上のデータが伝達されると、次いでアレイブロック選択信号ＴＧＢがハイレベルとされ、ブロック選択ゲートＢＳＥＬＢが導通し、グローバルＩ／ＯバスＧＩ／ＯとローカルＩ／ＯバスＬＩ／ＯＢが接続されてローカルＩ／ＯバスＬＩ／ＯＢに書込データが伝達され、次いで列選択ゲートＣＳＬＥＢを介して選択ビット線対ＢＬＰＢへ書込データが伝達される。ライトドライバＷＤＲの駆動力は、センスアンプＳＡのラッチ力も大きいため、ビット線対ＢＬＰＢに設けられたセンスアンプＳＡのラッチデータが書込データに対応するデータとなる。

書込動作が完了すると、再びロウアドレスストローブ信号ＺＲＡＳがハイレベルの非活性状態とされ、アレイブロックＭＢ♯Ｂにおける選択ワード線が再び非活性状態とされ、センスアンプ活性化信号ＶｐＢおよびＶｎＢが非活性状態とされ、セレクタＳＴＲＢも非導通状態とされ、ローカルＩ／ＯバスＬＩ／ＯＢとグローバルＩ／ＯバスＧＩ／Ｂも切離される。これにより、アレイブロックＭＢ♯Ｂのプリチャージ状態とされる。

メモリアレイが複数のアレイブロックに分割され、１つのアレイブロックのみが活性状態とされるアレイ分割構造の半導体記憶装置において、１つのアレイブロックのメモリセルのデータを別のアレイブロックのメモリセルへ転送する場合、２つのＺＲＡＳサイクル（ロウアドレスストローブ信号ＺＲＡＳについてのサイクル）が必要とされる。すなわち、１つのアレイブロックのメモリセルを選択し、この選択メモリセルのデータを装置外部を読出すサイクルと、別のアレイブロックのメモリセルを選択し、この選択メモリセルへ外部に読出されたデータを書込むサイクルとが必要とされる。このため、アレイブロック間データ転送を高速で行なうことができないという問題が生じる。特に、画像処理用途にこの半導体記憶装置を用いる場合、複製処理などの画像処理を高速で行なうことができず、データ処理速度（描画速度）が低下し、処理システムの性能が低下する。

また、データ転送時において、ビット線の充放電が１つのアレイブロックと別のアレイブロックとにおいて合計２回行なわれる。このビット線充放電はセンスアンプ活性化信号ＶｐおよびＶｎを伝達する信号線を介して行なわれる。このため、センスアンプ駆動のための電流消費が大きくなるという問題が生じる。

また、アレイ分割構造の半導体記憶装置において１つのアレイブロックから別のアレイブロックへアクセス先を変更する場合、半導体記憶装置を一旦プリチャージ状態（非選択状態）へ駆動する必要がある（アレイブロックは互いに独立に駆動することができないため）。このため、アレイブロック変更時において最小限ＲＡＳプリチャージ時間と呼ばれる時間が必要とされ、アクセス時間が長くなり、高速アクセスすることができなくなるという問題が生じる。

また、１つのアレイブロックにおいてページモードでアクセスする場合、ページ切換（選択ワード線の切換）においては、選択ページ（選択ワード線）を一旦非選択状態へ駆動した後次のページ（ワード線）を選択状態へ駆動する必要があり、この場合においても、ＲＡＳプリチャージ時間と呼ばれる時間が最小限必要とされ、応じてページ切換を高速で行なうことができず、高速アクセスがすることができなくなるという問題が生じる。

さらに、従来の半導体記憶装置の場合、内部データバスすなわち入出力バッファと外部データバスのバス線と接続は固定的に１対１対応で定められている。ある種のＣＰＵ（中央演算処理装置）においては、バイトスワップ機能が設けられており、たとえば１６ビットデータバスのうち上位または下位の８ビットデータバスを用いてデータ転送を行なうことにより、１６ビット処理システムにおいて、８ビットデータを格納する８ビットメモリおよび８ビットデータを利用可能としている。しかしながら、このバイトスワップ機能においては、単に、ＣＰＵバスとメモリバスとの間の接続が上位バイトと下位バイトで切換えられるが、切換態様は、各メモリに対し固定的に定められている。たとえば、１つの８ビットメモリは、ＣＰＵバスの８ビット上位バスまたは下位８ビットバスのみと接続されている。たとえば、この８ビットメモリのデータ書込時および読出時において利用されるＣＰＵバスを変更することはできず、処理用途に応じてこの８ビットメモリから読出された８ビットデータをＣＰＵバスの上位バスまたは下位バスへ選択的に接続することはできず、したがってＣＰＵの内部レジスタでその演算処理内容に応じて適宜データを格納することができず、ＣＰＵが内部で再びその演算処理内容に応じて８ビットデータの格納位置を変更しており、ＣＰＵの処理操作が煩雑となるという欠点が生じる。

またこのバイトスワップ機能を用いてデータ転送を行なう場合、利用されていないデータバスは空き状態であり、バス利用効率が低いという問題が生じる。

それゆえ、この発明の目的は、アレイブロック間のデータ転送を高速かつ低消費電流で行なうことのできる半導体記憶装置を提供することである。

この発明の他の目的は、低消費でセンスアンプを駆動することのできる半導体記憶装置を提供することである。

この発明の他の目的は、複数のブロック間にわたって高速でアクセスすることのできる半導体記憶装置を提供することである。

この発明のさらに他の目的は、ページ変更を高速で行なうことのできる半導体記憶装置を提供することである。

この発明のさらに他の目的は、高速かつ効率的にデータ転送を外部処理装置とメモリ半導体記憶装置との間で行なうことのできる半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、各々が複数のメモリセルを有する複数のメモリブロックと、これら複数のメモリブロックに共通に設けられ、選択されたメモリブロックとデータの授受を行なう内部データバスと、装置外部に設けられる外部バスと、内部データバスと外部データバスとの間に設けられ、動作モードに応じて内部データバスのバス線と外部データバスのバス線との接続態様を変更するバス変換手段とを備える。

この発明に従えば、内部データバスと外部データバス線との接続を処理状況に応じて変更可能としているため、常時、外部データバスを利用してデータ転送を行なうことができ、バスのデータ転送効率を改善することができる。また、内部データと外部データバスとの接続態様を変更することにより、データの二重書込などおよび同一データの複数プロセッサへの転送などを容易に実現することができ、処理システムの操作性能が改善される。

また、このバス幅を変更可能とすることにより、処理用途に応じて、非利用のバスを用いて、外部のプロセッサ間でのデータ転送または空き状態のバス線を用いてメモリブロックと外部とのプロセッサ（機能モジュール）との間でデータ転送を行なうことができ、データ転送効率を改善することができる。

また、所定の数のバス線を外部データバスの所定数のバス線を接続する構成とすることにより、複数のメモリブロックと複数の外部プロセッサ（機能モジュール）の間でデータ伝送を行なうことができる。

また、外部データバスの所定数のバス線を内部データバス線の複数のグループ各々に同時に結合する構成とすることにより、複数のメモリセルグループへ同時に同じデータを書込むことができ、データのバックアップを容易に実現することができる。

また、内部データバスのバス線グループと外部データバスのバス線グループの接続態様を動作モードに応じて切換えることにより、ＥＣＣ（エラーチェックテスト用）処理において、パリティビットを異なるメモリセルデータビットに応じて形成して、読出されたデータが正常であるか否かを確実に識別することができ、信頼性の高いデータ処理システムを実現することができる。

また、内部データバスと外部データバスとの接続態様を動作モードに応じて変更することにより、バスを効率的に利用することができ、高速データ転送を実現することができる。

また、この半導体記憶装置は、複数のチップ、すなわちメモリモジュールで構成された場合においても、各メモリモジュールをバンクとして利用する場合においても、各メモリモジュールのメモリブロックが互いに独立的にアクセス指定可能でない場合においても、異なるメモリモジュールを連続的にアクセスすることができ、高速アクセスが可能となり、またメモリモジュールと外部バスとの接続態様を変更することにより、データ転送を効率的に行なうことができ、メモリモジュールを用いる場合においても、高速アクセスが実現される。

［実施の形態１］
図１は、この発明の第１の実施の形態である半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、１つのデータ入出力端子ＤＱに対し４つのアレイブロックＭＢａ〜ＭＢｄを一例として含む。このアレイブロックの数は複数個であればよく、さらに多く設けられてもよい。

アレイブロックＭＢａ〜ＭＢｄの各々は、後にその構成は詳細に説明するが、行および列状に配置される複数のメモリセルと、各行に対応して配置される複数のワード線と、各列に対応して配置される複数のビット線対を含む。

アレイブロックＭＢａ〜ＭＢｄそれぞれに対応して、活性化時、与えられた行アドレス信号をデコードし、対応のアレイブロックＭＢａ〜ＭＢｄのワード線を選択するＸデコーダＸＤａ〜ＸＤｄと、対応のアレイブロックのビット線対それぞれに対応して配置され、対応のビット線対上の電位を検知し増幅しかつラッチする複数のセンスアンプを含むセンスアンプ帯ＳＡＢａ〜ＳＡＢｄと、列選択信号に従って、対応のアレイブロックの対応の列に配置されたセンスアンプをグローバルＩ／ＯバスＧＩ／Ｏへ接続するセレクタＳＴＲａ〜ＳＴＲｄが設けられる。

この図１に示す構成において、アレイブロックＭＢａ〜ＭＢｄそれぞれに対応して、活性化時、列選択信号を発生するためのＹデコーダＹＤａ〜ＹＤｄが設けられる。ＹデコーダＹＤａ〜ＹＤｄは、活性化時、対応のアレイブロックに対応して設けられたセレクタに対してのみ列選択信号（ＣＳ）を出力する。グローバルＩ／ＯバスＧＩ／Ｏに対しては、リード／ライトドライバＤＲが設けられ、またリード／ライトドライバＤＲは、内部リード／ライトバスＲＷＢＳを介して入出力バッファＢＦに接続される。入出力バッファＢＦは、データ入出力端子ＤＱとデータの授受を行なう。

図１に示す半導体記憶装置はさらに、外部から周期的に与えられる一定のパルス幅を有するクロック信号ＣＬＫを受けて内部クロック信号を生成するクロックバッファ１と、このクロックバッファ１からの内部クロック信号に同期して外部から与えられる制御信号ＣＥ，Ｗ／Ｒおよびφを取込み内部制御信号を発生する制御回路２と、クロックバッファ１からの内部クロック信号と制御回路２からの指示信号に従って外部から与えられるアドレス信号を取込み内部アドレス信号ＢＡ、ＲＡおよびＣＡを生成するアドレスバッファ３を含む。制御信号ＣＥは、チップイネーブル信号であり、クロック信号ＣＬＫの立上がり時に活性状態のハイレベルとされると、内部での行選択動作が開始される。信号Ｗ／Ｒは、データの書込／読出を示す信号であり、チップイネーブル信号ＣＥの活性化時に同時にデータの書込／読出を示す状態に設定される。制御信号φは、内部動作を指定する制御信号信号を総称的に示す信号であり、後に詳細に説明するが、転送指示、データ書換指示、データ保持指示などの各種制御信号を含む。制御信号ＣＥ，Ｗ／Ｒおよびφをクロック信号ＣＬＫに同期して取込み内部動作を開始する構成とすることにより、通常のアレイ分割構造の異なり、１つのアレイブロックが活性状態にあるときに、これと独立に別のアレイブロックを活性化することが可能となる。

アドレスバッファ３は外部から与えられるアドレス信号を取込み、行アドレス信号ＲＡおよび列アドレス信号ＣＡを同時に生成する。行アドレス信号ＲＡおよび列信号ＣＡをチップイネーブル信号ＣＥの活性化時に同時に生成することにより、各アレイブロックにおいて行選択系回路および列選択系回路の動作を互いに独立に制御することができ、かつセンスアンプの活性／非活性をワード線の選択／非選択と独立に制御することができる。

半導体記憶装置は、さらに、この制御回路２からの内部制御信号とアドレスバッファ３から与えられるブロックアドレスＢＡに従って、このブロックアドレスＢＡが所定するアレイブロックに対し、必要な制御信号を与えるアレイ活性制御回路４を含む。

このアレイ活性制御回路４は、後のその構成については詳細に説明するが、アレイブロックＭＢａ〜ＭＢｄ各々を互いに独立に活性化／プリチャージする。すなわち、制御バッファ２から与えられるチップイネーブル信号ＣＥの活性化に応答して、アドレスバッファ３から与えられるブロックアドレスＢＡが指定するアレイブロックを一定の期間活性状態とする。アレイ活性制御回路４により、アレイブロックＭＢａ〜ＭＢｄを、互いに独立に駆動する構成とすることにより、１つのアレイブロックにおいて選択されたメモリセルのデータを高速で他のアレイブロックへ伝達することができる。

図２は、図１に示すアレイブロックの構成をより詳細に示す図である。図２において、図５５に示す従来の半導体記憶装置の構成要素と対応する構成要素には同一の参照符号を付し、それらの詳細説明は省略する。

図２において、ビット線対ＢＬＰそれぞれに対し、メモリセルＭＣが配置される部分とプリチャージ／イコライズ回路ＥＰおよびセンスアンプＳＡを含むビット線周辺回路との間に、ビット線分離信号ＢＬＩに応答して選択的に非導通状態とされるビット線分離ゲート５が配置される。このビット線分離ゲート５は、ビット線ＢＬに対して設けられるｎチャネルＭＯＳトランジスタＮ１０と、ビット線ＺＢＬに対して設けられるｎチャネルＭＯＳトランジスタＮ１１を含む。これらのＭＯＳトランジスタＮ１０およびＮ１１のゲートへビット線分離信号ＢＬＩが与えられる。このビット線分離ゲート５を各ビット線対ＢＬＰに設けることによりメモリセルデータを別のアレイブロックへ転送するときに他のアレイブロックのセンスアンプをキャッシュとして利用することが可能となる（これについては後に詳細に説明する）。

リード／ライトドライバＤＲは、従来と同様、リードドライバＲＤＲおよびライトドライバＷＤＲを含む。次に動作について、その動作波形図である図３を参照して説明する。

今、アレイブロックＭＢ♯Ａ（アレイブロックＭＢａ〜ＭＢｄのいずれか）から他のアレイブロックＭＢ♯Ｂへのデータ転送動作について説明する。

クロックバッファ１へは、半導体記憶装置へのアクセスの有無にかかわらず、常時クロック信号ＣＬＫが印加される。アクセス時においては、チップイネーブル信号ＣＥをワンショットのパルスの形で制御バッファ２へ与える。制御バッファ２は、クロック信号ＣＬＫの立上がり時にチップイネーブル信号ＣＥを取込み、内部チップイネーブル信号をアドレスバッファ３およびアレイ活性制御回路４へ与える。アドレスバッファ３は、この制御バッファ２からの内部チップイネーブル信号の活性化時、与えられたアドレス信号を取込み内部アドレス信号ＢＡ、ＲＡおよびＣＡを出力する。アレイ活性制御回路４は、この制御バッファ２からの内部チップイネーブル信号の活性化時活性化され、アドレスバッファ３からのブロックアドレス信号ＢＡを取込み、このブロックアドレス信号ＢＡが指定するアレイブロックに対して設けられたＸデコーダＸＤを活性化する。

ブロックアドレス信号ＢＡが指定するアレイブロックＭＢ♯Ａにおいては、対応のＸデコーダＸＤ♯Ａ（ＸＤａ〜ＸＤｄのいずれか）が活性化され、アドレスバッファ３からの内部行アドレス信号ＲＡをデコードし、アレイブロックＭＢ♯Ａにおいてアドレス指定されたワード線ＷＬＡを選択状態へ駆動する。これにより、アレイブロックＭＢ♯Ａにおいては、この選択ワード線ＷＬＡに接続されるメモリセルデータが各ビット線対ＢＬＰ上に読出される。ここで、図３においては、ワード線ＷＬＡに接続するメモリセルのハイレベルのデータがビット線対ＢＬＰＡに読出された状態が一例として示される。このチップイネーブル信号ＣＥの活性化時において書換指示信号φが非活性状態のローレベルを維持しており、アレイ活性制御回路４の制御のもとに、この選択アレイブロックＭＢ♯Ａのセンスアンプ帯ＳＡＢ♯Ａの各センスアンプが所定のタイミングで活性状態とされ、選択されたワード線に接続されるメモリセルのデータの検知、増幅およびラッチが行なわれる。

選択アレイブロックＭＢ♯Ａでのセンスアンプ活性化と並行してまたはその活性化の完了の後、新たにチップイネーブル信号ＣＥがワンショットのパルス形態で印加され、制御バッファ２により、クロック信号ＣＬＫの立上がり時にチップイネーブル信号ＣＥがハイレベルの活性状態であり、新たなアクセス動作が指定されたと判定され、内部チップイネーブル信号ＣＥがアドレスバッファ３およびアレイ活性制御回路４へ与えられる。制御バッファ２は、またこのとき書換指示信号φがワンショットのパルス形態で印加されるため、同様、クロック信号ＣＬＫが立上がりで、このハイレベルの活性状態にある書換指示信号φを取込み、アレイ活性制御回路４へ与える。アドレスバッファ３は、制御バッファ２からの内部チップイネーブル信号に応答して活性化され、クロック信号ＣＬＫの立上がり時に与えられたアドレス信号ＲＡおよびＣＡならびにブロックアドレス信号ＢＡを取込み内部アドレス信号を発生する。後に詳細に説明するが、アドレスバッファ３から新たに内部アドレス信号が与えられても、先に選択状態とされているアレイブロックＭＢ♯Ａに対して設けられたＸデコーダＸＤ♯Ａは、先に与えられたアドレス信号をラッチしており、この新たに与えられたアドレス信号によりそのラッチした、アドレス信号が変化するのは防止される。

アレイ活性制御回路４は、この制御バッファ２からの書換指示信号φに応答して、このアクセスサイクルで与えられたアドレス信号は、先に選択されたアレイブロックのメモリセルデータを転送するアレイブロックのメモリセルを指定するアドレスであると判定する。この状態においては、アレイ活性制御回路４の制御のもとに、新たにアドレス指定されたアレイブロック（転送アレイブロック）ＭＢ♯Ｂにおいて、ワード線選択が行なわれ、このアレイブロックＭＢ♯Ｂにおいて選択されたワード線ＷＬＢの接続するメモリセルのデータが各対応のビット線対ＢＬＰ上に伝達される。

一方、アレイ活性制御回路４は、先に指定されたアレイブロックＭＢ♯Ａに対し所定のタイミングでＹデコーダＹＤ♯Ａを活性化する。活性化されたＹデコーダＹＤ♯Ａは、既にラッチしていた列アドレス信号ＣＡをデコードし、選択アレイブロックＭＢ♯Ａの対応の列すなわちビット線対ＢＬＰを選択するための列選択信号ＣＳを活性状態とする。これにより、アレイブロックＭＢ♯ＡのセレクタＳＴＲの列選択ゲートが導通し、選択ビット線対ＢＬＰがローカルＩ／ＯバスＬＩ／ＯＡに接続される。同様に、ブロックアドレス信号ＢＡに従ってブロック選択ゲートＢＳＥＬＡが導通状態とされ、このローカルＩ／ＯバスＬＩ／ＯＡがグローバルＩ／ＯバスＧＩ／Ｏに接続される。これにより、選択アレイブロックＭＢ♯Ａのアドレス指定されたメモリセルデータがグローバルＩ／ＯバスＧＩ／Ｏ上に伝達される。

アレイ活性制御回路４は、制御バッファ２から与えられた活性状態の書換指示信号φに応答して、転送先アレイブロックにおいては、センスアンプの活性化タイミングを遅らせる。グローバルＩ／ＯバスＧＩ／Ｏ上に転送されるべきメモリセルデータが現われるのを保証するためである。

次いで、この書換指示信号φが与えられてから所定期間経過後、内部書換信号φｉが活性状態とされる。この内部書換信号φｉの活性化に応答して、転送アレイブロックのセレクタがＹデコーダＹＤ♯Ｂの出力信号および図示しないブロックデコーダの出力信号に従って導通し、アドレス指定された列のセンスアンプがグローバルＩ／ＯバスＧＩ／Ｏに接続される。この後、転送アレイブロックＭＢ♯Ｂのセンスアンプが活性状態とされ、選択メモリセルへ転送メモリセルデータが書込まれる。アレイブロックＭＢ♯ＡおよびＭＢ♯Ｂにおいては、チップイネーブル信号ＣＥの活性化から所定期間経過後、アレイ活性制御回路４の制御のもとにアレイプリチャージ動作が実行される。

図４は、この発明の第１の実施の形態のデータ転送動作をより詳細に示す波形図である。以下、図４を参照してより具体的にデータ転送動作について説明する。

アレイブロックＭＢ♯Ａにおいては、チップイネーブル信号ＣＥの活性化に応答して、イコライズ信号ＥＱＡがローレベルの非活性状態とされ、イコライズ／プリチャージ回路が非活性状態とされる。次いで、ビット線分離指示信号ＢＬＩＡがハイレベルとなり、ビット線対ＢＬＰＡがセンスアンプＳＡ♯Ａのセンスノードに結合される。ここで、センスアンプのセンスノードとは、交差結合されたセンスアンプのＭＯＳトランジスタのゲートとドレインが接続されるノードを示す。次いで、行アドレス信号ＲＡに従ってワード線が選択され、選択ワード線ＷＬＡの電位が立上がり、センスアンプＳＡ♯Ａのセンスノードの電位がこの選択ワード線ＷＬＡに接続されるメモリセルデータに応じて変化する。センスノードの電位が十分に拡大した後、センスアンプ活性化信号ＶｐＡおよびＶｎＡが活性状態のハイレベルおよびローレベルとされ、このセンスアンプＳＡ♯Ａのセンスノードの電位が増幅される。センスアンプＳＡ♯Ａのセンスノードの電位が十分に増幅され後、ＹデコーダＹＤ♯Ａの出力する列選択信号ＣＳＡがハイレベルとなり、この列選択信号ＣＳＡが指定する列がローカルＩ／ＯバスＬＩ／ＯＡに接続され、ローカルＩ／ＯバスＬＩ／ＯＡの電位が変化する。次いでブロック選択ゲートＢＳＥＬＡがブロック選択信号ＴＧＡに活性化に従って導通し、ローカルＩ／ＯバスＬＩ／ＯＡがグローバルＩ／ＯバスＧＩ／Ｏに接続され、グローバルＩ／Ｏバスの電位が変化する。

クロック信号ＣＬＫの立上がり時に与えられたリード／ライト信号Ｗ／Ｒに従って、リードドライバＲＤＲおよび出力バッファＯＢＦが活性化され、このグローバルＩ／ＯバスＧＩ／Ｏ上のデータが増幅されてデータ入出力端子ＤＱへ出力される。

一方、このアレイブロックＭＢ♯Ａへのアクセス動作と並行して、アレイブロックＭＢ♯Ｂにおいて、転送アドレス信号に従ってビット線分離信号ＢＬＩＢがハイレベルとなり、また選択ワード線ＷＬＢの電位がハイレベルとなる。これにより、センスアンプＳＡ♯Ｂのセンスノードへ、選択ワード線ＷＬＢに接続されるメモリセルのデータが伝達され、センスアンプＳＡ♯Ｂのセンスノード電位が変化する。書換指示信号φが活性状態とされているため、アレイブロックＭＢ♯Ｂのセンスアンプ活性化は、内部書換信号φｉ活性状態とされるまで待合せられる。グローバルＩ／ＯバスＧＩ／Ｏ上のデータが確定状態とされた後にセンス動作を行なうためである。

内部書換信号φｉが活性状態とされると、まずライトドライバが活性状態とされ、グローバルＩ／ＯバスＧＩ／Ｏ上の電位が増幅される。図２に示すように、内部リード／ライトバスＲＷＢＳはリードドライバＲＤＲの出力部に接続されかつライトドライバＷＤＲの入力部に接続されている。したがって、グローバルＩ／ＯバスＧＩ／Ｏ上の電位は、アレイブロックＭＢ♯Ａにおいて選択されたメモリセルのデータをさらに増幅した電位レベルとされる。次いでアレイブロックＭＢ♯Ｂにおいて、列選択信号ＣＳＢが活性状態となり、対応の列のビット線対ＢＬＰＢ（センスアンプＳＡ♯Ｂのセンスノード）がローカルＩ／ＯバスＬＩ／ＯＢに接続される。ローカルＩ／ＯバスＬＩ／ＯＢとビット線対との接続により、このセンスアンプＳＡ♯Ｂのセンスノードの電位が変動しても、このセンスアンプＳＡ♯Ｂのセンスノードの電位は、アレイブロックＭＢ♯Ａからの転送データで書換えられるため、何ら問題は生じない。

次いでアレイブロックＭＢ♯Ｂに対するブロック選択信号ＴＧＢがハイレベルの活性状態となり、ブロック選択ゲートＢＳＥＬＢが導通し、ローカルＩ／ＯバスＬＩ／ＯＢがグローバルＩ／ＯバスＧＩ／Ｏに接続され、ローカルＩ／ＯバスＬＩ／ＯＢの電位がライトドライバＷＤＲから与えられた電位に従って変化し、応じてセンスアンプＳＡ♯Ｂのセンスノード電位も変化する。次いでアレイブロックＭＢ♯Ｂのセンスアンプを活性化し、選択メモリセルへのデータの書込および選択ワード線ＷＬＢに接続される残りのメモリセルデータのリストア動作を行ない、所定期間が経過した後に、データ転送サイクルが終了する。

以上のように、アレイブロックを互いに独立して駆動可能とすることにより、１つのアレイブロックが活性状態とされているときに、別のアレイブロックを活性状態とすることができ、ロウアドレスストローブ信号ＺＲＡＳの２サイクル期間よりもはるかに短い期間でアレイブロック間のデータ転送を行なうことができる。

［転送動作の変更例］
図５は、この発明の第１の実施の形態である半導体記憶装置のデータ転送動作の第１の変更例を示す波形図である。

図５に示すデータ転送動作において、アレイブロックＭＢ♯ＡからアレイブロックＭＢ♯Ｂへのデータ転送が行なわれる。この場合、アレイブロックＭＢ♯Ａにおける動作は、先の図４に示す動作と同様の動作が行なわれる。書換指示信号φが与えられても、ライトドライバの活性化は行なわれず、したがってグローバルＩ／ＯバスＧＩ／Ｏ上の電位は、アレイブロックＭＢ♯Ａから読出されたデータの電位を維持する。

アレイブロックＭＢ♯Ｂにおいては、転送アドレス信号に従って、ワード線ＷＬＢが選択状態とされ、またビット線分離信号ＢＬＩＢもハイレベルの活性状態とされる。これにより、選択ワード線ＷＬＢに接続されるメモリセルのデータが各ビット線対ＢＬＰＢを介してセンスアンプＳＡ♯Ｂのセンスノードへ伝達される。書換指示信号φに応答して、所定時間経過後に、ＹデコーダＹＤ♯Ｂからの列選択信号ＣＳＢおよび図示しないブロックデコーダからのブロック選択信号ＴＧＢがハイレベルとされる。これにより、選択列に対応して配置されたセンスアンプＳＡ♯ＢのセンスノードがグローバルＩ／ＯバスＧＩ／Ｏに接続される。センスアンプＳＡ♯Ｂは非活性状態であるため、そのセンスノードの電位がグローバルＩ／ＯバスＧＩ／Ｏ上の電位に従って変化する。この後、センスアンプ活性化信号ＶｐＢおよびＶｎＢが活性状態とされ、センスアンプＳＡ♯Ｂのセンスノードの電位が増幅され、メモリセルに書込まれる。センスアンプＳＡ♯ＢのセンスノードがローカルＩ／ＯバスＬＩ／ＯＢに接続されたとき、センスアンプＳＡ♯Ｂのセンスノード電位が不定状態となっても、この不定データはグローバルＩ／ＯバスＧＩ／Ｏ上の電位により書換えられるデータであり、センスアンプ活性化信号ＶｐＢおよびＶｎＢの活性化前に、センスアンプＳＡ♯Ｂのセンスノードの電位がグローバルＩ／ＯバスＧＩ／Ｏ上の電位に応じて変化すれば何ら問題は生じない。列選択信号ＣＳＢおよびブロック選択信号ＴＧＢの活性化は、いずれが先に行なわれてもよい。またワード線ＷＬとビット線分離信号ＢＬＩは、いずれが先に活性状態とされてもよい。

この図５に示すように、ライトドライバＷＤＲをデータ書換時において非活性状態に維持しても、転送アレイブロックのセンスアンプＳＡ♯Ｂの活性化を、グローバルＩ／ＯバスＧＩ／Ｏとセンスノードとの接続の後に行なうことにより正確にデータを転送することができる。

［周辺回路の構成］
アレイ活性制御回路：
図６は、図１に示すアレイ活性制御回路４の内部構成を概略的に示すブロック図である。図４において、アレイ活性制御回路４は、アレイブロックＭＢａ〜ＭＢｄを互いに独立に駆動するために、アレイブロックＭＢａ〜ＭＢｄそれぞれに対応して設けられるアレイ活性化／プリチャージ制御回路を含む。すなわち、アレイ活性制御回路４は、チップイネーブル信号ＣＥに応答して活性され、ブロックアドレス信号ＢＡをデコードし、アドレス指定されたアレイブロックを指定する信号を出力するブロックデコーダ１０と、ブロックデコーダ１０からのブロック指定（活性化）信号に応答して活性化されて、活性化時、対応のアレイブロックのイコライズ回路を非活性状態とするイコライズ／プリチャージ制御回路１２ａ〜１２ｄと、イコライズ／プリチャージ制御回路１２ａ〜１２ｄによるイコライズ動作非活性化に応答して、対応のアレイブロックのワード線選択動作を活性化するワード線駆動制御回路１４ａ〜１４ｄと、チップイネーブル信号ＣＥと書換指示信号φとに応答して所定のタイミングで内部書換信号φｉを出力する書換制御回路１５と、ワード線駆動制御回路１４ａ〜１４ｄからの出力信号と書換制御回路１５からの内部書換指示信号φｉとに応答して、対応のアレイブロックのセンスアンプを活性化するセンスアンプ活性化信号ＶｐおよびＶｎを出力するセンスアンプ制御回路１６ａ〜１６ｄと、ワード線駆動制御回路１４ａ〜１４ｄからのワード線選択動作開始指示信号と書換制御回路１５からの内部書換指示信号φｉとに応答して対応のアレイブロックの列選択動作を開始する列選択制御回路１８ａ〜１８ｄを含む。

イコライズ／プリチャージ制御回路１２ａ〜１２ｄは、ブロックデコーダ１０からのブロック指定信号の活性化時、対応のアレイブロックに対し所定の時間期間イコライズ信号ＥＱＡ〜ＥＱＤを非活性状態とする。ワード線駆動制御回路１４ａ〜１４ｄの各々は、対応のイコライズ／プリチャージ制御回路１２ａ〜１２ｄの出力信号の変化に応答して、ビット線分離信号ＢＬＩＡ〜ＢＬＩＤを所定期間活性状態のハイレベルとするとともに、後にその構成を説明するＸデコーダを所定期間活性状態とする。

センスアンプ制御回路１６ａ〜１６ｄは、内部書換指示信号φｉの非活性化時には、ワード線駆動制御回路１４ａ〜１４ｄからのワード線選択動作開始指示信号に応答して所定期間所定のタイミングで対応のアレイブロックに対しセンスアンプ活性化信号ＶｐＡ，ＶｎＡ〜ＶｐＤ，ＶｎＤを活性状態とする。内部書換指示信号φｉの活性化時には、センスアンプ制御回路１６ａ〜１６ｄは、この内部書換指示信号φｉの活性化に応答して対応のセンスアンプ活性化信号ＶｐＡ，ＶｎＡ〜ＶｐＤ，ＶｎＤを所定期間活性状態とする。

列選択制御回路１８ａ〜１８ｄは活性化時、所定のタイミングでブロック選択信号ＴＧＡ〜ＴＧＤを所定期間活性状態とするとともに、対応のＹデコーダを活性状態とする。内部書換指示信号φｉの活性化時には、列選択制御回路１８ａ〜１８ｄは、この内部書換指示信号φｉに応答してブロック選択信号ＴＧＡ〜ＴＧＤを活性化し、また対応のＹデコーダＹＤａ〜ＹＤｄからの列選択信号を活性状態とする。

図７は、図６に示すブロックデコーダ１０の構成および動作を示す図である。図７（Ａ）において、ブロックデコーダ１０は、制御バッファ２からの内部チップイネーブル信号ＣＥおよびアドレスバッファ３からのブロックアドレス信号ＢＡをデコードするデコード回路２１と、デコード回路２１からの活性化信号（ハイレベル信号）の立下がりを所定時間遅延する立下がり遅延回路２２を含む。この立下がり遅延回路２２から対応のアレイブロックを活性化するブロック活性化信号φｂｒが出力される。

デコード回路２１は、たとえばＡＮＤ型回路で構成され、内部チップイネーブル信号ＣＥおよびブロックアドレス信号ＢＡ（２ビットのアドレス信号：アレイブロックが４つの場合）がすべてハイレベルのときに選択状態を示すハイレベルの信号を出力する。立下がり遅延回路２２は、パルス幅を拡張する機能を備える回路であれば任意の回路構成を利用することができる。次に図７（Ｂ）を参照して、この図７（Ａ）に示すブロックデコーダ１０の動作について説明する。

外部のクロック信号ＣＬＫの立下がり時に外部チップイネーブル信号ｅｘｔＣＥがハイレベルとされ、外部から与えられるブロックアドレス信号ｅｘｔ．ＢＡが確定状態とされる。この状態において、チップアクセスが指定され、内部チップイネーブル信号ＣＥがクロック信号ＣＬＫの立上がりに応答して所定期間ハイレベルとされ、また内部のブロックアドレス信号ＢＡも所定期間確定状態とされる。デコーダ回路２１は、この確定状態とされた内部チップイネーブル信号ＣＥおよび内部ブロックアドレス信号ＢＡをデコードし、ブロックアドレス信号ＢＡが指定するアレイブロックにハイレベルの信号を出力する。これにより、立下がり遅延回路２２から出力されるブロック活性化信号φｂｒが、デコード回路２１の出力信号の立上がりから所定期間ハイレベルの活性状態とされる。立下がり遅延回路２２を用いてブロック活性化信号φｂｒのパルス幅を十分な広さとすることにより、クロック信号ＣＬＫのパルス幅が短く、内部のチップイネーブル信号ＣＥおよびブロックアドレス信号ＢＡの確定期間が短い場合においても、アドレス指定されたアレイブロックを確実に活性状態とする信号を出力することができる。

図８（Ａ）は、図６に示すイコライズ／プリチャージ制御回路１２ａ〜１２ｄおよびワード線駆動制御回路１４ａ〜１４ｄの構成の一例を示す図である。図８（Ａ）においては、１つのアレイブロックに対するイコライズ／プリチャージ制御回路１２およびワード線駆動制御回路１４の構成を示す。図８（Ａ）において、イコライズ／プリチャージ制御回路１２は、ブロック活性化信号φｂｒの活性化に応答してセットされるリセット優先型セット／リセットフリップフロップ２４を含む。このフリップフロップ２４の補出力ＺＱからイコライズＥＱが出力される。フリップフロップ２４の真出力Ｑからの出力信号は、遅延回路２６を介してリセット入力Ｒへフィードバックされる。遅延回路２６の与える遅延時間によりイコライズ信号ＥＱの非活性化期間が決定される。

ワード線駆動制御回路１４は、イコライズ／プリチャージ制御回路１２に含まれるフリップフロップ２４の真出力Ｑからの出力信号を所定時間遅延する遅延回路２７と、この遅延回路２７の出力信号の活性化（ハイレベル）時にセットされるリセット優先型フリップフロップ２８を含む。フリップフロップ２８から、ワード線選択動作活性化信号φｗｌが出力される。このフリップフロップ２８の出力信号φｗｌは、また遅延回路２９を介してフリップフロップ２８のリセット入力Ｒへフィードバックされる。遅延回路２９の有する遅延時間により、このワード線選択動作活性化信号φｗｌの活性化期間が決定される。次にこの図８（Ａ）に示す回路の動作を、その動作波形図である図８（Ｂ）を参照して説明する。

ブロック活性化信号φｂｒの立上がりに応答してフリップフロップ２４がセットされ、その補出力ＺＱからのイコライズ信号ＥＱがローレベルとされる。フリップフロップ２４の真出力Ｑの出力信号は遅延回路２６を介してフリップフロップ２４のリセット入力Ｒへフィードバックされる。したがって、イコライズＥＱがローレベルの非活性状態とされてから所定時間経過後、このフリップフロップ２４がリセットされ、イコライズ信号ＥＱがハイレベルへ復帰する。

一方、ワード線駆動制御回路１４においては、フリップフロップ２４の真出力Ｑの出力する信号が遅延回路２７を介してフリップフロップ２８のセット入力Ｓへ与えられる。したがって、このイコライズ信号ＥＱがローレベルの非活性状態とされてから遅延回路２７が与える遅延時間が経過した後、フリップフロップ２８の真出力Ｑからの信号φｗｌがハイレベルの活性状態とされ、ワード線選択動作が行なわれる。この信号φｗｌが活性状態とされてから遅延回路２９が与える遅延時間が経過した後、このフリップフロップ２８のリセット入力Ｒへ与えられる信号がハイレベルの活性状態とされ、フリップフロップ２８がリセットされ、信号φｗｌがローレベルの非活性状態とされる。

各アレイブロックにおいて、ワード線選択期間をそれぞれ所定期間とする構成を用いることにより、アレイブロックそれぞれ独立にアレイブロックの活性化／プリチャージを行なうことができる。

なお、図８（Ａ）に示す構成において、遅延回路２９の出力信号が遅延回路２６の入力部へ与えられてもよい。この場合には、遅延回路２６の有する遅延時間を小さくすることができ、装置回路規模を低減することができる。また、確実にワード線選択動作が完了した後にイコライズ信号ＥＱをハイレベルとしてイコライズ／プリチャージ回路を活性化することができる。

なお、この信号φｗｌは、ビット線分離信号ＢＬＩとして利用されてもよい。
図９は、図６に示すセンスアンプ制御回路１６の構成を概略的に示す図である。図９においては、センスアンプ制御回路１６ａ〜１６ｄそれぞれは同一の構成を備えるため、１つのセンスアンプ制御回路１６を代表的に示す。図９において、センスアンプ制御回路１６は、ワード線選択動作活性化信号φｗｌを所定時間遅延する遅延回路３０と、書換指示信号φとブロック活性化信号φｂｒの論理積信号φ・φｂｒに応答して、内部書換信号φｉと遅延回路３０の出力信号の一方を選択するセレクタ３２と、セレクタ３２の出力信号の活性化時にセットされるリセット優先型フリップフロップ３４を含む。フリップフロップ３４のリセット入力Ｒへは、ワード線選択動作活性化信号φｗｌを受けるインバータ３５の出力信号が与えられる。

センスアンプ制御回路１６は、さらに、フリップフロップ３４の真出力Ｑの出力信号に応答して導通し、センスアンプ活性化信号Ｖｎを接地電位レベルへと駆動するセンスアンプ活性化トランジスタ３６と、フリップフロップ３４の補出力ＺＱの出力信号に応答して導通し、センスアンプ活性化信号Ｖｐを電源電圧または高電圧レベルのハイレベルへ駆動するセンスアンプ活性化用トランジスタ３８を含む。

セレクタ３２は、書換指示信号φがハイレベルの活性状態にあり、かつアレイブロック活性化信号φｂｒがハイレベルの活性化のときに、内部書換信号φｉを選択する。すなわち、転送アレイブロックとして指定されたアレイブロックに対しては、センスアンプの活性化タイミングは内部書換信号φｉに従って決定される。信号φ・φｂｒがローレベルの非活性化時には、セレクタ３２は、遅延回路３０の出力信号を選択する。フリップフロップ３４は、セット入力Ｓへ与えられる信号がハイレベルとされると、その真出力Ｑをハイレベル、補出力ＺＱをローレベルとする。フリップフロップ３４は、リセット入力Ｒへ与えられる信号がハイレベルへ立上がるときにリセットされて、真出力Ｑをローレベルに、補出力ＺＱをハイレベルとする。したがって、センスアンプ活性化信号ＶｎおよびＶｐの活性化から非活性化への移行は、ワード線選択動作活性化信号φｗｌの非活性化への移行により決定される。

この図９に示す構成を利用することにより、転送アレイブロックにおいてのみセンスアンプの活性化タイミングを内部書換信号に従って決定することができる。

図６に示す列選択制御回路１８ａ〜１８ｄも、この図９に示すセンスアンプ制御回路１６と同様の構成を備える。フリップフロップ３４の出力部に設けられたトランジスタ３６および３８が用いられないだけである。フリップフロップの出力信号（出力ＱおよびＺＱいずれでもよい）に従って列選択動作（セレクタＳＴＲの導通／非導通の制御）が行なわれる。

図６に示す書換制御回路１５は、チップイネーブル信号ＣＥおよび書換指示信号φがともにハイレベルの活性状態のとき、所定時間経過後に、所定の幅を有する内部書換信号φｉを出力する。この構成は、ワンショットパルス発生回路と遅延回路を用いることにより容易に実現できる。

図１０は、アレイブロックそれぞれに対応して配置されるアドレスラッチの構成の一例を示す図である。図１０においては、１つのアレイブロックに対応して配置されるアドレスラッチを示し、参照番号４０で総称的にアドレスラッチを示す。

図１０において、アドレスラッチ４０は、アドレスバッファから与えられる内部アドレス信号Ａ（行および列アドレス信号ＲＡおよびＣＡ両者を含む）をワンショットパルス発生回路４１からの取込指示信号φｂｒ′により取込み、かつワンショットパルス発生回路４３からのショットパルスに従って、その内部アドレスＡｉをリセットする。ワンショットパルス発生回路４１は、アレイブロック活性化信号φｂｒの立上がりに応答して所定パルス幅を有するアドレス取込指示信号φｂｒ′を発生する。ワンショットパルス発生回路４３は、対応のアレイブロックのイコライズ信号ＥＱの非活性化に従って所定期間ローレベルとされるパルス信号ＥＱ′を出力する。

アドレスラッチ４０は、アドレス取込指示信号φｂｒ′に応答して導通し、アドレスバッファから与えられるアドレス信号Ａを通過させるｎチャネルＭＯＳトランジスタでたとえば構成されるトランスファゲート４４と、トランスファゲート４４を介して与えられたアドレス信号を増幅する２段の縦続接続されたインバータ４５および４６と、インバータ４５の出力信号を受けて反転してインバータ４５の入力部へ伝達するインバータ４７を含む。インバータ４７の駆動力はインバータ４５のそれよりも小さくされる。インバータ４６から内部アドレス信号Ａｉが出力され、インバータ４５から内部アドレス信号ＺＡｉが出力される。

アドレスラッチ４０は、さらに、ワンショットパルス発生回路４３からのパルス信号ＥＱ′に応答して、内部アドレス信号ＡｉおよびＺＡｉをローレベルにリセットするリセットトランジスタ４８および４９を含む。次に、この図１０に示すアドレスラッチ４０の動作を、その動作波形図である図１１を参照して説明する。

クロック信号ＣＬＫの立上がり時に内部チップイネーブル信号ＣＥがハイレベルの活性状態とされ、そのときに与えられたアドレス信号Ａが確定状態とされる。このチップイネーブル信号ＣＥの立上がりに応答して、図６に示すブロックデコーダ１０から、アドレス指定されたアレイブロックに対して、ブロック活性化信号φｂｒが出力される。このブロック活性化信号φｂｒの活性化に応答して、ワンショットパルス発生回路４１が、所定の時間幅（ブロック活性化信号φｂｒのパルス幅よりも短いパルス幅）を有する信号φｂｒ′を出力する。この信号φｂｒ′のハイレベルへの移行に応答して、トランスファゲート４４が導通し、そのときに与えられているアドレス信号Ａを通過させてインバータ４５の入力部へ与える。一方、ワンショットパルス発生回路４３は、また図８（Ａ）に示すイコライズ／プリチャージ制御回路からのイコライズ信号ＥＱに応答してパルス信号ＥＱ′が所定期間ローレベルとし、リセット用トランジスタ４８および４９が非導通状態とされる。これにより、内部アドレスＡｉおよびＺＡｉがそのときに与えられたアドレス信号Ａに従って変化し、インバータ４５および４７によりラッチされる。

トランスファゲート４４は、信号φｂｒ′がローレベルとなると、非導通状態とされる。これにより、アレイブロックに対して、有効状態とされたアドレスＡｉおよびＺＡｉ（互いに相補なアドレス信号）が持続的に出力される。アドレスラッチ４０が内部アドレス信号ＡｉおよびＺＡｉのラッチ中に、次の転送アドレスが与えられても、この場合には、ワンショットパルス発生回路４１の出力する信号φｂｒ′は転送アレイブロックに対してのみハイレベルの活性状態とされるため、先にアドレス指定されたアレイブロックにおいては何ら影響を受けることなく内部アドレス信号ＡｉおよびＺＡｉが継続してラッチされる。

信号ＥＱ′がローレベルに立下がってから所定時間が経過すると、この信号ＥＱ′がハイレベルに立上がり、リセットトランジスタ４８および４９が導通し、内部アドレス信号ＡｉおよびＺＡｉがともにローレベルとされる。この信号ＥＱ′がハイレベルとされてから所定期間経過後にイコライズ信号ＥＱがハイレベルとなる。

図１２は、図１に示すＸデコーダＸＤの具体的構成を示す図である。図１２において１本のワード線ＷＬに対して設けられるＸデコーダ回路の構成を代表的に示す。図１２において、Ｘデコーダ回路は、内部アドレス信号をデコードし、対応のワード線を指定する行選択信号を生成するロウデコード回路５０と、このロウデコード回路５０の出力信号に従って対応のワード線ＷＬを選択状態へと駆動するためのワードドライバ５５を含む。ロウデコード回路６０は、内部ノードＺと接地ノードとの間に直列に接続され、それぞれが内部アドレス信号Ａ１〜Ａ３をゲートに受けるｎチャネルＭＯＳトランジスタ５０ａ，５０ｂおよび５０ｃを含む。ロウデコード回路５０は、ＮＡＮＤ型デコード回路である。このロウデコード回路５０の構成において、アドレス信号Ａ３は、複数のワード線（たとえば４本）のワード線に対して設けられたロウデコード回路に対し共通に与えられてもよい。この４本のうちのワード線のうちの１本が残りのアドレス信号Ａ１およびＡ２により選択される。

ワードドライバ５５は、高電圧Ｖｐｐを受けるノードと接地ノードの間に接続され、そのゲートが内部ノードＺに接続されるｐチャネルＭＯＳトランジスタ５５ａおよびｎチャネルＭＯＳトランジスタ５５ｂを含む。ＭＯＳトランジスタ５５ａおよび５５ｂはインバータを構成し、内部ノードＺ上の電位がローレベルのときに、対応のワード線ＷＬＡへ高電圧Ｖｐｐを伝達する。内部ノードＺ上の電位がハイレベルのときには、対応のワード線ＷＬは非選択状態のローレベルとされる。

ワードドライバ５５は、さらに、ワード線選択動作活性化信号φｗｌの非活性化時に導通し、内部ノードＺへ高電圧Ｖｐｐを伝達するｐチャネルＭＯＳトランジスタ５５ｃと、ワード線ＷＬ上の電位がローレベルのとき導通し、内部ノードＺへ高電圧Ｖｐｐを伝達するｐチャネルＭＯＳトランジスタ５５ｄを含む。ワード線選択動作が行なわれるときには、信号φｗｌはハイレベルであり、ＭＯＳトランジスタ５５ｃは非導通状態である。この場合には、ロウデコード回路５０の出力信号に従って内部ノードＺの電位が決定されて、この内部ノードＺ上の電位に従ってワード線ＷＬの電位が決定される。信号φｗｌがローレベルとされると、ワード線選択動作が完了し、ＭＯＳトランジスタ５５ｃが導通し、内部ノードＺが高電圧Ｖｐｐレベルに充電される。このときには、アドレス信号Ａ１〜Ａ３はすべてローレベルにリセットされており（図１０のアドレスラッチ参照）、ロウデコード回路５０は出力ハイインピーダンス状態とされる。内部ノードＺを高電圧Ｖｐｐレベルに保持することにより、ＭＯＳトランジスタ５５ａを確実に非導通状態とし、非選択状態のワード線ＷＬをＭＯＳトランジスタ５５ｂを介して接地電位レベルに保持する。

［アレイの変更例］
図１３は、この発明の第１の実施の形態の変更例の構成を示す図である。図１３において、半導体記憶装置のアレイおよびデータ伝達のためのＩ／Ｏバスを概略的に示す。図１３に示す構成において、アレイブロックＭＢａ〜ＭＢｄそれぞれに対応して複数ビット（図１３において４ビット）のデータを伝達するためのローカルＩ／ＯバスＬＩ／Ｏａ〜ＬＩ／Ｏｄが配置される。これらの４ビットローカルＬＩ／Ｏａ〜ＬＩ／Ｏｄに共通に、４ビットのグローバルＩ／ＯバスＧＩ／Ｏが配置される。ローカルＩ／ＯバスＬＩ／Ｏａ〜ＬＩ／ＯｄとグローバルＩ／ＯバスＧＩ／Ｏの交差部には、それぞれブロック選択ゲートＢＳＬＥａ〜ＢＳＬＥｄが配置される。これらのブロック選択ゲートＢＳＥＬａ〜ＢＳＥＬｄの構成は、先の図２において示すものと同じである。

グローバルＩ／ＯバスＧＩ／Ｏに対し、１ビットのデータの入出力を行なうためのリード／ライトドライバＲＷＤＲが配置される。このリード／ライトドライバＲＷＤＲは、内部リード／ライトバスＲＷＢＳを介して入出力バッファＢＦに結合される。

図１４は、この図１３に示すリード／ライトドライバＲＷＤＲの構成を概略的に示す図である。図１４において、リード／ライトドライバＲＷＤＲは、グローバルＩ／ＯバスＧＩＯ１に対して設けられるリードドライバＲＤＲａおよびライトドライバＷＤＲａと、グローバルＩ／ＯバスＧＩＯ２に対して設けられるリードドライバＲＤＲｂおよびライトドライバＷＤＲｂと、グローバルＩ／ＯバスＧＩＯ３に対して設けられるリードドライバＲＤＲｃおよびライトドライバＷＤＲｃと、グローバルＩ／ＯバスＧＩＯ４に対して設けられるリードドライバＲＤＲｄおよびライトドライバＷＤＲｄを含む。リードドライバＲＤＲａは、アレイブロックＭＢａを指定するブロックアドレス信号ＢＡａとプリアンプイネーブル信号（内部読出指示信号）ＰＲがともに活性状態のときに活性状態とされてグローバルＩ／ＯバスＧＩＯ１上のデータを増幅して内部リード／ライトバスＲＷＢＳ上に伝達する。ライトドライバＷＤＲａは、ブロックアドレス信号ＢＡａと内部書込指示信号Ｗｉがともに活性状態のときに活性化され、リード／ライトバスＲＷＢＳ上のデータを増幅してグローバルＩ／ＯバスＧＩＯ１上に伝達する。

リードドライバＲＤＲｂは、アレイブロックＭＢｂを指定するブロックアドレス信号ＢＡｂとプリアンプイネーブル信号ＰＲがともに活性状態のときに活性状態とされてグローバルＩ／ＯバスＧＩＯ２上のデータを増幅して内部リード／ライトバスＲＷＢＳ上に伝達する。ライトドライバＷＤＲｂは信号ＷｉおよびＢ４ｂの活性化時に活性化される。

リードドライバＲＤＲｃは、アレイブロックＭＢｃを指定するブロックアドレス信号ＢＡｃとプリアンプイネーブル信号ＰＲがともに活性状態のときに活性化され、グローバルＩ／ＯバスＧＩＯ３上のデータを増幅して内部リード／ライトバスＲＷＢＳ上に伝達する。ライトドライバＷＤＲｃは、ブロックアドレス信号ＢＡｃと内部書込指示信号Ｗａがともに活性状態のときに活性化され、内部リード／ライトバスＲＷＢＳ上のデータを増幅してグローバルＩ／ＯバスＧＩＯ３上に伝達する。リードドライバＲＤＲｄは、アレイブロックＭＢｄを指定するブロックアドレス信号ＢＡｄとプリアンプイネーブル信号ＰＲの活性化時に活性化され、グローバルＩ／ＯバスＧＩＯ４上のデータを増幅して内部リード／ライトバスＲＷＢＳ上に伝達する。ライトドライバＷＤＲｄは、ブロックアドレス信号ＢＡｄと内部書込指示信号Ｗｉがともに活性状態のときに活性化され、内部リード／ライトバスＲＷＢＳ上のデータを増幅してグローバルＩ／ＯバスＧＩＯ４上に伝達する。

入出力バッファは、読出指示信号Ｒに応答して活性化されて内部リード／ライトバスＲＷＢＳ上のデータを増幅してデータ出力端子ＤＱへ伝達する出力バッファＯＢＦと、書込指示信号Ｗの活性化時に活性化され、データ入出力端子ＤＱ上のデータを増幅して内部リード／ライトバスＲＷＢＳ上に伝達する入力バッファＩＢＦを含む。

［アレイの変更例２］
図１５は、この発明の第１の実施の形態である半導体記憶装置の第２の変更例を示す図である。図１５において、１つのアレイブロックの１列のメモリセルに関連する部分の構成のみを示す。図１５に示す構成においては、ビット線がメインビット線とサブビット線の階層構造とされる。すなわち、メインビット線ＭＢＬおよびＺＭＢＬからなるメインビット線対ＭＢＬＰに対し、複数のサブビット線対ＳＢＬＰ１〜ＳＢＬＰｎが配置される。サブビット線対ＳＢＬＰ１が、ビット線分離信号ＢＬＩＡ１に応答して導通する選択ゲートＳＧ１を介してメインビット線対ＭＢＬＰに接続される。サブビット線対ＳＢＬＰ２が、ビット線分離信号ＢＬＩＡ２を通して導通する選択ゲートＳＧ２を介してメインビット線対ＭＢＬＰに接続される。サブビット線対ＳＢＬＰｎは、ビット線分離信号ＢＬＩＡｎに応答して導通する選択ゲートＳＧｎを介してメインビット線対ＭＢＬＰに接続される。メインビット線対ＭＢＬＰには、センスアンプＳＡおよびプリチャージ／イコライズ回路ＰＥが配置される。このメインビット線対ＭＢＬＰが列選択ゲートＣＳＥＬを介してローカルＩ／ＯバスＬＩ／ＯＡに接続される。サブビット線対ＳＢＬＰ１〜ＳＢＬＰｎそれぞれとワード線との交差部にメモリセル（図示せず）が配置される。メインビット線対ＭＢＬＰにはメモリセルは直接接続されない。したがって、このメモリセルの有する寄生容量はメインビット線対ＭＢＬＰには接続されず、メインビット線対ＭＢＬＰの寄生容量を低減することができる。

動作時においては、選択ワード線を含むサブビット線対ＳＢＬＰｉ（ｉ＝１〜ｎのいずれか）のみがメインビット線対ＭＢＬＰに接続される。この図１５に示すような階層ビット線の構成を備える半導体記憶装置であっても、上述の実施の形態と同様にして、１つのアレイブロックから別のアレイブロックへデータ転送を行なうことができる。先の実施の形態におけるビット線分離信号ＢＬＩＡを、サブビット線対とメインビット線対とを接続する信号として利用すればよい。他の動作は全く同様にしてデータ転送を行なうことができる。

以上のように、この発明の第１の実施の形態に従えば、アレイブロックをそれぞれ個々独立に駆動可能とし、かつクロック信号に同期して外部制御信号およびアドレス信号を取込むように構成しているため、複雑なタイミング制御を伴うことなく高速でアレイブロック間のデータ転送を行なうことができる。

［実施の形態２］
図１６は、この発明の第２の実施の形態である半導体記憶装置の動作を示す信号波形図である。まずこの発明に従う第２の実施の形態の半導体記憶装置の動作について説明し、次いで、この動作を実現するための構成について説明する。

この発明の第２の実施の形態において、２つの命令、すなわちアンプ転送命令φＴＡおよびセル転送命令φＴＭが用いられる。アンプ転送命令φＴＡは、１つのアレイブロックのメモリセルのデータを、別のアレイブロックのセンスアンプに転送し、そこでラッチさせる命令である。セル転送命令φＴＭは、１つのアレイブロックのメモリセルのデータを別のアレイブロックのメモリセルへ転送しそこに書込む命令である。アンプ転送命令φＴＡを用いた場合には、転送先のアレイブロックのメモリセルへのデータ書込が行なわれず、センスアンプによるラッチのみが行なわれる。これにより、センスアンプを常時活性化することによりセンスアンプをキャッシュとして利用することができ、また１つのアレイブロックのメモリセルデータを別のアレイブロックのセンスアンプに退避させておくことができる。あるメモリセルのデータを外部で加工し、その加工したデータを元のメモリセルに書込むとともに、加工前のデータを別のアレイブロックのセンスアンプに保持しておく。必要なときに、加工前のデータを取出すことができ、たとえば演算処理において、同一の係数データを用いて連続して加算または乗算などの演算を行なうことができる。

図１６において、クロック信号ＣＬＫの立上がりにチップイネーブル信号ＣＥが活性状態のハイレベルとされる。この状態においては、アンプ転送命令φＴＡおよびセル転送命令φＴＭはともに非活性状態のローレベルである。このときには通常のアクセス動作が行なわれ、このクロック信号ＣＬＫの立上がり時に与えられたアドレス信号が取込まれ、アドレス指定されたアレイブロックにおいて行および列の選択動作が行なわれる。すなわちアレイブロック（ＭＢ♯Ａとする）において、アドレス指定されたワード線ＷＬＡが選択され、この選択ワード線ＷＬＡの電位が上昇する。これに応答して、選択ワード線ＷＬＡに接続するメモリセルデータが各対応のビット線対ＢＬＰＡに伝達され、ビット線対ＢＬＰＡの電位が変化する。次いで、適当な間隔をおいて、チップイネーブル信号ＣＥが再びクロック信号ＣＬＫの立上がり時に活性状態のハイレベルとされる。このとき、併せてアンプ転送命令φＴＡが活性状態のハイレベルとされる。アンプ転送命令φＴＡの活性化時においては、このときに取込まれたアドレス信号の行アドレスを指定する部分は無視され、アレイブロックにおけるワード線選択は行なわれず、非選択状態を維持する。ブロックアドレス信号と列アドレス信号のみが利用される。

一方、アレイブロックＭＢ♯Ａにおいては、通常動作時と同様にして、列選択信号が列アドレス信号のデコード結果に従って活性状態のハイレベルとされ、対応のメモリセルのデータがグローバルＩ／Ｏ線上に伝達される。この後、アンプ転送命令φＴＡの活性化に応答して所定のタイミングで（列選択信号ＣＳＡの活性化の後）内部転送信号φＴＲｉがハイレベルの活性状態とされる。この内部転送信号φＴＲｉに応答して、転送先のアレイブロック（ＭＢ♯Ｂとする）においてＹデコーダが活性化され、列選択信号ＣＳＢがハイレベルとされ、先にグローバルＩ／Ｏ線ＧＩ／Ｏ上に読出されたアレイブロックＭＢ♯ＡからのデータがセンスアンプＳＡ♯Ｂのセンスノードに伝達され、このセンスノードの電位が変化する。このとき、まだセンスアンプＳＡ♯Ｂは活性化されていない。これにより、容易にセンスアンプＳＡ♯Ｂのセンスノード電位がグローバルＩ／Ｏ線上の電位に従って変化する。次いで内部転送信号φＴＲｉが活性化されてから所定の期間が経過した後、その転送先アレイブロックＭＢ♯ＢのセンスアンプＳＡ♯Ｂの活性化が行なわれ、センスノードに現われた電位差（転送データ）の増幅およびラッチが行なわれる。上述の一連の動作により、アレイブロックＭＡ♯Ａのメモリセルデータが別のアレイブロックＭＡ♯ＢのセンスアンプＳＡ♯Ｂのセンスノードにラッチされる。

図１７は、アンプ転送動作時における内部信号を示す波形図である。以下、図１７を参照してアレイの内部動作についてより詳細に説明する。

まず図１６に示すように、最初にチップイネーブル信号ＣＥが活性状態とされると、アレイブロックＭＢ♯Ａにおいて、メモリセルの選択動作が実行される。すなわちイコライズ信号ＥＱＡが非活性状態のローレベルとされ、次いでワード線ＷＬＡが選択されてその電位が上昇する。このときまたビット線分離信号ＢＬＩＡもハイレベルとされ、選択メモリセルのデータがセンスアンプＳＡ♯Ａのセンスノードへ伝達される。次いで、そのセンスアンプＳＡ♯Ａのセンスノードの電位が十分に拡大されると、センスアンプ活性化信号ＶｐＡ，ＶｎＡが活性状態とされ、センスアンプＳＡ♯Ａのセンスノードの電位が差動的に増幅される。その後、Ｙデコーダからの列選択信号ＣＳＡがハイレベルとされ、センスアンプＳＡ♯Ａのセンスノードの電位がローカルＩ／ＯバスＬＩ／ＯＡ上に伝達される。次いでブロック選択ゲートＢＳＥＬＡがブロック選択信号ＴＧＡに従って導通し、このローカルＩ／ＯバスＬＩ／ＯＡ上の電位がグローバルＩ／ＯバスＧＩ／Ｏ上に伝達される。

アレイブロックＭＢ♯Ｂにおいては、このアレイブロックＭＢ♯Ｂのメモリセル選択動作およびデータの読出動作と並行して、イコライズ信号ＥＱＢの非活性化が行なわれる。このとき、アンプ転送命令φＴＡにより、ワード線選択が行なわれず、またビット線分離信号ＢＬＩＢも非活性状態のローレベルを維持する。アンプ転送命令φＴＡが与えられてから所定期間が経過すると内部転送信号φＴＲｉに応答して、列選択信号ＣＳＢおよびブロック選択信号ＴＧＢが所定期間ハイレベルの活性状態とされ、グローバルＩ／Ｏバス上に伝達されたデータがセンスアンプＳＡ♯Ｂのセンスノードへ伝達され、センスアンプＳＡ♯Ｂのセンスノードの電位が変化する。このとき、ビット線分離信号ＢＬＩＢはローレベルの非活性状態を維持しており、センスアンプＳＡ♯Ｂのセンスノードの寄生容量は小さく、容易にこのセンスアンプＳＡ♯Ｂのセンスノードの電位はグローバルＩ／Ｏバス上の電位に従って変化する。センスアンプＳＡ♯Ｂのセンスノード電位が変化し、この電位差が十分拡大されると、センスアンプ活性化信号ＶｐＢおよびＶｎＢが活性状態とされ、このセンスアンプＳＡ♯Ｂのセンスノードの電位が活性化されたセンスアンプＳＡ♯Ｂにより増幅されてラッチされる。以後、この状態を維持する。

図１８は、このアンプ転送動作時におけるメモリセルデータの転送経路を模式的に示す図である。この図１８に示す半導体記憶装置の構成においては、ローカルＩ／ＯバスＬＩ／ＯＡおよびＬＩ／ＯＢおよびグローバルＩ／ＯバスＧＩ／Ｏは、すべて４ビットの幅を備える構成が一例として示される。アレイブロックＭＢ♯Ａにおいて同時に選択された４ビットのメモリセルデータがグローバルＩ／ＯバスＧＩ／Ｏを介して転送されて外部に読出され（１ビットのみが読出されてもよく、また４ビットデータが読出されてもよい）、これと同時に、アレイブロックＭＢ♯ＢのローカルＩ／ＯバスＬＩ／ＯＢを介してこのアレイブロックＭＢ♯Ｂのセンスアンプへ転送されてここでラッチされる。なおこの図１８に示す構成においては、先の図１４に示す構成と同様、アレイブロックＭＢ♯Ｂのセンスアンプへは、１ビットのデータのみが転送されてもよい。

図１９は、セル転送時における動作を示す信号波形図である。セル転送命令φＴＭの活性化時においては、転送先アレイブロックにおいて、ワード線の選択が行なわれる。このときには、クロック信号ＣＬＫの立上がり時に活性状態とされたチップイネーブル信号ＣＥと同期して与えられたアドレス信号は行アドレス信号、列アドレス信号、およびブロックアドレス信号すべてが利用される。この場合、すでに、先に与えられたチップイネーブル信号ＣＥとそれと同時に与えられたアドレス信号に従ってアレイブロックＭＢ♯Ａにおいては、先のアンプ転送動作時と同様にワード線選択およびメモリセルの選択動作が実行される。

セル転送命令φＴＭの活性化時においては、まず転送アレイブロックＭＢ♯Ｂにおいて、ワード線選択が行なわれ、選択ワード線ＷＬＢの電位が立上がる。このとき、また後に説明するが、ビット線分離信号ＢＬＩＢもハイレベルの活性状態とされ、この選択ワード線ＷＬＢに接続されるメモリセルのデータがセンスアンプにより増幅される。アレイブロックＭＢ♯Ａにおいて、列選択信号ＣＳＡがハイレベルに立上がり、選択メモリセルデータがグローバルＩ／ＯバスＧＩ／Ｏへ転送された後、アレイブロックＭＢ♯Ｂにおいては、内部転送信号φＴＲｉの活性化に応答して、列選択動作が行なわれ、選択された列に対する列選択信号ＣＳＢがハイレベルとなり、グローバルＩ／ＯバスＧＩ／ＯがこのアレイブロックＭＢ♯ＢのセンスアンプＳＡ♯Ｂのセンスノードに接続される。センスアンプＳＡ♯Ｂはまだ活性状態とされていないため、アレイブロックＭＢ♯Ｂの選択メモリセルデータが伝達されていても、センスアンプＳＡ♯Ｂのセンスノードの電位（ビット線対ＢＬＰＢの電位）は、容易にこのグローバルＩ／ＯバスＧＩ／Ｏ上の電位に従って変化する。センスアンプＳＡ♯Ｂのセンスノードの電位が十分変化した後、センスアンプ活性化信号（図１９には示さず）が活性状態とされ、センスアンプＳＡ♯Ｂがセンス動作を行ない、このグローバルＩ／ＯバスＧＩ／Ｏから伝達されたメモリセルデータを検知し増幅し、選択メモリセルへ書込む。これら一連の動作により、アレイブロックＭＢ♯Ａの選択メモリセルデータがアレイブロックＭＢ♯Ｂのメモリセルへ書込まれる。

図２０は、セル転送動作時における内部信号波形を示す図である。アレイブロックＭＢ♯Ａにおいては、イコライズ信号ＥＱＡが立上がってから、選択ワード線ＷＬＡおよびビット線分離信号ＢＬＩＡがハイレベルに立上がり、この選択ワード線ＷＬＡに接続されるメモリセルデータがセンスアンプＳＡ♯Ａのセンスノードへ伝達される。次いで、所定のタイミングでセンスアンプ活性化信号ＶｐＡおよびＶｎＡが活性状態とされ、次いで、列選択信号ＣＳＡがハイレベルとされ、このセンスアンプＳＡ♯Ａのセンスノードの電位がローカルＩ／ＯバスＬＩ／ＯＡへ伝達される。この後、ブロック選択信号ＴＧＡがハイレベルとされ、このローカルＩ／ＯバスＬＩ／ＯＡ上のデータがグローバルＩ／ＯバスＧＩ／Ｏ上に伝達される。

一方、このアレイブロックＭＢ♯Ａでのメモリセルデータの検知増幅およびグローバルＩ／ＯバスＧＩ／Ｏへの伝達と並行して、アレイブロックＭＢ♯Ｂにおいて同様にメモリセルの選択動作が行なわれる。すなわち、イコライズ信号ＥＱＢがローレベルとされた後、ワード線ＷＬＢおよびビット線分離信号ＢＬＩＢがハイレベルに立上がり、選択メモリセルのデータがセンスアンプＳＡ♯Ｂのセンスノードへ伝達される。この後、内部転送信号の活性化に従ってブロック選択信号ＴＧＢおよび列選択信号ＣＳＢがハイレベルとされ、グローバルＩ／ＯバスＧＩ／Ｏ上のデータがローカルＩ／ＯバスＬＩ／ＯＢを介してセンスアンプＳＡ♯Ｂのセンスノードへ伝達される。このときまだセンスアンプＳＡ♯Ｂは活性化されていないため、センスアンプＳＡ♯Ｂのセンスノードは、グローバルＩ／ＯバスＧＩ／Ｏから伝達されたデータに応じて変化する。この後、センスアンプ活性化信号ＶｐＢおよびＶｎＢが活性化され、選択メモリセルのデータがこのアレイブロックＭＢ♯Ｂの選択メモリセルへ書込まれる。次いで選択ワード線ＷＬＢの電位が立上がり、イコライズ信号ＥＱＢがハイレベルとされ、ビット線対の電位およびセンスアンプＳＡ♯Ｂのセンスノードのイコライズが行なわれた後、ビット線分離信号ＢＬＩＢがローレベルとされる。

なお、図２０において、列選択信号ＣＳＡは、アレイブロックＭＢ♯Ｂの列選択信号ＣＳＢと重なり合わないタイミングで活性化されているが、これは図２０において破線で示すように、互いに重なり合うタイミングで活性状態を維持するように構成されてもよい。

上述の一連の動作を行なうことにより、図２１に示すように、アレイブロックＭＢ♯Ａにおいて選択されたメモリセルデータがローカルＩ／ＯバスＬＩ／ＯＡ、グローバルＩ／ＯバスＧＩ／Ｏ、およびローカルＩ／ＯバスＬＩ／ＯＢを介してアレイブロックＭＢ♯Ｂのメモリセルへ伝達されてそこに書込まれる。このときまたアレイブロックＭＢ♯Ａの選択メモリセルのデータが外部に読出される。なお、図２１においては、４ビットのメモリセルが１つのアレイブロックにおいて同時に選択される構成が一例として示されている。この場合、４ビットのメモリセルデータがアレイブロックＭＢ♯ＡからアレイブロックＭＢ♯Ｂへ伝達されてもよい。

図２２は、この発明の第２の実施の形態の別の動作波形を示す図である。この図２２においては、アンプ転送命令φＴＡおよびセル転送命令φＴＭ両者が活性状態とされる。この状態においては、アレイブロックＭＢ♯Ａにおいて選択されたメモリセルのデータがアレイブロックＭＢ♯Ｂのメモリセルへ書込まれるとともに、センスアンプで持続的にラッチされる。すなわち先のアンプ転送動作およびセル転送動作両者が組合せて実行される。

［センス保持データ書換動作］
図２３は、センス転送動作により保持されたデータを書換える際の動作を示す信号波形図である。図２３において、アレイブロックＭＢ♯Ｂにおいては、センスアンプが、センス転送動作による転送データを保持している。この状態において、再びアレイブロックＭＢ♯Ａまたは別のアレイブロックからアレイブロックＭＢ♯Ｂの同一のアドレス位置へデータが転送される。この場合、アレイブロックＭＢ♯Ａにおいては、先の動作と同様にして、ワード線ＷＬＡの選択およびビット線分離信号ＢＬＩＡの活性化が行なわれ、次いでセンスアンプＳＡ♯Ａによる検知増幅が行なわれて、この検知増幅されたデータがローカルＩ／ＯバスＬＩ／ＯＡおよびグローバルＩ／ＯバスＧＩ／Ｏへ伝達される。センス転送命令が活性状態とされかつそのときの転送アドレスが先に与えられた転送アドレスと同じ場合、アレイブロックＭＢ♯Ｂにおいては、センスアンプ活性化信号ＶｐＢおよびＶｎＢが非活性状態とされかつイコライズ信号ＥＱＢが活性状態とされ、センスアンプＳＡ♯Ｂのセンスノードのイコライズが行なわれる。次いで、イコライズ信号ＥＱＢを非活性状態とした後、列選択信号ＣＳＢおよびブロック選択信号ＴＧＢがハイレベルとされ、グローバルＩ／ＯバスＧＩ／Ｏ上のデータがセンスアンプＳＡ♯Ｂのセンスノードへ伝達される。この後、センスアンプ活性化信号ＶｐＢおよびＶｎＢが活性状態とされ、このグローバルＩ／ＯバスＧＩ／Ｏから伝達されたデータがセンスアンプＳＡ♯Ｂのセンスノードにおいて増幅されかつラッチされる。

なお、図２３において破線で示すように、センス転送動作時に、アレイブロックＭＢ♯Ｂのイコライズ信号ＥＱＢを非活性状態のローレベルに維持し、かつセンスアンプ活性化信号ＶｐＢおよびＶｎＢを所定期間非活性状態とする構成が利用されてもよい。この場合、センスアンプＳＡ♯Ｂのセンスノードが、その保持データに対する電位でフローティング状態とされる。この状態で、グローバルＩ／ＯバスＧＩ／ＯとセンスアンプＳＡ♯Ｂのセンスノードと接続すれば、このセンスアンプＳＡ♯Ｂのセンスノードの電位はグローバルＩ／ＯバスＧＩ／Ｏからの信号電位に応じて変化する。センスアンプＳＡ♯Ｂのセンスノードの容量は、グローバルＩ／Ｏバスの容量に比べて十分小さく、したがってセンスアンプＳＡ♯Ｂのセンスノード電位は十分このグローバルＩ／ＯバスＧＩ／Ｏからのデータ信号（電荷）に従って充放電されてその電位を変化させることができる。

なおこの図２３に示す動作波形図において、メモリセルへのデータ書込が行なわれるセル転送動作が併せて行なわれる場合には、図２３に示す信号波形図において、ワード線ＷＬＢおよびビット線分離信号ＢＬＩＢがイコライズ信号ＥＱＢの非活性化の後センスアンプＳＡ♯Ｂの活性化の前に活性状態のハイレベルとされる。

［制御回路］
図２４は、この発明の第２の実施の形態である半導体記憶装置のアレイ活性制御部の構成を概略的に示すブロック図である。この第２の実施の形態に従う半導体記憶装置の全体の構成は、図１に示す構成と同じである。

図２４において、アレイ活性制御部は、内部チップイネーブル信号ＣＥの活性化時に活性化され、内部ブロックアドレス信号ＢＡをデコードし、アドレス指定されたアレイブロックを活性化するためのブロック活性化信号φｂｒを出力するブロックデコーダ１０を含む。このブロック活性化信号φｂｒが、各アレイブロックそれぞれに対応して発生される。活性状態とされたブロック活性化信号φｂｒ（φｂｒａ〜φｂｒｄ）のアレイブロックのみが活性状態とされる。

アレイ活性制御部は、さらに、ブロックデコーダ１０からのブロック活性化信号φｂｒと内部チップイネーブル信号ＣＥとセンスアンプ転送指示信号（アンプ転送命令）φＴＡとメモリセル転送指示信号（セル転送命令）φＴＭを受けて、内部転送指示信号φＴＲｉを所定のタイミングで出力しかつイコライズ／プリチャージ制御回路１２０ａ〜１２０ｄのイコライズ／プリチャージ動作を制御する信号を発生する転送制御回路１１０を含む。イコライズ／プリチャージ制御回路１２０ａ〜１２０ｄは、アレイブロックＭＡａ〜ＭＡｄそれぞれに対応して設けられ、活性化時対応のアレイブロックのイコライズ／プリチャージ動作を実行する。アレイ活性制御部は、さらに、アレイブロックＭＡａ〜ＭＡｄそれぞれに対応して配置されるワード線駆動制御回路１４０ａ〜１４０ｄ、センスアンプ制御回路１６０ａ〜１６０ｄ、および列選択制御回路１８０ａ〜１８０ｄを含む。これらの回路部分の機能自体は先の実施の形態１において示したものと同じであるが、その内部構成が、転送指示信号φＴＲｉを受けるため異なる。この構成については後に説明する。

次に各部の具体的構成について説明する。
ブロックデコーダ１０の構成は、先の図７において示すものと同じであり、クロック信号ＣＬＫの立上がりに同期して発生された内部チップイネーブル信号ＣＥに従って活性化されて、そのときに与えられたブロックアドレス信号ＢＡをデコードし、アドレス指定されたアレイブロックに対し所定の時間幅を有するブロック活性化信号φｂｒ（φｂｒａ〜φｂｒｄ）を出力する。

図２５は、図２４に示す転送制御回路１１０の構成を概略的に示す図である。この図２５においては、転送制御回路１１０のうちの、内部転送指示信号を発生する部分の構成を示す。残りの部分（センスアンプ制御回路１６０ａ〜１６０ｄを制御する部分およびイコライズ／プリチャージ制御回路１２０ａ〜１２０ｄを制御する部分）の構成については後に各部分の構成と組合せて説明する。

図２５において、転送制御回路１１０は、センスアンプ転送指示信号φＴＡとメモリセル転送指示信号φＴＭを受けるＯＲゲート１１１と、ＯＲゲート１１１の出力信号を所定時間遅延する遅延回路１１２と、遅延回路１１２の出力信号の立上がりに応答して、所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路１１３を含む。このワンショットパルス発生回路１１３は、先に説明したフリップフロップおよび遅延回路の構成を用いて実現されればよい。

この図２５に示す転送制御回路１１０においては、転送指示信号φＴＡおよびφＴＭの少なくとも一方がハイレベルの活性状態とされたときに、ワンショットパルス発生回路１１３から、所定のタイミングでデータ転送を指示するワンショットのパルス信号φＴＲｉが発生される。

［イコライズ／プリチャージ制御回路およびワード線駆動制御回路の構成］
図２６は、この発明の第２の実施の形態である半導体記憶装置のイコライズ／プリチャージ制御回路１２０（１２０ａ〜１２０ｄ）およびワード線駆動制御回路１４０（１４０ａ〜１４０ｄ）の構成を示す図である。図２６において、ワード線駆動制御回路１４０は、先の第１の実施の形態において図８において示した構成と同じ構成を備え、対応する部分には同一の参照番号を付す。

イコライズ／プリチャージ制御回路１２０は、信号φＴＡおよびφＴＭを受けるＯＲゲート１１８（ＯＲゲート１１１に対応）と、イコライズ信号ＥＱ（ＥＱａ〜ＥＱｄ）を所定時間遅延する遅延回路１１９と、遅延回路１１９の出力信号を偽入力に受け、ブロック活性化信号φｂｒおよびＯＲゲート１１８の出力信号を真入力に受けるゲート回路１２１と、ゲート回路１２１の出力信号がハイレベルのときに所定期間ハイレベルとなるパルス信号を発生するパルス発生回路１２３と、ブロック活性化信号φｂｒを反転するインバータ１２２と、ゲート回路１２１の出力信号とインバータ１２２の出力信号を受けるＮＯＲゲート１２５と、ＮＯＲゲート１２５の出力信号の立上がりに応答してセットされるリセット優先型セット／リセットフリップフロップ１２４を含む。

このプリチャージ／イコライズ制御回路１２０は、さらに、フリップフロップ１２４の補出力ＺＱからの出力信号とパルス発生回路１２３からの出力信号とを受けるＯＲ回路１２７と、フリップフロップ１２４の補出力ＺＱからの出力信号を所定時間遅延する遅延回路１２６と、ＮＯＲ回路１２５の出力信号に応答してリセットされ、かつセンスアンプ転送指示信号φＴＡに応答してセットされるセット／リセットフリップフロップ１２８と、フリップフロップ１２８の真出力Ｑからの出力信号と遅延回路１２６の出力信号とを受けるＮＯＲ回路１２９を含む。ＮＯＲ回路１２９の出力信号はフリップフロップ１２４のリセット入Ｒへ与えられる。フリップフロップ１２４のＱ出力からの信号は、信号φＴＭを一方入力に受けるＯＲ回路１３１を介して遅延回路２７へ与えられる。次にこのプリチャージ／イコライズ制御回路１２０の動作についてその動作波形図である図２７（Ａ）および（Ｂ）を参照して説明する。

図２７（Ａ）において、ブロック活性化信号φｂｒが指定するアレイブロックが既にセンスアンプにデータを保持している場合、イコライズ信号ＥＱはローレベルにある。この状態において、新たにこのセンスアンプにデータを保持している状態においてさらにセンスアンプ転送指示信号が活性状態とされると、ゲート回路１２１の出力信号がハイレベルとなり、パルス発生回路１２３から所定期間ハイレベルとなるパルス信号が出力される。このときゲート回路１２１の出力信号はハイレベルであり、ＮＯＲ回路１２５の出力信号はローレベルに固定され、フリップフロップ１２４のセット動作は禁止される。したがってＯＲ回路１２７からのイコライズ信号ＥＱが所定時間の間ハイレベルに立上がる。フリップフロップ１２４はリセット状態を維持している。この状態においては、信号φＴＭはローレベルであり、ワード線駆動制御回路１４０においてワード線選択動作活性化信号φｗｌはローレベルを維持しており、この転送アレイブロックにおいてのワード線選択動作は禁止される。

遅延回路１１９が設けられているのは、このイコライズ信号ＥＱのローレベルからハイレベルへの移行時にゲート回路１２１の出力信号がローレベルとされ、フリップフロップ１２４がセット状態とされるのを防止するためである。

転送アレイブロックがセンスアンプにデータを保持していない場合においては、イコライズ信号ＥＱはハイレベルにある。この状態においては、ゲート回路１２１の出力信号はローレベルにあり、パルス発生回路１２３のパルス発生動作は禁止される。この場合、ＮＯＲ回路１２５がインバータとして機能し、ブロック活性化信号φｂｒに応答して、ハイレベルの信号を出力する。これにより、フリップフロップ１２４がセットされ、かつフリップフロップ１２８がリセットされる。このとき、センスアンプ転送指示信号φＴＡも活性状態にあり、このセット／リセットフリップフロップ１２８は、セット優先型の構成を備えており、そのセット入力Ｓおよびリセット入力Ｒに活性状態の信号が与えられたときには、セット状態とされ、その真出力Ｑからの出力信号はハイレベルに設定される。これにより、ＮＯＲ回路１２９の出力信号はローレベルに固定され、フリップフロップ１２４のリセットが禁止される。フリップフロップ１２４がセットされて、その真出力Ｑからの出力信号がハイレベルに立上がると、遅延回路２７の出力信号が所定時間経過後に立上がり、フリップフロップ２８がセットされ、ワード線選択動作活性化信号φｗｌが所定時間ハイレベルの活性状態とされる。

図２７（Ｂ）に示すメモリセル転送動作時においては、信号φＴＡがローレベルであり、ブロック活性化信号φｂｒがハイレベルである。この場合には、メモリセル転送指示信号φＴＭがハイレベルであり、ＯＲ回路１１８の出力信号がハイレベルとされ、ゲート回路１２１の出力信号は、イコライズ信号ＥＱがローレベルのときにはハイレベル、イコライズ信号ＥＱがハイレベルのときにはローレベルとなる。したがって、転送アレイブロックがセンスアンプにデータを保持しているか否かに従ってイコライズ信号ＥＱの活性／非活性が制御される。転送アレイブロックが既にセンスアンプにデータを保持している場合には、このメモリセル転送指示信号φＴＭとフリップフロップ１２４の真出力Ｑの出力信号を受けるＯＲ回路１３１の出力信号がハイレベルとされ、遅延回路２７の出力信号によりフリップフロップ２８がセットされて所定期間ワード線選択動作活性化信号φｗｌが活性状態とされる。これにより、転送アレイブロックがセンスアンプにデータを保持しているか否かにかかわらず、メモリセル転送指示信号φＴＭが与えられると、転送アレイブロックにおいてワード線選択動作が実行される。

［センスアンプ制御回路の構成］
図２８は、図２４に示すセンスアンプ制御回路の構成の一例を示す図である。図２８において、センスアンプ制御回路１６０は、転送指示信号φＴＡおよびφＴＭを受けるＯＲ回路１６１と、ＯＲ回路１６１の出力信号とブロック活性化信号φｂｒを受けるＡＮＤ回路１６２とを含む。回路１６１および１６２は、図２４に示す転送制御回路１５０に含まれてもよい。この図２８に示すセンスアンプ制御回路１６０は、図９に示すセンスアンプ制御回路の構成に加えて、さらに、センスアンプ転送指示信号φＴＡの活性化時ワード線選択動作活性化信号φｗｌを受けるインバータ３５の出力信号の伝達を禁止する禁止ゲート１６３と、ブロック活性化信号φｂｒおよびイコライズ信号ＥＱを受けるゲート回路１６４と、禁止ゲート１６３の出力信号とゲート回路１６４の出力信号を受けるＯＲ回路１６５をさらに含む。他の構成は、先に図９において示したセンスアンプ制御回路の構成と同じであり、対応する部分には同一の参照番号を付す。

禁止ゲート１６３はセンスアンプ転送指示信号φＴＡの活性化時、その出力信号をローレベルの非活性状態に固定的に設定する。この禁止ゲート１６３には、たとえば、センスアンプ転送指示信号φＴＡに応答して非導通状態とされ、信号φｗｌの非活性化に応答して導通状態とされるラッチ回路を利用することができる。ゲート回路１６４は、イコライズ信号ＥＱがローレベルにあり、かつブロック活性化信号φｂｒがハイレベルのときハイレベルの信号を出力する。

この図２８に示す構成は、残りの構成は図９に示すセンスアンプ制御回路の構成と同じであり、対応する部分には同一の参照番号を付す。次に動作について図２９を参照して説明する。

ブロック活性化信号φｂｒおよびセンスアンプ転送指示信号φＴＡがともにハイレベルにあり、イコライズ信号ＥＱがハイレベルのときには、先に図２６を参照して説明した回路部分により、イコライズ信号ＥＱがローレベルとされる。このときフリップフロップ３４は、ＯＲ回路１６５の出力信号により、リセットされる可能性はあるが、この場合、既にフリップフロップ３４はリセット状態にあり、何ら問題は生じない。

またこのとき、ＯＲ回路１６１およびＡＮＤ回路１６２の出力信号がハイレベルとされ、セレクタ３２は、内部転送指示信号φＴＲｉを選択する状態に設定される。内部転送指示信号φＴＲｉが活性状態とされると、セレクタ３２を介してフリップフロップ３４のセット入力Ｓに活性状態の信号が与えられてフリップフロップ３４がセットされ、トランジスタ３６および３８が導通し、センスアンプ活性化信号ＶｎおよびＶｐが活性状態とされる。信号φＴＡの活性化に応答して禁止ゲート１６３は、インバータ３５の出力信号の伝達を禁止しているため、フリップフロップ３４のリセットは行なわれず、フリップフロップ３４はセット状態を維持する。これにより、センスアンプ活性化信号ＶｐおよびＶｎは活性状態を維持する。

次いでこの状態で、このアレイブロックに対し再びアクセスが行なわれる場合には、イコライズ信号ＥＱがローレベルのため、ゲート回路１６４の出力信号がブロック活性化信号φｂｒの活性化に応答してハイレベルに立上がり、ＯＲ回路１６５を介してフリップフロップ３４がリセットされる。これにより、センスアンプ活性化信号ＶｐおよびＶｎが非活性状態とされる。ここで、イコライズ信号ＥＱがローレベルから所定期間ハイレベルとなる構成は図２６に示す構成により実現される。

次いで、通常アクセス動作時においては、所定時間経過後にワード線選択動作活性化信号φｗｌがハイレベルとされ、セレクタ３２を介してフリップフロップ３４がセットされてセンスアンプ活性化信号ＶｐおよびＶｎが活性状態とされる。ワード線選択動作活性化信号φｗｌが非活性状態とされると、禁止ゲート１６３は、信号φＴＡの非活性化のためインバータ３５の出力信号を通過させ、フリップフロップ３４がＯＲ回路１６５の出力信号に従ってリセットされ、センスアンプ活性化信号ＶｐおよびＶｎが非活性状態とされる。

メモリセル転送動作時においては、信号φＴＭがハイレベルとされ、ゲート回路１６２の出力信号がハイレベルとなり、セレクタ３２は、内部転送指示信号φＴＲｉを選択する状態に設定される。この場合においては、センスアンプ活性化信号ＶｐおよびＶｎは、内部転送指示信号φＴＲｉの活性化に応答して活性状態とされる。その非活性化は、信号φｗｌの活性状態から非活性状態への移行に応答して行なわれる（メモリセル転送動作時においては、信号φｗｌは活性状態とされる）。

Ｘデコーダの構成は、先の第１の実施の形態の図１２に示す構成と同じである。またアドレスラッチの構成は、図１０に示す第１の実施の形態のアドレスラッチの構成を利用することができる。

以上のように、この発明の第２の実施の形態に従えば、各アレイブロックを互いに独立に駆動可能とし、かつ１つのアレイブロックから他のアレイブロックのセンスアンプまたはメモリセルへデータを転送するように構成したため、処理用途に応じてメモリセルデータの退避、キャッシュ化を実現することができ、汎用性の高い半導体記憶装置を実現することができる。

［実施の形態３］
図３０は、この発明の第３の実施の形態である半導体記憶装置の要部の構成を示す図である。この図３０においては、アドレス入力部の構成が示される。この図３０に示すアドレス入力部から出力される内部アドレス信号が先の実施の形態１および実施の形態２で示したブロックデコーダおよび各アレイブロックの行選択回路へ与えられる。

図３０において、アドレス入力部は、アドレス入力端子１９９へ与えられるアドレス信号をクロック信号ＣＬＫに同期して取込むアドレスバッファ２００と、メモリセルデータの転送前のアドレスを格納するマッピングメモリ２０２と、マッピングメモリ２０２に格納された転送前のアドレス信号のデータ転送後のアドレス信号を各転送前のアドレス信号に対応して格納するアドレス変換回路２０４と、アドレスバッファ２００およびアドレス変換回路２０４の一方のアドレス信号を通過させ、内部アドレス信号を生成するマルチプレクサ２０６を含む。マッピングメモリ２０２は、たとえば連想メモリ（ＣＡＭ）で構成され、アドレス変換回路２０４は、たとえばレジスタで構成される。

このマッピングメモリ２０２およびアドレス変換回路２０４へのデータの格納を制御するために外部からのクロック信号ＣＬＫ、チップイネーブル信号ＣＥ、キャッシュ信号φＣＨ、およびマップ信号φＭＰを受けて、指定されたモードを検出するモード検出回路２１０と、モード検出回路２１０の制御のもとに、アドレスバッファ２００から与えられたアドレス信号をそれぞれラッチするアドレスラッチ２１２と、モード検出回路２１０の制御のもとに、このアドレスラッチ２１２に格納されたアドレスをマッピングメモリ２０２およびアドレス変換回路２０４へ書込む書込制御回路２１４を含む。アドレスラッチ２１２は、転送前のアドレスと転送後のアドレスを格納する。次に動作についてその動作波形図である図３１を参照して説明する。

クロック信号ＣＬＫの立上がり時にチップイネーブル信号ＣＥがハイレベルの活性状態とされ、またデータ転送を指定するキャッシュ信号φＣＨがハイレベルの活性状態とされる。これにより、データ転送が指定されて、転送されるべきメモリセルのアドレス（Ａ）がモード検出回路２１０の制御のもとにアドレスラッチ２１２に格納される。この状態においては、マルチプレクサ２０６は、モード検出回路２１０の制御のもとに、アドレスバッファ２００から与えられる元のアドレスすなわち転送前のアドレスを選択して各アレイブロックのアドレスラッチへ与える。

次いで、転送先を指定するアドレスＢが与えられ、チップイネーブル信号ＣＥおよびマップ信号φＭＡがクロック信号ＣＬＫの立上がり時にハイレベルの活性状態とされる。モード検出回路２１０は、このチップイネーブル信号ＣＥおよびマップ信号φＭＡに従って、転送先アドレスが与えられたことを検知し、アドレスバッファ２００から与えられたアドレス信号をアドレスラッチ２１２に格納する。この場合においても、マルチプレクサ２０６は、モード検出回路２１０の制御のもとに、アドレスバッファ２００からのアドレス信号を選択して各アレイブロックへ与え、データ転送動作が行なわれる。

一方、書込制御回路２１４は、このモード検出回路２１０の制御のもとにマッピングメモリ２０２およびアドレス変換回路２０４に対し書込アドレスを発生し、アドレスラッチ２１２に格納された元のアドレス（転送前アドレス）およびキャッシュ先アドレス（転送アドレス）を格納する。

以後の動作時において、チップイネーブル信号ＣＥがクロック信号ＣＬＫの立上がり時において活性状態とされ、アドレス入力端子１９９に元のアドレス（Ａ）が与えられたとき、マッピングメモリ２０２は、この与えられたアドレスと格納している元のアドレス（キャッシュアドレスと称す）とを比較し、その比較結果を示す信号を出力する。かつこのマッピングメモリ２０２は、一致時においては、アドレス変換回路２０４から、対応の転送先アドレス（キャッシュ先アドレス）を読出してマルチプレクサ２０６へ与える。マルチプレクサ２０６は、マッピングメモリ２０２からの一致信号に従ってアドレス変換回路２０４から与えられたアドレス信号を選択して各アレイブロックのアドレスラッチへ与える。これにより、外部から与えられたキャッシュアドレス（Ａ）に対して、転送先アドレス（Ｂ）が内部アドレスとして指定される。アレイブロックにおいてセンスアンプがデータをラッチしている場合には、このセンスアンプをキャッシュとして利用して、転送アドレスに格納されたデータの読出または書込を行なうことができる。

上述のようにマッピングメモリ２０２およびアドレス変換回路２０４を利用することにより、別のアレイブロックのセンスアンプにデータが転送されている場合、その転送されたデータを高速で読出すことができる。

図３２は、図３０に示すマッピングメモリ２０２およびアドレス変換回路２０４の構成を概略的に示す図である。図３２において、マッピングメモリ２０２は、各エントリが元のアドレス信号を格納する複数の連想メモリセルエントリＥＮＴ１〜ＥＮＴｎを含む。連想メモリセルエントリＥＮＴ１〜ＥＮＴｎの各々には、一致線ＣＨＬ１〜ＣＨＬｎが接続される。一致線ＣＨＬ１〜ＣＨＬｎは、それぞれ対応の連想メモリセルエントリＥＮＴ１〜ＥＮＴｎの格納するアドレス信号と、外部から与えられるアドレス信号の一致したときにハイレベルの活性状態とされる。

アドレス変換回路２０４は、マッピングメモリ２０２の各エントリＥＮＴ１〜ＥＮＴｎに対応して設けられるレジスタＲＥＧ１〜ＲＥＧｎと、レジスタＲＥＧ１〜ＲＥＧｎそれぞれに対応して設けられ、一致線ＣＨＬ１〜ＣＨＬｎの活性化時、対応のレジスタの内容を読出データ線ＲＤ上に伝達するリードゲートＲＧ１〜ＲＧｎを備える。このアドレス変換回路２０４は、さらに、転送アドレス信号書込時に、書換制御回路の制御のもとにアドレスラッチにラッチされたデータを書込むためのライトゲートＷＧ１〜ＷＧｎを含む。これらのライトゲートＷＧ１〜ＷＧｎはレジスタＲＥＧ１〜ＲＥＧｎそれぞれに対応して設けられ、書込制御回路からの活性化信号に従って選択的に活性状態とされ、対応のレジスタＲＥＧ１〜ＲＥＧｎを書込データバスＷＤに接続する。書込制御回路は、明確には示さないが、アドレスカウンタなどのアドレス発生器を備えており、アドレスラッチ２１２に格納されたアドレスをマッピングメモリ２０２およびアドレス変換回路２０４へ格納する。連想メモリセルエントリＥＮＴ１〜ＥＮＴｎへのデータ書込は、通常の手法を用いて行なわれる。すなわちエントリ選択信号線（ワード線）を選択状態として、元のアドレス信号をこのマッピングメモリへ与えることにより、選択された連想メモリセルエントリへ元のアドレス信号が格納される。

一致信号は、一致線ＣＨＬ１〜ＣＨＬｎ上の信号を受けるＯＲゲート２１５から出力される。一致線ＣＨＬ１〜ＣＨＬｎのいずれかが活性状態とされると一致信号が活性状態とされる。このとき、一致を示す一致線に対応して設けられたリードゲートが導通し、対応のレジスタの内容が読出されてマルチプレクサへ与えられる。

アドレスラッチ２１２としては、単にモード検出回路２１０の制御のもとに、それぞれ元のアドレス信号および転送アドレス信号格納領域に、与えられたアドレス信号を格納する構成が用いられればよい。

以上のように、この発明の第３の実施の形態の構成に従えば、元のアドレス信号と転送先アドレス信号とをリンクして（対応付けて）格納し、与えられた信号がこの登録された元のアドレス信号と一致するときには、転送アドレス信号を内部アドレス信号として出力するように構成しているため、この半導体記憶装置において転送先のメモリセルへ容易にアクセスすることができ、たとえばあるメモリセルのデータの加工時に退避された加工前のデータを再びアクセスすることができる。また転送先アレイブロックのセンスアンプをキャッシュとして利用することができ、高速アクセスが可能となる。

［実施の形態４］
図３３は、この発明の第４の実施の形態である半導体記憶装置の動作を示す波形図である。以下、図３３に示す波形図を参照してこの発明の第４の実施の形態である半導体記憶装置の動作について説明する。

クロック信号ＣＬＫの立上がり時に、チップイネーブル信号ＣＥをハイレベルとし、かつデータ保持指示信号ＫＥＥＰをハイレベルとする。この状態においては、時刻Ｔ１において与えられたアドレス信号に従って、アレイブロックにおいてワード線ＷＬＡが選択され、この選択ワード線ＷＬＡに接続されるメモリセルのデータがビット線上に読出され、次いでセンスアンプが活性状態とされ、次いで列選択が行なわれ、データＤＡ１が読出される。データ保持指示信号ＫＥＥＰがハイレベルであるため、所定期間経過後にワード線ＷＬＡがローレベルに立下がっても、この選択アレイブロックにおいて、センスアンプは活性状態を維持する。

時刻Ｔ２において再びチップイネーブル信号ＣＥが与えられると、その時点において与えられたアドレス信号に従って別のアレイブロックにおいてワード線ＷＬＢが選択され、このワード線ＷＬＢの電位が立上がり、選択ワード線ＷＬＢに接続されるメモリセルのデータがビット対上に読出され、次いで列選択動作が行なわれ、このワード線ＷＬＢに接続するメモリセルのうち選択列上に配置されるメモリセルのデータＤＢが読出される。

時刻Ｔ３において、時刻Ｔ１に与えられたアドレスと同じ行アドレスを指定するアドレス信号が与えられて、ワード線ＷＬＡが指定された場合、信号ＫＥＥＰにより、このワード線ＷＬＡのデータはセンスアンプにより保持されているため、行選択動作は行なわれず、列選択動作のみが行なわれ、このワード線ＷＬＡに接続するメモリセルのうちの対応のメモリセルのデータＤＡ２が読出される。以降、信号ＫＥＥＰがハイレベルのある間、選択アレイブロックにおいては、すべてセンスアンプが活性状態を維持しており、いずれかのアレイブロックにおいて選択動作が指定された場合には、列選択動作のみが行なわれ、対応のメモリセルのデータが読出される。

上述の一連の動作により、この半導体記憶装置を信号ＫＥＥＰに従ってこの半導体記憶装置をキャッシュとして利用することができるため、選択ワード線を再度アクセスする場合に、行選択動作が必要とされず、高速でデータの読出が可能となる。

図３４は、この発明の第４の実施の形態である半導体記憶装置のアレイ活性制御部の構成を示す図である。図３４において、アレイブロックＭＢａのアレイ活性制御部の構成のみを示す。残りのアレイブロックＭＢｂ〜ＭＢｄに対しても同様の構成が用いられる。

図３４において、アレイ活性制御部は、チップイネーブル信号ＣＥに応答して活性化され、アドレスバッファ３からのブロックアドレス信号ＢＡをデコードし、ブロック活性化信号φｂｒａを出力するブロックデコーダ１０ａと、ブロックデコーダ１０ａからのブロック活性化信号φｂｒａと後に説明する比較器２７２からの一致信号φＩＨａに応答して、イコライズ信号ＥＱａを選択的に活性／非活性状態とするイコライズ／プリチャージ制御回路２２０と、イコライズ／プリチャージ制御回路２２０からのイコライズ信号ＥＱａの立下がりに応答して、所定期間活性状態とされるワード線選択動作活性化信号φｗｌａを出力するワード線駆動制御回路２４０と、データ保持信号ＫＥＥＰとワード線駆動制御回路２４０の出力する信号φｗｌａと、比較器２７２からの一致信号φＩＨａに応答して、センスアンプ活性化信号ＶｐａおよびＶｎａを選択的に活性状態にするセンスアンプ制御回路２６０を含む。イコライズ／プリチャージ制御回路２２０およびセンスアンプ制御回路２６０の内部構成については後に説明する。ワード線駆動制御回路２４０の構成は、先の第２の実施の形態において説明したものと同様である。

アレイ活性制御部はさらに、比較器２７２の出力信号φＩＨａとデータ保持信号ＫＥＥＰに応答して、アドレスバッファ３から与えられた内部行アドレス信号ＲＡおよび内部ブロックアドレス信号ＢＡをラッチするラッチ２７０を含む。このラッチ２７０は、データ保持信号ＫＥＥＰの活性化時（ハイレベル）のとき、一致信号φＩＨａが不一致を示す場合には、そのときに与えられた行アドレス信号ＲＡおよびブロックアドレス信号ＢＡをラッチする。またラッチ２７０は、データ保持信号ＫＥＥＰの非活性化時（ハイレベルからローレベルへの移行時）、そのラッチデータがリセットされる。

比較器２７２は、データ保持信号ＫＥＥＰの活性化時、このラッチ２７０にラッチされたアドレス信号とアドレスバッファ３から与えられる行およびブロックアドレス信号とを比較し、その比較結果に従って一致信号φＩＨａを活性状態または非活性状態に駆動する。

Ｘデコーダ２７６に対しては、ブロック活性化信号φｂｒａと一致信号φＩＨａに従ってアドレスバッファ３からの内部行アドレス信号をラッチするＲＡラッチ２７４が設けられる。Ｙデコーダ２７９に対しては、ブロック活性化信号φｂｒａに応答してアドレスバッファ３から与えられる内部列アドレス信号をラッチするＣＡラッチ２７８が設けられる。Ｘデコーダ２７６は、ワード線駆動制御回路２４０からのワード線選択動作活性化信号φｗｌａに応答して活性化される。ＲＡラッチ２７４は、比較器２７２からの一致信号φＩＨａが一致を示す場合にはブロック活性化信号φｂｒａが活性状態とされてもリセット状態を維持する。Ｙデコーダ２７９は、ブロック活性化信号φｂｒａに応答して活性化される列選択制御回路２８０によりそのデコード開始タイミングが決定される。列選択制御回路２８０はまた、ブロック活性化信号φｂｒａに応答して、所定のタイミングでブロック選択信号（ローカルＩ／Ｏ線とグローバルＩ／Ｏ線とを接続するゲート）を導通を制御するブロック選択信号ＴＧＡを活性状態とする。

Ｘデコーダ２７６からの出力信号（ワード線駆動信号）は、アレイブロックＭＢａに配設されるワード線ＷＬ上に伝達される。Ｙデコーダ２７９の出力信号は、アレイブロックＭＢａに対して配設されたビット線対ＢＬＰに設けられた列選択ゲートＳＥＬへ与えられる。このアレイブロックＭＢａの各ビット線対ＢＬＰに設けられたセンスアンプＳＡａは、センスアンプ制御回路２６０からのセンスアンプ活性化信号ＶｐａおよびＶｎａに応答して活性状態とされる。次にこの図３４に示す制御の動作をその動作波形図である図３５および図３６を参照して説明する。

図３５は、通常動作時の動作を示す波形図である。通常動作時においては、データ保持信号ＫＥＥＰは非活性状態のローレベルを維持する。この場合には、比較器２７２は非活性状態とされ、その比較動作が禁止され、一致信号φＩＨａはローレベルに固定される。チップイネーブル信号ＣＥの活性化に応答して、アドレスバッファ３からのブロックアドレス信号ＢＡがブロックデコーダ１０ａでデコードされ、ブロック活性化信号φｂｒａが活性状態とされる。これに応答して、イコライズ／プリチャージ制御回路２２０からのイコライズ信号ＥＱａが非活性状態のローレベルとされる。ワード線駆動制御回路２４０は、このイコライズ／プリチャージ制御回路２２０からのイコライズ信号ＥＱａの非活性化に応答して、所定時間経過後、ワード線選択動作活性化信号φｗｌａを活性状態として、Ｘデコーダ２７６へ与える。ＲＡラッチ２７４は、一致検出信号φＩＨａが非活性状態にあるため、ブロック活性化信号φｂｒａに応答して、アドレスバッファ３から与えられた内部行アドレス信号ＲＡをラッチしてＸデコーダ２７６へ与える。Ｘデコーダ２７６は、ワード線駆動制御回路２４０からの信号φｗｌａに応答して活性化され、このＲＡラッチ２７４から与えられたアドレス信号をデコードし、ワード線ＷＬａを所定期間選択状態へと駆動する。このワード線ＷＬａが選択状態とされる期間は、ワード線駆動制御回路２４０から出力される信号φｗｌａにより決定される。選択ワード線ＷＬａに接続されるメモリセルデータがビット線対ＢＬＰへ与えられ、その電位差が十分に拡大されると、センスアンプ制御回路２６０からのセンスアンプ活性化信号ＶｐａおよびＶｎａが活性状態とされ、ビット線対ＢＬＰのデータが増幅される。

一方、ＣＡラッチ２７８は、ブロック活性化信号φｂｒａの活性化に応答して、アドレスバッファ３から与えられた内部列アドレス信号をラッチしている。Ｙデコーダ２７９が列選択制御回路２８０の制御のもとに活性化され、このＣＡラッチ２７８のラッチする内部列アドレス信号をデコードし、列選択信号を出力する。これにより、選択列に対応するビット線対ＢＬＰが列選択ゲートおよびブロック選択ゲート（ＳＥＬで示す）を介してグローバルＩ／Ｏ線に接続される。この後リード／ライトドライバＲＷＤＲがリード／ライト信号Ｗ／Ｒへ応答して所定のタイミングで活性化され、入出力バッファを介してデータの出力が行なわれる。

ＣＡラッチ２７８が、このチップイネーブル信号ＣＥと同時に与えられたアドレス信号から内部列アドレス信号をラッチし、Ｙデコーダ２７９が列選択制御回路２８０の制御のもとに活性化される。これにより、既に選択状態とされているセンスアンプＳＡａにラッチされている１行のメモリセルデータのうち内部列アドレス信号が指定するメモリセルのデータが選択されてグローバルＩ／ＯバスＧＩ／Ｏ上に伝達されて、次いでリード／ライトドライバＲＷＤＲを介して入出力バッファ（図示せず）へ与えられる。

チップイネーブル信号ＣＥの活性化時に与えられるアドレス信号がセンスアンプに保持されているメモリセルの行アドレスと異なる行アドレスを指定する場合には、比較器２７２の出力信号は非活性状態を維持する。この場合には、イコライズ／プリチャージ制御回路２２０は、ブロックデコーダ１０ａからのブロック活性化信号φｂｒａの活性化に応答して、所定期間イコライズ信号ＥＱａをハイレベルに維持する。このときまた、センスアンプ制御回路２６０が比較器２７２からの非活性状態の一致信号φＩＨａに応答して、センスアンプ活性化信号ＶｐａおよびＶｎａを非活性状態に維持する。これにより、センスアンプＳＡａに保持されていたメモリセルのデータがリセットされる。次いで、ワード線駆動制御回路２４０が、このイコライズ信号ＥＱａの立下がりに応答して、所定のタイミングで信号φｗｌａを活性状態とする。

ＲＡラッチ２７４は、比較器２７２の非活性状態の一致検出信号φＩＨａとブロック活性化信号φｂｒａの活性化とに応答して、アドレスバッファ３からの内部行アドレス信号ＲＡをラッチしてＸデコーダ２７６へ伝達する。Ｘデコーダ２７６が、このワード線選択動作活性化信号φｗｌａに応答して所定期間活性状態とされ、新たにアドレス指定された行に対応するワード線を選択状態とする。

このワード線選択動作活性化信号φｗｌａの活性化に応答して、センスアンプ制御回路２６０が、一定のタイミングでセンスアンプ活性化信号ＶｐａおよびＶｎａを活性状態とする。これにより、新たにアドレス指定された行のメモリセルのデータがセンスアンプＳＡａにより検知、増幅され、かつラッチされる。次いで、ＣＡラッチ２７８にラッチされた内部列アドレス信号がＹデコーダ２７９でデコードされ、対応の列を指定する列選択信号が活性状態とされる。これにより、新たにアドレス指定されたメモリセルのデータがグローバルＩ／ＯバスＧＩ／Ｏ上に伝達される。データ保持信号ＫＥＥＰのハイレベルのとき、センスアンプ制御回路２６０は、ワード線駆動制御回路２４０からの信号φｗｌａが非活性状態とされても、センスアンプ活性化信号ＶｐａおよびＶｎａを活性状態に維持する。Ｘデコーダ２７６は、この信号φｗｌａの非活性化に応答してプリチャージ状態とされる。

またラッチ２７０は、比較器２７２からの非活性状態の一致検出信号φＩＨａに応答して、アドレスバッファ３から与えられた内部行アドレス信号ＲＡおよび内部ブロックアドレス信号ＢＡをラッチする。これにより、選択状態とされているワード線を示すアドレス信号の更新が行なわれる。

データ保持信号ＫＥＥＰが非活性状態のローレベルとされると、ラッチ２７０のラッチするアドレス信号がリセットされ、またセンスアンプ制御回路２６０からのセンスアンプ活性化信号ＶｐａおよびＶｎａも非活性状態とされ、イコライズ信号ＥＱａがハイレベルへ立上がる。

［イコライズ／プリチャージ制御回路の構成］
図３７は、図３４に示すイコライズ／プリチャージ制御回路の構成および動作を示す図である。図３７（Ａ）において、プリチャージ／イコライズ回路２２０は、信号ＫＥＥＰおよびφｂｒａを真入力に受け、信号φＩＨａを補入力に受けるゲート回路２２１と、ゲート回路２２１の出力信号の立上がりに応答して、所定の時間幅を有するパルス信号を発生するパルス発生回路２２２と、信号ＫＥＥＰおよびφｂｒａを受けるＯＲ回路２２３と、ＯＲ回路２２３の出力信号の立上がりに応答して、所定期間ローレベルとなるパルス信号を発生するパルス発生器２２４と、信号ＫＥＥＰに応答してパルス発生器２２２および２２４の一方を選択的に低下させるセレクタ２２５と、信号ＫＥＥＰの立上がりに応答して立上がりかつ信号φｂｒａの立上がりに応答して立下がるパルス信号を発生するパルス発生器２２６と、パルス発生器２２６の出力信号とセレクタ２２５の出力を受けるＯＲ回路２２７を含む。ＯＲ回路２２７からイコライズ信号ＥＱａが出力される。次にこの図３７に示すイコライズ／プリチャージ制御回路２２０の動作をその動作波形図である図３７（Ｂ）を参照して説明する。

信号ＫＥＥＰがローレベルのとき、ゲート回路２２１の出力信号はローレベルに固定される。セレクタ２２５は、パルス発生器２２４からのパルス信号φｐ３を選択する状態に設定される。パルス発生器２２６は、信号ＫＥＥＰがローレベルに固定されるため、パルスを発生しない。

ＯＲ回路２２３は、バッファ回路として機能し、信号φｂｒａをバッファ処理してパルス発生器２２４へ与える。パルス発生器２２４は、このＯＲ回路２２３からの信号の立上がりに応答して、所定期間ローレベルとされるパルス信号φｐ３を発生する。セレクタ２２５はこのパルス発生器２２４からのパルス信号φｐ３を選択して通過させる。ＯＲ回路２２７はいま、バッファ回路として機能しており（パルス発生器２２６出力信号はローレベル）、イコライズ信号φｐ３がイコライズ信号ＥＱａとして出力される。

一方、信号ＫＥＥＰがハイレベルに立上がると、この立上がりに応答してパルス発生器２２６が出力信号φｐ１をハイレベルに立上げる。これにより、ＯＲ回路２２７からのイコライズ信号ＥＱａがハイレベルとされる。アレイブロックＭＢａがプリチャージ状態にあれば、イコライズ信号ＥＱａはハイレベルを維持するだけであり、何ら状態変化は生じない。

この状態でブロック活性化信号φｂｒａが活性状態とされると、最初のサイクルにおいては、比較器（図３４参照）の出力する一致信号φＩＨａは不一致を示すローレベルである（図３４に示すラッチ２７０は、信号ＫＥＥＰの立上がりに応答してリセットされており、いずれの行をも指定していない）。これに応答して、ゲート回路２２１の出力信号がハイレベルに立上がり、パルス発生器２２２からのパルス信号φｐ２が所定期間ハイレベルとされる。セレクタ２２５は信号ＫＥＥＰに従ってパルス発生器２２２の出力信号を選択している。パルス発生器２２６からのパルス信号φｐ１は、ブロック活性化信号φｂｒａの立上がりに応答してローレベルとされる。パルス信号φｐ１およびφｐ２は、そのハイレベルの期間が互いに重なり合うようにタイミングが設定される。したがって、イコライズ信号ＥＱａが、所定期間経過後、ハイレベルからローレベルとされ、ワード線選択動作が開始される。

次いでアクセスが行なわれ、ブロック活性化信号φｂｒａおよび一致信号φＩＨａがともにハイレベルとされると、この場合には、ゲート回路２２１の出力信号はローレベルであり、パルス発生器２２２からのパルス信号φｐ２はローレベルを維持する。したがってイコライズ信号ＥＱａもローレベルを維持する。

次に再びブロック活性化信号φｂｒａがハイレベルとなり、一致信号φＩＨａがローレベルのときには、パルス発生器２２２からのパルス信号φｐ２が発生され、イコライズ信号ＥＱａが所定期間ハイレベルとされ、アレイブロックＭＢａのプリチャージが行なわれる。この後、ワード線が選択され、新たなメモリセルデータの選択が行なわれる。信号ＫＥＥＰがローレベルとされると、セレクタ２２５がパルス発生器２２４からのハイレベル状態にあるパルス信号φｐ３を選択し、応じてイコライズ信号ＥＱａがハイレベルに立上がる。

ワード線駆動制御回路の構成は、先の第１の実施の形態と第２の実施の形態において用いた構成を利用することができる。

［センスアンプ制御回路の構成］
図３８は、図３４に示すセンスアンプ制御回路の構成および動作を示す図である。

図３８（Ａ）において、センスアンプ制御回路２４０は、ワード線選択動作活性化信号φｗｌａを所定時間遅延する遅延回路２４１と、遅延回路２４１の出力信号の立上がりに応答してセットされるセット／リセットフリップフロップ２４２と、遅延回路２４１の出力信号を所定時間遅延させかつその出力信号を反転する反転遅延回路２１３と、データ保持信号ＫＥＥＰと反転遅延回路２４３の出力信号とを受けるＮＯＲ回路２４４と、信号ＫＥＥＰの立下がりに応答して所定時間ハイレベルとされるパルス信号を発生するパルス発生器２４５と、パルス発生器２４５の出力信号と、図３７に示すパルス信号φｐ２を受けるＯＲ回路２４６と、ＮＯＲ回路２４４の出力信号とＯＲ回路回路２４６の出力信号とを受けるＯＲ回路２４７とを含む。フリップフロップ２４２は、このＯＲ回路２４７の出力信号の立上がりに応答してリセットされる。

フリップフロップ２４２の補出力ＺＱからの出力信号は、センスアンプ活性化信号Ｖｐａを出力するｐチャネルＭＯＳトランジスタ２４９のゲートへ与えられる。フリップフロップ２４２のＱ出力からの出力信号は、センスアンプ活性化信号Ｖｎａを出力するｎチャネルＭＯＳトランジスタ２４８のゲートへ与えられる。次に図３８（Ｂ）に示す動作波形図を参照してこの図３８（Ａ）に示すセンスアンプ制御回路動作について説明する。

信号ＫＥＥＰがローレベルのとき、ＮＯＲ回路２４４は、インバータとして機能する。フルロック活性化信号φｂｒａがハイレベルとされると、イコライズ信号ＥＱａがハイレベルからローレベルへ立下がり、このイコライズ信号ＥＱａの立下がりに応答して、所定期間ワード線選択動作活性化信号φｗｌａがハイレベルとされる。この信号φｗｌａの立上がりに応答して、フリップフロップ２４２が遅延回路２４１の出力信号に従ってセットされ、次いで反転遅延回路２４３、ＮＯＲ回路２４４およびＯＲ回路２４７により、所定時間経過後にリセットされる。これにより、センスアンプ活性化信号ＶｐａおよびＶｎａが所定時間活性化状態とされる。

データ保持信号ＫＥＥＰがハイレベルとされると、パルス信号φｐ２が所定期間ハイレベルされ、ＯＲ回路２４６および２４７を介してフリップフロップ２４２がリセットされる。このときには、センスアンプ活性化信号ＶｎａおよびＶｐａはリセット状態（非活性状態）にあり、何ら問題は生じない。パルス信号φｐ２がローレベルに立下がると、イコライズ信号ＥＱａがハイレベルからローレベルに立下がり、応じてワード線選択動作活性化信号φｗｌａが所定期間ハイレベルの活性状態とされる。このワード線選択動作活性化信号φｗｌａの立上がりに応答して、フリップフロップ２４２が所定時間経過後にセットされ、センスアンプ活性化信号ＶｎａおよびＶｐａが活性状態とされる。信号ＫＥＥＰがハイレベルであり、ＮＯＲ回路２４４の出力信号はローレベルに固定されるため、このフリップフロップ２４２のリセットが禁止され、センスアンプ活性化信号ＶｎａおよびＶｐａは活性状態を維持する。

信号φｂｒａおよびφＩＨａがともにハイレベルの活性状態とされる場合、イコライズ信号ＥＱａはローレベルを維持しており、センスアンプ活性化信号ＶｎａおよびＶｐａも活性状態を維持している。

信号φｂｒａがハイレベルであり、信号φＩＨａがローレベルのとき、パルス信号φｐ２がハイレベルとされ、フリップフロップ２４２がリセットされ、センスアンプ活性化信号ＶｐａおよびＶｎａが非活性状態とされる。イコライズ信号ＥＱａがパルス信号φｐ２に従ってハイレベルからローレベルとされると、ワード線選択動作活性化信号φｗｌａが所定期間ハイレベルとされ、新たなワード線選択動作が行なわれる。このワード線選択動作活性化信号φｗｌａの立上がりに応答して、フリップフロップ２４２が所定時間経過後にセットされ、センスアンプ活性化信号ＶｐａおよびＶｎａが活性状態とされる。以降、上述の動作が繰返される。信号ＫＥＥＰがハイレベルからローレベルへ立下がると、パルス発生器２４５が所定時間幅を有するパルス信号を出力し、ＯＲ回路２４６および２４７を介してフリップフロップ２４２がリセットされ、センスアンプ活性化信号ＶｎａおよびＶｐａが非活性状態とされる。

以上のように、この発明の第４の実施の形態に従えば、アレイブロックをそれぞれ独立に駆動可能とし、かつ各アレイブロックにおいてセンスアンプにデータを保持するように構成しているため、各アレイブロックをキャッシュとして利用することができ、高速アクセスが可能となる。

なお、この第４の実施の形態において、ビット線対とセンスアンプとの間にビット線分離ゲートが設けられており、センスアンプの活性化／非活性化に応じてビット線対とセンスアンプとの接続／分離が行なわれる構成が用いられてもよい。この場合、ビット線分離信号ＢＬＩの活性／非活性の制御は、ワード線選択動作活性化信号φｗｌａに従って行なわれればよい。

［実施の形態５］
図３９は、この発明の第５の実施の形態である半導体記憶装置のアレイ部の構成を示す図である。図３９において、この半導体記憶装置のアレイは、複数のアレイブロックＭＢＡ〜ＭＢＦに分割される。これらのアレイブロックＭＢＡ〜ＭＢＦそれぞれに対応して、互いに独立に動作可能なアレイ活性制御回路３００ａ〜３００ｆがそれぞれ配置される。またアレイブロックＭＢＡ〜ＭＢＦそれぞれに対応して、センスアンプおよびイコライズ回路を含むアレイ活性化回路３１０ａ〜３１０ｅが設けられる。アレイ活性化回路は、各ビット線対に対して設けられるセンスアンプＳＡと、隣接するアレイブロックのビット線対をそれぞれ接続するためのトランスファーゲート３０１を含む。図３９においては、アレイブロックＭＢＣおよびＭＢＤの間のアレイ活性化回路３１０ｃにおけるビット線対ＢＬＰＣおよびＢＬＰＤに対して設けられる部分の構成を示す。センスアンプＳＡは、トランスファーゲート３０１ｃｄの導通時、アレイブロックＭＢＤのビット線対ＢＬＰＤに接続可能である。通常動作時においては、センスアンプＳＡはアレイブロックＭＢＣのビット線対ＢＬＰＣにトランスファーゲート３０１ｃｃを介して接続される。

図４０は、このアレイブロックそれぞれに対して設けられるアレイ活性化回路の構成をより拡大して示す図である。図４０に示すように、アレイブロックＭＢＡおよびＭＢＢの間のセンス活性化回路３１０ａは、アレイブロックＭＢＡのビット線対ＢＬＰＡにトランスファーゲート３０１ａａを介して接続されかつトランスファーゲート３０１ａｂを介してアレイブロックＭＢＢのビット線対ＢＬＰＢに接続されるセンスアンプＳＡＡを含む。アレイ活性化回路３１０ｂは、アレイブロックＭＢＢのビット線対ＢＬＰＢにトランスファーゲート３０１ｂｂを介して接続されかつアレイブロックＭＢＣのビット線対ＢＬＰＣにトランスファーゲート３０１ｂｃを介して接続されるセンスアンプＳＡＢを含む。アレイ活性化回路３１０ｃは、アレイブロックＭＢＣのビット線対ＢＬＰＣにトランスファーゲート３０１ｃｃを介して接続されかつアレイブロックＭＢＤのビット線対ＢＬＰＤにトランスファーゲート３０１ｃｄを介して接続されるセンスアンプＳＡＣを含む。他のアレイブロックについても同様の接続が行なわれる。トランスファーゲート３０１ａｂ，３０１ｂｃ，３０１ｃｄ…は、転送制御回路３１５の制御のもとに導通状態とされる。この転送制御回路３１５の制御により、隣接アレイブロック間での１行のメモリセルデータの転送を行なうことができる。次にこの図３９および図４０に示す半導体記憶装置の動作をその動作波形図である図４１を参照して説明する。

この半導体記憶装置は、アレイブロック間でのデータ転送を指定する転送指示信号φＴＲと、転送先のアレイブロックに対しデータをメモリセルに書込む書込指示信号φＴＲＷを含む。

時刻Ｔ１において、クロック信号ＣＬＫの立上がりにチップイネーブル信号ＣＥがハイレベルとされ、転送信号φｂｒが活性状態とされ、書込指示信号φＴＲＷがローレベルに設定される。この場合には、時刻Ｔ１において確定状態とされたアドレス信号に従ってアドレス指定されたアドレスアレイブロックＭＢ♯Ａにおいてワード線ＷＬＡが選択され、この選択されたメモリセルデータの読出しが行なわれる。転送信号φＴＲの活性化時、次のクロックサイクルＴ２において与えられたアドレス信号に従って転送先アレイブロックが指定される。この転送先アレイブロックに対して、時刻Ｔ１においてアドレス指定されたアレイブロックにおけるワード線ＷＬＡに接続されるメモリセルのデータが転送される。次いでこの転送先アレイブロックにおいてセンスアンプが活性化され、センスアンプにデータが保持される。

時刻Ｔ３において、チップイネーブル信号ＣＥが活性状態のハイレベルとされ、転送信号φＴＲおよび書込指示信号φＴＲＷがともにハイレベルとされると、この時刻Ｔ３においてアドレス指定されたアドレス信号に従ってアレイブロックＭＢ♯Ａにおいてワード線ＷＬＡが選択され、この選択ワード線ＷＬＡに接続されるメモリセルのデータが読出され、センスアンプにより検知、増幅されてラッチされる。次のクロックサイクルＴ４において与えられたアドレス信号に従って、転送先アレイブロックにおいてワード線ＷＬＢが選択状態とされ、転送先アレイブロックにおいてセンスアンプが次いで活性化され、この選択されたワード線ＷＬＢに接続するメモリセルにワード線ＷＬＡに接続されるメモリセルデータが書込まれる。

図４２は、この発明の第５の実施の形態である半導体記憶装置のより詳細な内部転送動作を示す図である。図４２においては、アレイブロックＭＢ♯Ａからそれに隣接するアレイブロックＭＢ♯Ｂへのデータ転送動作が示される。転送指示信号φＴＲのみが活性状態のとき、アドレスＡ１に従ってアレイブロックＭＢ♯Ａのワード線ＷＬＡが選択される。このときまた、ビット線分離信号ＢＬＩ♯Ａがハイレベルとされ、センスアンプＳＡ♯Ａとビット線対ＢＬＰ♯Ａとが接続され、ワード線ＷＬＡに接続されるメモリセルデータがビット線対ＢＬ♯Ａに伝達される。次いでセンスアンプ活性化信号ＶｐＡおよびＶｎＡが活性状態とされ、このビット線対ＢＬＰ♯Ａ上のデータが増幅されラッチされる。次いで、ワード線ＷＬＡおよびセンスアンプ活性化信号ＶｐａおよびＶｎＡの非活性化の後、転送指示信号ＴＬＩ♯Ａがハイレベルとされ、アレイブロックＭＢ♯Ｂのビット線対ＢＬＰ♯ＢがセンスアンプＳＡ♯Ａと接続される。イコライズ信号ＥＱ♯Ｂはローレベルであり、フローティング状態のビット線対ＢＬＰ♯Ｂが、このセンスアンプＳＡ♯Ａのセンスノードにラッチされたデータ（およびビット線対ＢＬＰ♯Ａの充電電荷）により充放電され、緩やかにその電位が変化する。この転送指示信号ＴＬＩ♯Ａのハイレベルへの移行と同期してビット線分離信号ＢＬＩ♯Ｂもハイレベルとされる。これにより、アレイブロックＭＢ♯Ｂのビット線対ＢＬＰ♯ＢがセンスアンプＳＡ♯Ｂに接続され、センスアンプＳＡ♯Ｂのセンスノードの電位が変化する。次いで、センスアンプ活性化信号ＶｐＢおよびＶｎＢが活性化され、このセンスアンプＳＡ♯Ｂが動作し、ビット線対ＢＬＰ♯Ｂの電位が差動的に増幅される。

このセンスアンプＳＡ♯Ｂの活性前に転送指示信号ＴＬＩ♯Ａはローレベルとされており、トランスファーゲート３０１♯ａｂはオフ状態とされる。アレイブロックＭＢ♯Ａにおいては、この転送指示信号ＴＬＩ♯Ａの非活性化（ローレベル）に応答して、センスノードおよびビット線対のイコライズが行なわれる。このイコライズ完了後、ビット線分離信号ＢＬＩ♯Ａがローレベルとされる。

アレイブロックＭＢ♯Ｂにおいては、ビット線分離信号ＢＬＩ♯Ｂがローレベルとされる。このとき、ビット線対ＢＬＰ♯ＢおよびセンスアンプＳＡ♯Ｂはその増幅した電位を保持している。

なお、このアレイブロックＭＢ♯Ｂにおいては、ビット線対ＢＬＰ♯Ｂが中間電位にイコライズされ、センスアンプＳＡ♯Ｂのみが増幅したデータを保持するように構成されてもよい。この構成は、イコライズ回路をビット線対に接続し、センスアンプとイコライズ回路の間にトランスファーゲートが配置される構成が用いられれば容易に実現される。

転送指示信号φＴＲと書込指示信号φＴＲＷがともにハイレベルとされたときには、アドレス信号Ａ３およびＡ４に従ってアレイブロックＭＢ♯Ａにおいてワード線ＷＬＡが選択され、センスアンプＳＡ♯Ａによりこのアドレス線ＷＬＡに接続されるメモリセルデータが検知増幅される。アレイブロックＭＢ♯Ｂにおいてもワード線ＷＬＢが選択される。転送指示信号ＴＬＩ♯ＡおよびＢＬＩ♯Ｂがハイレベルとされると、このアレイブロックＭＢ♯ＡのセンスアンプＳＡ♯Ａのセンスノードおよびビット線対ＢＬＰ♯Ａに保持された電荷がアレイブロックＭＢ♯Ｂのビット線対ＢＬＰ♯Ｂ上に伝達される。アレイブロックＭＢ♯Ａの電位は電源電位レベルおよび接地電位レベルへ充放電されており、アレイブロックＭＢ♯Ｂにおいてワード線ＷＬＢが選択状態とされても、その選択メモリセルデータはアレイブロックＭＢ♯Ａから転送されたデータに従って変化する。次いで、センスアンプＳＡ♯Ｂが活性化され、このアレイブロックＭＢ♯Ｂに転送されたデータの検知増幅が行なわれ、ワード線ＷＬＢに接続されるメモリセルへのデータの書込みが行なわれる。所定時間が経過すると、センスアンプＳＡ♯Ｂが非活性状態とされ、次いでビット線対ＢＬＰ♯ＢおよびセンスアンプＳＡ♯Ｂのセンスノードのイコライズが行なわれる。このとき、センスアンプＳＡ♯Ｂは持続的に増幅データを保持する構成が用いられてもよい。

上述のような動作シーケンスを用いることにより、隣接アレイブロック間で１行のメモリセルデータを容易に転送することができる。この動作を繰返し実行すれば、１つのアレイブロックから複数のアレイブロックへ１行のメモリセルデータを転送することができ、たとえば画像データ処理において、画像の複製、塗り潰しなどの処理を高速で実現することができる。

図４３は、この発明の第５の実施の形態である半導体記憶装置の動作を実現するための制御系の構成を示す図である。図４３のおいて、制御は、チップイネーブル信号ＣＥに応答して、転送指示信号φＴＲおよび書込指示信号φＴＲＷを受け、指定されたモードを検出するモード検出器４００と、モード検出回路４００の制御のもとに、アドレス信号をクロック信号に同期して取込むアドレスバッファ４１０と、モード検出回路４００の転送指示検出時にアドレスバッファ４１０から与えられるアドレス信号を各クロックサイクルごとにラッチするアドレスラッチ４１２と、アドレスラッチ４１２に格納されたアドレス信号をデコードするクロックデコーダ４１４と、このブロックデコーダ４１４からのブロック活性化信号φｂｒとモード検出回路４００からのモード検出信号に従ってビット線分離信号ＢＬＩおよび転送指示信号ＴＬＩを出力する転送制御回路４１６（図４０の転送制御回路３１５に相当）と、ブロックデコーダ４１４からのブロック活性化信号に応答してアドレス指定されたアレイブロックを活性化するアレイ活性制御回路４１８を含む。このアレイ活性制御回路４１８は、図３９に示すアレイ活性制御回路３００ａ〜３００ｆに対応する。

アドレスラッチ４１２は、モード検出器４００からの転送モード指示信号に従って、アドレスバッファ４１０から与えられる２つのアドレス信号をラッチするアドレスラッチ４１２ａおよび４１２ｂを含む。このアドレスラッチ４１２ａおよび４１２ｂにラッチされたアドレス信号は、図示しないＸデコーダおよびＹデコーダへ転送される。データ転送時においては、データの書込／読出が禁止されてもよい。またデータの書込／読出が最初にアドレス指定されたアレイブロックに対して行なわれる方式が用いられてもよい。

転送制御回路４１６は、ブロックデコーダ４１４からのブロック活性化信号に従って、このブロック活性化信号が指定するアレイブロックに対して設けられる転送指示信号ＴＬＩを所定のタイミングでハイレベルの活性状態とする。アレイ活性制御回路４１８は、このモード検出器４００からの転送モード検出時においては、転送制御回路４１６からの転送指示信号ＴＬＩの非活性化に応答してイコライズ信号（図示せず）を活性状態とする。転送制御回路４１６は、またモード検出器４００からの転送モード検出信号に従ってブロック活性化信号φｂｒが指定するブロックおよび隣接する（または転送先）アレイブロックに対しビット線分離信号ＢＬＩの活性／非活性を実行する。

このアレイ活性制御回路４１８および転送制御回路４１６の内部詳細構成は示さないが、先の第１ないし第３の実施の形態に示した制御回路の構成を適用することにより容易に実現することができる。転送モードが指定されたとき、最初のアレイブロックにおけるセンスアンプの非活性化が行なわれてから隣接（転送先）アレイブロックにおいてセンスアンプの活性化が行なわれる構成が用いられればよい。

以上のように、この発明の第５の実施の形態に従えば、隣接アレイブロック間で１行のワード線のデータを転送可能としたため、高速で複製データを複製を行なうことができ、たとえば画像処理における塗り潰し処理などを容易に実現することができる。

［実施の形態６］
図４４は、この発明の第６の実施の形態である半導体記憶装置の要部の構成を示す図である。この図４４において、アレイブロックの間に配置されるセンスアンプの構成を示す。アレイブロックの配置は図３９に示す配置と同じである。図４４においては、ビット線対ＢＬＰ♯Ａおよびビット線対ＢＬＰ♯ＢとセンスアンプＳＡとを接続するためのトランスファーゲートは示していない。

センスアンプＳＡは、センスアンプ活性化信号線４５０および４５２を介して伝達されるセンスアンプ活性化信号ＶｎおよびＶｐに応答して活性化される。これらセンスアンプ活性化信号４５０、４５２の間には、イコライズ信号ＥＱに応答して導通して、センスアンプ活性化信号線４５０および４５２にそれぞれプリチャージ電位Ｖｂｌを伝達するｎチャネルＭＯＳトランジスタで構成されるトランスファーゲート４５４および４５６が配置される。このセンスアンプ活性化信号線をイコライズするための回路部分において、さらにセンスアンプ活性化信号線４５０および４５２を電気的に短絡するイコライズトランジスタが配置されてもよい。

センスアンプ活性化信号線４５０および４５２それぞれに対し、センスアンプ駆動信号ＢＳ・ＳＮおよびＢＳ・ＳＰに応答して導通するセンスアンプ活性化トランジスタ４５８および４６０が設けられる。センスアンプ活性化トランジスタ４５８は、導通時センスアンプ活性化信号線４５０を接地電位に結合する。センスアンプ活性化トランジスタ４６０は、導通時、センスアンプ活性化信号線４５２を電源電位Ｖｃｃ（または高電圧Ｖｐｐ＞Ｖｃｃ）に結合する。センスアンプ駆動信号ＢＳ・ＳＮは、ブロック指定信号ＢＳとセンスアンプ駆動信号ＳＮの論理積信号であり、両者が活性状態とされたとき、ハイレベルの活性状態とされる。信号ＢＳ・ＳＰは、ブロック選択信号ＢＳとセンスアンプ活性化信号ＳＰの論理積信号であり、両者の信号が活性状態とされたとき、ローレベルの活性状態とされる。

センスアンプ活性化信号線４５０に対し、さらに、接続タイミング信号φＢＳに応答してキャパシタ４７０の一方電極とセンスアンプ活性化信号線４５０とを接続するｎチャネルＭＯＳトランジスタで構成されるトランスファーゲート４６２が配置される。センスアンプ活性化信号線４５２に対しては、接続タイミング信号φＺＢＳの活性化時に導通し、センスアンプ活性化信号線４５２をキャパシタ４７５の一方電極に伝達するｐチャネルＭＯＳトランジスタで構成されるトランスファーゲート４６４が配置される。キャパシタ４７０および４７５は、複数のアレイブロック（図４４に示す）に対し共通に配置される。この接続タイミング信号φＢＳおよびφＺＢＳは、センスアンプ活性化信号のＢＳ・ＳＮおよびＢＳ・ＳＰの非活性化から活性化の移行の前に所定期間活性状態とされ、かつセンスアンプ活性化信号ＢＳ・ＳＮおよびＢＳ・ＳＰの活性化から非活性化の後所定期間導通状態とされる。次にこの図４４に示す回路の動作をその動作波形図である図４５を参照して説明する。

対応のアレイブロックの非選択時においては、信号φＢＳがローレベル、信号φＺＢＳがハイレベルであり、トランスファーゲート４６２および４６４はともに非導通状態にある。キャパシタ４７０および４７５はそれぞれ前のサイクルにおいて充放電されている。キャパシタ４７０の充電電位は中間電位よりも低く、キャパシタ４７５の充電電位は中間電位よりも高くされる（これについては後に詳細に説明する）。

アレイブロックが指定されると、この指定されたアレイブロックに対するイコライズ信号ＥＱがブロック活性化信号に従ってハイレベルからローレベルへ移行し、センスアンプ活性化信号線４５０および４５２のイコライズが停止される。センスアンプ活性化信号線４５０および４５２に対するイコライズ信号ＥＱは、ビット線対ＢＬＰに対して設けられたイコライズ／プリチャージ回路に対して与えられるイコライズ信号と別な信号であってもよい。すなわちこの図４４に示すセンスアンプ活性化信号線に対するイコライズ信号ＥＱは、センスアンプの非活性化時においてのみハイレベルの活性状態とされる構成が用いれてもよい。

イコライズ信号ＥＱがローレベルとされて所定期間が経過すると、図示しないワード線選択動作活性化信号φｗｌがハイレベルとされ、アドレス指定されたアレイブロックにおいて対応のワード線が選択状態とされる（アドレス指定されたアレイブロックにおいてワード線が選択状態とされるとき）。次いで所定時間が経過すると（各ビット線対に選択メモリセルデータが読出された後）、制御タイミング信号φＢＳが所定期間ハイレベルとされ、また信号φＺＢＳが所定時間ローレベルとされる。これにより、トランスファーゲート４６２および４６４が導通し、キャパシタ４７０および４７５に充電された電荷がセンスアンプ活性化信号線４５０および４５２にそれぞれ伝達される。これにより、キャパシタ４７０の充電電荷によりセンスアンプ活性化信号Ｖｎが中間電位からその電位レベルが低下し、またそのキャパシタ４７５からの充電電荷により、センスアンプ活性化信号Ｖｐが中間電位からその電位が上昇する。このキャパシタ４７０および４７５からの充電電荷により、センスアンプ活性化信号ＶｎおよびＶｐが活性化され、センスアンプＳＡが活性状態とされ、センス動作を開始する。

次いでタイミング信号φＢＳおよびφＺＢＳが非活性状態とされると、次いでセンスアンプ駆動信号ＢＳ・ＳＮおよびＢＳ・ＳＰが活性状態とされ、センスアンプ活性化トランジスタ４５８および４６０が導通し、センスアンプ活性化信号Ｖｎがローレベル、センスアンプ活性化信号Ｖｐがハイレベルとされる。これにより、センスアンプＳＡが、対応のビット線対ＢＬＰ♯ＡまたはＢＬＰ♯Ｂ上の電位をそれぞれ接地電位レベルおよび電源電位レベルへ高速で駆動する。このセンスアンプＳＡの活性化時に、キャパシタ４７０および４７５の充電電荷を利用することによりセンスアンプ活性化信号線４５０から接地電位へ流れる電荷およびセンスアンプ活性化信号線４５２へ電源電位（または高電圧印加ノード）から流入する電荷量を低減することができ、消費電流を低減することができる。またキャパシタ４７０および４７５の充電電荷によりセンスアンプＳＡを駆動することにより、センスアンプＳＡの活性化時、センスアンプ活性化信号ＶｎおよびＶｐの比較的緩やかに変化して、センスアンプＳＡが緩やかにセンス動作をし、確実に対応のビット線対ＢＬＰ♯Ａ（またはＢＬＰ♯Ｂ）の電位を増幅することができる。

センス動作が完了し、所定期間が経過すると、ワード線選択動作活性化信号φｗｌがハイレベルからローレベルとなり、またセンスアンプ駆動信号ＢＳ・ＳＮおよびＢＳ・ＳＰも非活性状態のローレベルおよびハイレベルとされる。これにより、センスアンプ活性化トランジスタ４５８および４６０が非導通状態とされる。このセンスアンプ駆動信号ＢＳ・ＳＮおよびＢＳ・ＳＰの非活性化に応答して、制御タイミング信号φＢＳが所定期間ハイレベルとなり、また制御タイミング信号φＺＢＳが所定期間ローレベルとされる。このときまだ、イコライズ信号ＥＱはローレベルを維持している。したがって、センスアンプ活性化信号線４５０がトランスファーゲート４６２を介してキャパシタ４７０に接続され、またセンスアンプ活性化信号線４５２がトランスファーゲート４６４を介してキャパシタ４７５を接続される。これにより、キャパシタ４７０の一方電極電位が低下し、またキャパシタ４７５の電位がセンスアンプ活性化信号線４５２からの充電電荷により上昇する。キャパシタ４７０および４７５の充電電位は、キャパシタ４７０および４７５のそれぞれの容量値とセンスアンプ活性化信号線４５０および４５２の寄生容量の容量値の比により決定される。センスアンプ活性化信号線４５０および４５２の充電電荷をキャパシタ４７０および４７５へ格納することにより、次のサイクルにおいてキャパシタ４７０および４７５の充電電荷を利用することができ、センスアンプ駆動のための消費電流を低減することができる。制御タイミング信号φＢＳおよびφＺＢＳが非活性状態とされると、イコライズ信号ＥＱがハイレベルとされ、トランスファーゲート４５４および４５６が導通し、センスアンプ活性化信号線４５０および４５２がプリチャージ電位Ｖｂｌにプリチャージされかつイコライズされる。

図４６は、この発明の第６の実施の形態である半導体記憶装置の１つのアレイブロックのためのアレイ活性制御回路の構成を示す図である。図４６においては、アレイ活性制御回路３００（図４３に示すアレイ活性制御回路４１８のうちの１つのアレイブロックに対して設けられる回路部分）は、チップイネーブル信号ＣＥの活性化時に活性化され、図示しないアドレスバッファから与えられたブロックアドレス信号ＢＡをデコードしてブロック活性化信号φｂｒを出力するブロックデコーダ５００と、このブロックデコーダ５００からのブロック活性化信号φｂｒに従って、イコライズ信号ＥＱを選択的に非活性化するイコライズ／プリチャージ制御回路５１０と、イコライズ／プリチャージ制御回路５１０からのイコライズ信号ＥＱとモード検出回路４００からのモード検出信号に従ってワード線選択動作活性化信号φｗｌを出力するワード線駆動制御回路５２０を含む。このワード線駆動制御回路５２０は、モード検出回路４００からのモード検出信号が対応のアレイブロックにおけるワード線非選択を示すときには、このワード線選択動作活性化信号φｗｌをローレベルの非活性状態に維持する。なお、図４６においては、モード検出回路４００はブロックデコーダ５００からのブロック活性化信号φｂｒに従って、アドレス指定された回路部分に対し、それぞれモード検出信号および転送指示信号φＭを発生するように示される。このモード検出回路４００は、先の図３９に示すモード検出回路と同様の構成を備える。

アレイ活性制御回路３００は、さらにモード検出回路４００からの転送モード指示信号φＭに従って、後に説明する転送制御回路４１６ａからの転送指示信号φＴｉおよびワード線選択動作活性化信号φｗｌの一方を選択するセレクタ５３１と、セレクタ５３１から与えられる信号を所定時間遅延する遅延回路５３２ａと、遅延回路５３２ａの出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生器５３３ａと、セレクタ５３１の出力信号を所定時間遅延する遅延回路５３２ｂと、ワンショットパルス発生回路５３３ａの出力するパルス信号の立下がりに応答してセットされかつ遅延回路５３２ｂの出力信号の立上がりに応答してリセットされるセット／リセットフリップフロップ５３４を含む。フリップフロップ５３４の真出力Ｑからセンスアンプ駆動信号ＢＳ・ＳＮが出力され、補出力ＺＱからセンスアンプ駆動信号ＢＳ・ＳＰが出力される。

センスアンプ制御回路３００は、さらに、フリップフロップ５３４から出力されるセンスアンプ駆動信号ＢＳ・ＳＰの立上がりに応答してワンショットのパルス信号を発生するパルス発生回路５３３ｂと、ワンショットパルス発生回路５３３ａおよび５３３ｂのパルス信号を受けるＯＲ回路５３５と、ＯＲ回路５３５の出力信号を受けるインバータ５３６を含む。ＯＲ回路５３５から、制御タイミング信号φＢＳが出力され、インバータ５３６から制御信号φＺＢＳが出力される。

このセンスアンプ制御回路５３０は、さらに、インバータ５３６の出力信号の立上がりに応答して所定の時間幅を有するパルス信号を出力するパルス発生回路５３３ｃと、センスアンプ駆動信号ＢＳ・ＳＮの立下がりに応答してワンショットのパルス信号を出力するパルス発生回路５３３ｄと、パルス発生回路５３３ｃおよび５３３ｄの出力信号を受けるＡＮＤ回路５３７を含む。このＡＮＤ回路５３７からのリセット信号ＲＳＴがハイレベルとされると、イコライズ／プリチャージ制御回路５１０からのイコライズ信号ＥＱが非活性状態から活性状態のハイレベルとされる（イコライズ信号ＥＱのリセットが行なわれる）。

転送制御回路４１６ａは、モード検出回路からの転送モード検出信号φＭに応答して、イコライズ信号ＥＱの活性化から非活性化に従って、所定のタイミングで（第５の実施の形態参照）ビット線分離信号ＢＬＩおよび転送ゲート接続信号ＴＬＩおよび内部データ転送信号φＴｉをそれぞれ選択的に活性／非活性状態とする。

この図４６に示すセンスアンプ制御回路３００の構成においては、転送モード検出信号φＭは、データ転送を受けるアレイブロックに対して活性状態とされ、データ転送するアレイブロックにおいては通常動作時と同様の非活性状態に設定される。セレクタ５３１は、この転送モード検出信号φＭが転送モードを示すときには、内部転送信号φＴｉを選択し、転送モード検出信号φＭが非活性状態にあり、データ転送を受けることを示さないときには、ワード線選択動作活性化信号φｗｌを選択する。

この転送指示信号φＴｉは、所定のタイミングで発生され、アレイブロック間においてビット線対の接続が行なわれて所定期間経過して再びアレイブロック間が分離された後に活性状態とされるタイミングで発生される。

セレクタ５３１の出力信号はハイレベルとされ、所定期間が経過すると、ワンショットのパルス信号がワンショットパルス発生回路５３３ａから出力される。これにより信号φＢＳがハイレベル、信号φＺＢＳがローレベルとされる。このワンショットパルス発生回路５３３ａからのパルス信号の立下がりに応答して、フリップフロップ５３４がセットされ、センスアンプ駆動信号ＢＳ・ＳＮがハイレベル、センスアンプ駆動信号ＢＳ・ＳＰがローレベルとされ、センスアンプが活性化される。センスアンプの活性化期間が経過すると、すなわち遅延回路５３２ｂの出力信号がハイレベルに立上がりと、フリップフロップ５３０がリセットされ、センスアンプ駆動信号ＢＳ・ＳＮがローレベル、センスアンプ駆動信号ＢＳ・ＳＰがハイレベルとされる。パルス発生回路５３３ｂがこのセンスアンプ駆動信号ＢＳ・ＳＰの立上がりに応答して、ワンショットのパルス信号を発生する。これにより再び制御タイミング信号φＢＳがハイレベル、制御信号φＺＢＳがローレベルとされる。

センスアンプ駆動信号ＢＳ・ＳＮのハイレベルからローレベルの立下がりに応答して、パルス発生回路５３３ｄがワンショットのパルス信号を発生し、またパルス発生回路５３３ｃが、制御タイミング信号φＺＢＳの立上がりに応答してワンショットのパルス信号を発生する。このパルス発生回路５３３ｃおよび５３３ｄの出力するパルス信号がともにハイレベルとなると、リセット信号ＲＳＴがハイレベルとされ、イコライズ信号ＥＱがハイレベルとされる。パルス発生回路５３３ｃおよび５３３ｄを用いることにより、センスアンプの非活性化から活性化への移行時に誤ってイコライズ信号ＥＱがリセットされるのを防止することができ、確実にセンス動作が完了し、かつキャパシタへの電荷の充電の完了後、イコライズ信号ＥＱをハイレベルへ駆動することができる。

図４７は、図４０に示すキャパシタ４７０の構成を示す図である。図４７（Ａ）においては、キャパシタ４７０は、ＭＯＳキャパシタで構成される。このＭＯＳキャパシタ４７０は、そのゲートが電源電位を受けるように接続され、ドレイン、ソースおよび基板が共通に結合されて、センスアンプ活性化信号線４５０に結合される。図４７（Ｂ）に示す構成においては、キャパシタ４７０は、逆バイアスされたＰＮダイオードで構成される。すなわち、このダイオード４７０のカソードが電源電位を受けるように接続され、アノードが信号線４５０に結合される。

図４８は、図４４に示すキャパシタ４７５の構成を示す図である。図４８（Ａ）におけるキャパシタ４７５は、そのゲート、ソースおよび基板が接地電位を受けるように結合され、そのゲートがセンスアンプ活性化信号線に結合されるｎチャネルＭＯＳトランジスタで構成される。ゲート電位が、そのソースおよびドレイン電位よりも高くなるため、ＭＯＳトランジスタにチャネルが形成され、このチャネルがキャパシタ４７５の他方電極として機能する。図４８（Ｂ）に示すキャパシタ４７５は、ゲートが接地電位に接続され、そのソース、ドレインおよび基板領域がセンスアンプ活性化信号線４５２に結合されるｐチャネルＭＯＳトランジスタで構成される。この場合、ゲート電位は、ソースおよびドレイン電位よりも低いため、同様にチャネルが形成され、キャパシタ４７５の一方電極として機能する。図４８（Ｃ）に示すキャパシタ４７５は、逆バイアスされたＰＮダイオードで構成される。このＰＮダイオードは、アノードが接地電位を受けるように接続され，カソードが信号線４５２に結合される。

図４９は、アレイブロックＭＢＡ〜ＭＢＡのセンスアンプ活性化信号Ｖｐａ〜Ｖｐｆそれぞれとキャパシタ４７５との接続を示す図である。図４９において、キャパシタ４７５の一方電極はトランスファ（セレクタ）４６４ａ〜４６４ｆを介してセンスアンプ活性化信号線４５２ａ〜４５２ｆにそれぞれ接続される。トランスファーゲート４６４ａ〜４６４ｆの各々は、制御タイミング信号φＺＢＳａ〜φＺＢＳｆに応答して導通される。図４９においては、またセンスアンプ活性化信号線４５２ａおよび４５２ｆそれぞれに対して設けられるセンスアンプ駆動トランジスタ４６０ａおよび４６０ｆを代表的に示す。センスアンプ駆動トランジスタ４６０ａは、センスアンプ駆動信号ＢＳａ・ＳＰａに応答して導通し、センスアンプ駆動トランジスタ４６０ｆは、センスアンプ駆動信号ＢＳｆ・ＳＰｆに応答して導通する。この図４９に示す構成を利用することにより、データ転送時において、選択アレイブロックにおいて、センスアンプ駆動信号を活性化するために利用された電荷を、別のアレイブロックのセンスアンプの活性化時に再利用することができ、消費電流を低減することができる。

図５０は、キャパシタの配置を示す図である。図５０においては、２つのアレイブロックＭＢ♯ＡおよびＭＢ♯Ｂの間に配置されるセンスアンプ帯ＳＡＢにおけるセンスアンプＳＡを代表的に示す。アレイブロックＭＢ♯ＡおよびＭＢ♯Ｂには、それぞれワード線シャント領域ＷＳが設けられる。ワード線シャント領域ＷＳにおいては、ポリシリコン等で構成される比較的高抵抗のワード線が、その上層に形成されるたとえばアルミニウムなどで形成される低抵抗導体にコンタクト孔ＣＴを介して接続される。この領域においては、ビット線は存在しない。この領域においてキャパシタＣａおよびＣｂを形成し、かつトランスファーゲート４６２および４６４を配置する。図５０においては、キャパシタＣａおよびＣｂは、それぞれアレイブロックＭＢ♯Ａにおいてのみ設けられるように示される。しかしながら、並行電極型キャパシタを用いる（ワード線シャント用の低抵抗導体よりも上層の配線層を利用する）、またはＰＮ接合を利用する構成を用いれば、このワード線シャント領域に、複数のアレイブロック（ＭＢＡ〜ＭＢＦ）に対し共通にキャパシタを形成することができる。ＰＮ接合容量を用いる場合、ワード線シャント領域において基板領域にＮウェル（またはＰウェル）を形成し、その表面にＰ不純物領域（またはＮ不純物領域）を形成する。ワード線シャント領域ＷＳにおけるコンタクト孔ＣＴの影響を受けることなくすべてのアレイブロックに共通なキャパシタを形成することができる。

なおすべてのアレイブロックに共通にキャパシタを設けるのではなく、各アレイブロックそれぞれに対しセンスアンプ活性化信号の充電電荷を再利用するためのキャパシタが個々に設けられてもよい。

［他の構成の適用例］
図５１は、この発明の第６の実施の形態の他の半導体記憶装置の適用例を示す図である。図５１においては、標準のＤＲＡＭの動作波形が示される。標準のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、外部からのロウアドレスストローブ信号ＺＲＡＳが立下がるとメモリサイクルが始まり、そのときに与えられたアドレス信号に従ってワード線の選択が行なわれ、選択ワード線ＷＬの電位が上昇する。この後、所定期間経過後に、制御タイミング信号φＢＳをハイレベルとし、かつ制御タイミング信号φＺＢＳをローレベルとする。この信号φＢＳおよびφＺＢＳが非活性招待とされた後、センスアンプ駆動信号ＢＳ・Ｓｎをハイレベルとし、センスアンプ駆動信号ＢＳ・Ｓｐをローレベルとし、センスアンプを高速で活性化する。これにより、センスアンプ活性化信号Ｖｎ，Ｖｐは、信号φＢＳおよびφＺＢＳに従って緩やかに上昇した後、センスアンプ駆動信号ＢＳ・ＳｎおよびＢＳ・Ｓｐに応答して急速に立上がる。これによりビット線電位高速で差動的に電源電位および接地電位にまで駆動される。

ロウアドレスストローブ信号ＺＲＡＳがローレベルからハイレベルへ立上がると、１つのメモリセルサイクルは完了する。このロウアドレスストローブ信号ＺＲＡＳの立上がりに応答して、センスアンプ駆動信号ＢＳ・Ｓｎがローレベルとされ、センスアンプ駆動信号ＢＳ・Ｓｐがハイレベルとされる。そのとき、センスアンプ駆動信号ＢＳ・ＳｎおよびＢＳ・Ｓｐの非活性化に応答して、制御タイミング信号φＢＳおよびφＺＢＳが所定期間ハイレベルおよびローレベルとそれぞれされる。タイミング信号φＢＳおよびφＺＢＳが非活性状態とされた後、イコライズ信号ＥＱがハイレベルとされる。

上述のような動作シーケンスを利用することにより、標準のＤＲＡＭにおいても、センスアンプ活性化のために用いられた電荷をセンスアンプ駆動回路部分で再利用することができ、センスアンプ駆動のために必要とされる消費電流を低減することができる。

以上のように、この発明の第６の実施の形態の構成に従えば、センスアンプ活性化信号線を選択的にキャパシタに接続するように構成したため、センスアンプ活性化のために消費された電荷を再利用することができ、センスアンプ駆動時における消費電流を低減することができる。

［実施の形態７］
図５２は、この発明の第７の実施の形態である半導体記憶装置の動作を示す波形図である。この第７の実施の形態において用いられる半導体記憶装置のアレイ構造は、図３９に示すアレイ構造と同様の構成を備える。すなわち、隣接アレイブロックは、トランスファーゲート３０１♯ａｂを介して相互接続される。すなわち、伝送指示信号ＴＬＩ♯Ａに従ってアレイブロックＭＢ♯Ａに設けられたセンスアンプは隣接アレイブロックＭＢ♯Ｂのビット線対に接続される。以下、図５２および図３９を参照してこの発明の第７の実施の形態の半導体記憶装置の動作について説明する。アレイブロックＭＢ♯Ａ（ＭＢＡ〜ＭＢＦのいずれか）は、センスアンプＳＡ♯Ａが活性状態にあり、１行のメモリセルデータを保持している。図５２においては、ワード線ＷＬＡも活性状態とされている状態が示されるが、ワード線ＷＬＡは非活性状態とされてもよい（図５２において破線で示す）。この状態において、外部からリフレッシュ指示信号ＲＥＦまたは内部リフレッシュ指示信号φＲＥＦ）が与えられ、アレイブロックＮＢ♯Ａのリフレッシュ動作が指定された場合を考える。センスアンプＳＡ♯Ａがそのセンスノードに保持するデータは、リフレッシュにより消去されるべきではない。この状態においては、選択状態とされたワード線ＷＬＡが非選択状態とされ、かつセンスアンプ活性化信号φＶｐｎａ（ＶｐａおよびＶｎａを含めて示す）が非活性状態とされる。センスアンプ活性化信号φＶｐｎａが非活性状態とされた後、転送指示信号ＴＬＩ♯Ａが所定期間活性状態とされ、ビット線対ＢＬＰＡ（図５２には示さず）およびセンスアンプＳＡ♯Ａのセンスノードが隣接アレイブロックＭＢ♯Ｂのビット線対ＢＬＰＢに接続され、センスアンプＳＡ♯Ａのセンスノードに保持されていた電荷が隣接アレイブロックＭＢ♯Ｂのビット線対ＢＬＰＢに伝達され、ビット線対ＢＬＰＢの電位が変化する。

転送指示信号ＴＬＩ♯Ａが非活性状態とされ、アレイブロックＭＢ♯ＡとアレイブロックＭＢ♯Ｂが再び切り離されると、アレイブロックＭＢ♯Ａにおいては、後に示すリフレッシュアドレス信号に従ってワード線ＷＬＡ′が選択状態とされ、同時にビット線分離信号ＢＬＩ♯Ａのハイレベルとされ、このリフレッシュ行に対応するワード線ＷＬａ′に接続されるメモリセルデータがセンスアンプＳＡ♯Ａのセンスノードに伝達される。次いでセンスアンプ活性化信号φＶｐｎａが活性状態とされ、このワード線ＷＬＡ′に接続されるメモリセルデータの検知、増幅が行なわれ、この増幅されたデータがワード線ＷＬＡ′に接続されるメモリセルへ書込まれる。これにより、リフレッシュ行に対応するワード線ＷＬＡ′に接続されるメモリセルのデータがリフレッシュされる。

リフレッシュサイクルが完了すると、すなわち、ワード線ＷＬＡ′が非選択状態とされ、センスアンプ活性化信号φＶｐｎａが非活性状態とされ、ビット線分離信号ＢＬＩ♯Ａがローレベルとされると、次いで転送指示信号ＴＬＡＩ♯Ａが所定期間ハイレベルとされる。これにより、隣接アレイブロックＭＢ♯Ｂに退避されていたデータが再びアレイブロックＭＢ♯ＡのセンスアンプＳＡ♯Ａのセンスノードに伝達される。このとき、単にセンスアンプＳＡ♯Ａのセンスノードに保持されていた電荷がビット線対ＢＬＰＢへ伝達され、再びセンスアンプＳＡ♯Ａへ転送されるだけであり、センスアンプＳＡ♯Ａのセンスノードはその電位が十分容易にプリチャージ電位から変化する。その後、転送指示信号ＴＬＩ♯Ａの非活性化後センスアンプ活性化信号φＶｐｎａが活性状態とされ、センスアンプＳＡ♯Ａのセンスノード電位が増幅され、アレイブロックＭＢ♯Ｂに退避されていたデータが再び増幅されてセンスアンプＳＡ♯Ａのセンスノードに保持される。これにより、センスアンプＳＡ♯Ａのセンスノードに保持されていたデータ（キャッシュデータ）は、再びキャッシュバック（復元）される。

アレイブロックＭＢ♯Ｂにおいては、転送指示信号ＴＬＩ♯Ａが最初に活性化されたときに、ビット対ＢＬＰＢはフローティング状態とされており、最後に再び転送指示信号ＴＬＩ♯Ａが所定期間活性状態とされた後、ビット線対ＢＬＰＢはイコライズ／プリチャージされる。

図５３は、この発明の第７の実施の形態である半導体記憶装置の制御部の構成を示す図である。図５３において、この発明の第７の実施の形態に従う半導体記憶装置の制御部は、外部から与えられるリフレッシュ指示信号ＲＥＦに応答してリフレッシュ指示信号φｒｅｆを出力するリフレッシュ制御回路６００と、リフレッシュ制御回路６００からのリフレッシュ指示信号に従ってリフレッシュ行を示すリフレッシュアドレスを出力し、かつリフレッシュ完了時に、そのカウント値が増分されるリフレッシュカウンタ６０２とを含む。このリフレッシュカウンタ６０２は、アレイブロックを指定するブロックアドレスＢＡ′およびアレイブロックにおけるワード線を指定する行アドレス信号ＲＡ′を出力する。

この制御部は、さらに、アレイブロックＭＢＡ〜ＭＢＦそれぞれに対応して設けられるアレイ活性制御回路６２０ａ〜６２０ｆを含む。アレイ活性制御回路６２０ａ〜６２０ｆはそれぞれ同じ構造を備えており、図５３においては、アレイ活性制御回路６２０ａの構成のみを示す。アレイ活性制御回路６２０ａは、ブロックデコーダ６１８からのブロック活性化信号に応答して活性化され、アレイブロックのイコライズ／プリチャージ動作を制御するイコライズ／プリチャージ制御回路６２１と、イコライズ／プリチャージ制御回路６２１からのイコライズ指示信号の変化に応答して、ワード線選択動作活性化信号およびビット線分離信号ＢＬＩＡを出力するワード線駆動制御回路６２４と、ワード線駆動制御回路６２４からのワード線選択動作活性化信号φｗｌに応答してセンスアンプ活性化信号を出力するセンスアンプ制御回路６２６を含む。センスアンプ制御回路６２６からセンスアンプ活性化信号φＶｐｎａが出力される。アレイ活性制御回路６２０ｂ〜６２０ｆ各々から、センスアンプ活性化信号φＶｐｎｂ〜φＶｐｎｆが出力される。

制御部は、さらに、アレイ活性制御回路６２０ａ〜６２０ｆからのセンスアンプ活性化信号φＶｐｎａ〜φＶｐｎｆとリフレッシュ制御回路６００からのリフレッシュ指示信号φＲＥＦを受け、リフレッシュ動作に必要な転送などの調停動作を行なうリフレッシュ調停回路６１０と、リフレッシュ調停回路６１０の出力信号に従って転送指示信号ＴＬＩを出力する転送制御回路６１５を含む。この半導体記憶装置の制御部は、さらに、リフレッシュ調停回路６１０の制御のもとに、リフレッシュカウンタ６０２からのリフレッシュブロックアドレス信号ＢＡ′と外部から与えられるアドレス信号に含まれるブロックアドレス信号ＢＡの一方を選択してブロックデコーダ６１８に与えるセレクタ６１６ａと、リフレッシュ調停回路６１０の制御のもとに、リフレッシュ回路６０２から与えられるリフレッシュ行アドレス信号ＲＡ′と外部から与えられるアドレス信号に含まれる行アドレス信号ＲＡの一方を選択して図示しないＸデコーダへ与えるセレクタ６１６ｂを含む。

リフレッシュ調停回路６１０は、アレイ活性制御回路６２０ａ〜６２０ｆから出力されるセンスアンプ活性化信号φＶｐｎａ〜φＶｐｎｆの状態をモニタし、いずれのセンスアンプ活性化信号が活性状態にあるかを常時モニタする。リフレッシュ指示信号φｒｅｆが与えられたとき、リフレッシュ調停回路６１０は、リフレッシュカウンタ６０２からのリフレッシュブロックアドレス信号ＢＡ′に従って、このリフレッシュブロックアドレス信号ＢＡ′が指定するアレイブロックにおけるセンスアンプ活性化信号φＶｐｎａが活性状態にあるか否かを識別する。リフレッシュブロックアドレス信号ＢＡ′が指定するアレイブロックにおいて、センスアンプ活性化信号φＶｐｎが非活性状態のときには、リフレッシュ調停回路６１０はこのリフレッシュ指示信号φｒｅｆに応答してセレクタ６１６ａおよび６１６ｂをそれぞれリフレッシュカウンタ６０２からのリフレッシュブロックアドレス信号およびリフレッシュ行アドレス信号ＢＡ′およびＲＡ′を選択する状態に設定し、次いでブロックデコーダ６１８を活性状態とする。それにより、リフレッシュブロックアドレス信号ＢＡ′が指定するアレイブロックにおいてリフレッシュ行アドレス信号ＲＡ′に対応するワード線が選択状態とされ、このリフレッシュ行アドレスに対応するワード線に接続されるメモリセルのデータのリフレッシュが実行される。

リフレッシュ制御回路６００からリフレッシュ指示信号φｒｅｆが与えられたときにセンスアンプ活性化信号φＶｐｎａ〜φＶｐｎｆのいずれかが活性状態にあるときには、リフレッシュ調停回路６１０は、リフレッシュカウンタ６０２から与えられるリフレッシュブロックアドレス信号ＢＡ′が指定するアレイブロックのセンスアンプ活性化信号φＶｐｎが活性状態にあるか否かを識別する。このリフレッシュブロックアドレス信号ＢＡ′が指定するアレイブロックのセンスアンプ活性化信号が活性状態にあるとき、リフレッシュ調停回路６１０は、ブロックデコーダ６１８を非活性状態に維持し、イコライズ／プリチャージ制御回路６２１からのイコライズ信号をハイレベルとし、かつ選択状態のワード線を非選択状態としかつセンスアンプ制御回路６２６からのセンスアンプ活性化信号を非活性状態とする。この図５３においてはリフレッシュ調停回路６１０からのワード線駆動制御回路６２４およびセンスアンプ制御回路６２６への制御経路は示していない。この構成は、単にリフレッシュ調停回路６１０からワード線駆動制御回路６２４およびセンスアンプ制御回路６２６へリセット信号が与えられる構成が利用されればよい。

リフレッシュ調停回路６１０は、活性状態のセンスアンプ活性化信号φＶｐｎを非活性状態とした後、次いで転送制御回路６１５へ、このブロックアドレス信号ＢＡ′に従って転送指示を行なうための信号を与える。これにより転送制御回路６１５は、リフレッシュブロックアドレス信号ＢＡ′が指定するアレイブロックＭＢ♯Ａに対して設けられた転送指示信号ＴＬＩ（ＴＬＩ♯Ａ）を所定期間活性状態とする。リフレッシュ調停回路６１０は、この転送制御回路６１５からの転送指示信号ＴＬＩ（ＴＬＩ♯Ａ）が非活性状態とされると、ブロックデコーダ６１８を活性状態とする。セレクタ６１６ａおよび６１６ｂは、リフレッシュ調停回路５１０の制御のもとに、リフレッシュ指示信号φｒｅｆに応答してリフレッシュブロックアドレス信号ＢＡ′およびリフレッシュ行アドレス信号ＲＡ′を選択する状態に設定されている。これにより、アレイブロックＭＢ♯Ａにおいて、リフレッシュ行アドレス信号ＲＡ′が指定するワード線が選択された後、センスアンプ活性化信号φＶｐｎが活性状態とされ、リフレッシュ行アドレスが指定するワード線に接続されるメモリセルのデータのリフレッシュが実行される。

リフレッシュ調停回路６１０は、このセンスアンプ活性化信号φＶｐｎの活性化から非活性化への移行を検出すると、転送制御回路６１５へ指示を与え、再びアレイブロックＭＢ♯Ａに設けられたトランスファーゲートを導通状態とするように転送指示信号ＴＬＩ（ＴＬＩ♯Ａ）を所定期間活性状態とする。これにより、アレイブロックＭＢ♯Ｂからのデータが再びアレイブロックＭＢ♯Ａへ戻される。リフレッシュ調停回路５１０は、この転送制御回路６１５からの転送指示信号ＴＬＩが非活性状態とされると、アレイブロックＭＢ♯Ａへのセンスアンプ活性化信号φＶｐｎを再び活性状態とする。

なおリフレッシュ調停回路６１０はリフレッシュブロックアドレス信号ＢＡ′が指定するアレイブロックにおいてセンスアンプ活性化信号φＶｐｎが活性状態のときには、その隣接アレイブロックＭＢ♯Ｂのイコライズ／プリチャージ制御回路６２１を制御し、イコライズ信号ＥＱをローレベルとする。このとき隣接アレイブロックにおけるワード線選択動作は禁止される。この構成は、リフレッシュ指示時において、リフレッシュ調停回路６１０は、隣接アレイブロックＭＢ♯Ｂのイコライズ信号ＥＱのみをローレベルとし、ワード線選択動作を禁止する構成が用いられればよい。なおこの図５３に示す構成において、隣接アレイブロックは、図３９において、水平方向右側に隣接するアレイブロックへのデータ転送が行なわれる。一番右に配設されるアレイブロックＭＢＦがリフレッシュを行なう場合には、このアレイブロックＭＢＦに隣接するアレイブロックＭＢＥへデータ転送が（キャッシュデータの対比）が行なわれる。

リフレッシュ動作が完了するとリフレッシュ制御回路５００は、リフレッシュカウンタ６０２のカウント値を１増分するとともに、リフレッシュ指示信号φｒｅｆを非活性状態とする。リフレッシュ調停回路６１０は、このリフレッシュ指示信号φｒｅｆの非活性化に応答して、セレクタ６１６ａおよび６１６ｂを、外部から与えられるアドレス信号ＢＡおよびＲＡを選択する状態に設定する。この状態においては、ブロックデコーダ６１８は、図示しないチップイネーブル信号ＣＥの活性化時に活性状態とされる。

以上のように、この発明の第７の実施の形態に従えば、センスアンプがデータを保持している状態において、このアレイブロックのリフレッシュを行なう場合、隣接アレイブロックへそのセンスアンプの保持するデータを退避させるように構成したため、何らセンスアンプの保持データが損なわれることなくリフレッシュを行なうことができる。

なおリフレッシュが１つのアレイブロックに行なわれている場合、退避先のアレイブロックにおいてセンスアンプが活性状態とされ、このセンスアンプへアクセスが行なわれる構成がさらに用いられてもよい。リフレッシュ退避時アドレス変換（ブロックアドレス変換）を行なう構成が用いられればよい。

この場合には、セレクタ６１６ａおよび６１６ｂを、それぞれアレイブロックに対応して配置することにより、リフレッシュと外部アクセスとを同時に並行して行なうことができる。リフレッシュバンクアドレス信号ＢＡ′が指定するセレクタのみをリフレッシュバンクアドレス信号およびリフレッシュ行アドレス信号を選択する状態に設定する構成とすれば、アレイブロックそれぞれ個々に駆動することができるために、リフレッシュおよび外部アクセスを並行して行なうことができる。

またこの発明の第７の実施の形態の構成に従えば、アレイブロックＭＢ♯Ａから隣接アレイブロックＭＢ♯Ｂへのデータ転送時においては単にセンスアンプＳＡ♯Ａのセンスノードに蓄積された電荷を隣接アレイブロックＡＢ♯Ｂのビット線対ＢＬＰＢへ伝達しているだけであり、何ら電流は消費されない（電荷が分散されるだけであるため）。

［実施の形態８］
図５４は、この発明の実施の形態８に従う半導体記憶装置の全体の構成を概略的に示す図である。図５４において、半導体記憶装置は、行列状に配列される複数のアレイブロックＢ１１〜Ｂ１４…Ｂ４１〜Ｂ４４を含むメモリアレイ１６００と、外部から与えられるアドレス入力を変換して内部アドレス信号を生成する入力変換部１６０２と、この入力変換部１６０２により変換された内部アドレス信号に従ってメモリアレイ１６００のアレイブロックＢ１１〜Ｂ４４の１つを選択状態へ駆動するためのブロックデコーダ１６０３ｘおよび１６０３ｙと与えられた命令をデコードし、入力変換部１６０２におけるアドレス変換指示およびその態様を決定する信号を生成して入力変換部１６０２へ与える命令デコード部１６０４を含む。

先の実施の形態と同様に、アレイブロックＢ１１〜Ｂ４４は互いに独立に選択状態／非選択状態へ駆動することができる。これらのアレイブロックＢ１１〜Ｂ４４は、特に、行列状に配置される必要はないが、通常のＤＲＡＭにおいて複数のメモリマットが行列状に配置される構成に合わせている（このメモリアレイの各アレイブロックの詳細配置は後に説明する）。

また、メモリアレイ１６００において、アレイブロックＢ１１〜Ｂ４４の各々は、行ブロック指定信号Ｒ１〜Ｒ４の１つと列ブロック指定信号Ｃ１〜Ｃ４の１つとにより選択状態とされる。これらのブロック指定信号Ｒ１〜Ｒ４およびＣ１〜Ｃ４は、複数ビットのアドレス信号に対応しているが、説明を簡略化するために、１つの信号で各ブロック指定信号を示す。

命令デコード部１６０４は、与えられた命令に従って、このアドレス変換を入力変換部１６０２において行なう必要があるか否かを判定し、アドレス変換を行なう必要がある場合には、入力変換部１６０２へ与えられた入力アドレス信号を変換してブロックデコーダ１６０３ｘおよび１６０３ｙへ与える。この入力変換部１６０２においては、アレイブロックを指定するアレイブロックアドレスについてのみアドレス変換が行なわれており、アレイブロック内部におけるメモリセルを指定するためのアドレス信号についての変換は行なわれていない。したがってこの図５４においては、単にアレイブロックを指定するためのアレイブロックアドレスに対する構成のみが示される。

図５５（Ａ）は、図５４に示す入力変換部１６０２の構成の一例を示す図である。図５５（Ａ）において、入力変換部１６０２は、行アレイブロックを指定するアドレスビットＡ１およびＡ２を受け、これらのビット位置を交換して内部アドレス信号ビットＡＲ１およびＡＲ２を出力する入替回路１６０２ａと、列ブロックを指定するアドレスビットＡ３およびＡ４を受け、これらの論理の一致を検出する一致検出回路１６０２ｂと、アドレスビットＡ４を論理を反転して出力する反転回路１６０２ｃを含む。一致検出回路１６０２ｂから内部アドレスビットＡＣ１が出力され、反転回路１６０２ｃから内部アドレスビットＡＣ２が出力される。内部アドレスビットＡＲ１およびＡＲ２は、図５４に示すブロックデコーダ１６０３ｘへ与えられ、内部アドレスビットＡＣ１およびＡＣ２は、図５４に示すブロックデコーダ１６０３ｙへ与えられる。

入替回路１６０２ａ、一致検出回路１６０２ｂおよび反転回路１６０２ｃの処理機能は、命令デコード部１６０４からのデコード信号により指定される。すなわち、この命令デコード部１６０４がアドレス変換を指令したときにのみ図５５（Ａ）に示すアドレス変換機能が実行される。次にこの入力変換部１６０２の動作について図５５（Ｂ）および（Ｃ）を示す表を参照して説明する。

まず、図５５（Ｂ）に示す表を参照して、入替回路１６０２ａの動作について説明する。アドレスビットＡ１，Ａ２が、（Ａ１，Ａ２）＝（０，０）、（０，１）、（１，０）および（１，１）のときに、それぞれ行アレイブロック指定信号Ｒ１，Ｒ２，Ｒ３およびＲ４がそれぞれ選択状態とされる。入替回路１６０２ａは活性化時、このアドレスビットＡ１およびＡ２のビット位置を変更する。したがって、図５５（Ｂ）に示すように、アドレスビット（Ａ１，Ａ２）は、そのビット位置が変換されて、内部アドレス信号ビットＡＲ１およびＡＲ２が出力される。したがって、アドレスビットＡ１およびＡ２が（０，０）および（１，１）のときには、入替回路１６０２ａにおいてビット位置が変換されても、選択状態とされるブロック指定信号は、変化せず、Ｒ１およびＲ４である。一方、アドレスビットＡ１，Ａ２が、（０，１）および（１，０）であり、行アレイブロック指定信号Ｒ２およびＲ３が選択状態とされる場合には、変換により、行アレイブロック指定信号Ｒ３およびＲ２がそれぞれ選択状態とされる。

次に、図５５（Ｃ）を参照して、アドレスビットＡ３およびＡ４の変換態様について説明する。今、アドレスビット（Ａ３，Ａ４）が（０，０）、（０，１）、（１，０）および（１，１）のときに、列ブロック指定信号Ｃ１，Ｃ２，Ｄ３およびＣ４がそれぞれ選択状態とされるとする。一致検出回路１６０２ｂは、アドレスビットＡ３およびＡ４の論理が一致したときにＨレベル（“１”）の信号を出力する。したがって、内部アドレスビットＡＣ１は、アドレスビット（Ａ３，Ａ４）が（０，０）および（１，１）のときに“１”となる。一方、反転回路１６０２ｃは、アドレスビットＡ４を反転しているため、内部アドレス信号ビットＡＣ２は、アドレスビットＡ４が０，１のときにそれぞれ１，０となる。したがってアドレスビットＡ３，Ａ４が列アレイブロック指定信号Ｃ１，Ｃ２，Ｃ３およびＣ４を選択状態とするときこの入力変換部１６０２の変換機能により、それぞれ列アレイブロック指定信号Ｃ４，Ｃ１，Ｃ２およびＣ３が選択状態とされる。

今、たとえばアレイブロックＢ１１が選択状態とされる場合を考える。この場合、外部から与えられるアドレス信号ビットＡ１，Ａ２，Ａ３，Ａ４は、０，０，０，０である（図５５（Ｂ）および（Ｃ）参照）。入力変換部１６０２によりアドレス信号ビットの変換が行なわれると、内部アドレス信号ビットＡＲ１，ＡＲ２，ＡＣ１，ＡＣ２は０，０，１，１となる。したがって、行アレイブロック指定信号Ｒ１および列アレイブロック指定信号Ｃ４が選択状態とされ、アレイブロックＢ４１が選択状態とされる。これにより、外部アドレス信号ビットＡ１〜Ａ４が指定するアレイブロックＢ１１と異なる別のアレイブロックＢ４１が選択状態とされる。

次に、このアドレス変換機能を用いた半導体記憶装置へのアクセス動作について図５６に示す波形図を参照して説明する。

今、１つのアレイブロックＢａ（たとえば図５４のアレイブロックＢ１１）においてワード線ＷＬ１（１ページに相当）が選択され、このワード線ＷＬ１に接続されるメモリセルへのアクセス動作が行なわれている場合を考える。この場合、出力データＱがワード線ＷＬ１が選択されてから所定時間経過後に出力される。このワード線ＷＬ１に接続するメモリセルへのページモードでのアクセスの後、このワード線ＷＬ１と異なるワード線ＷＬ２を次いで（ページモードで）アクセスする動作を考える。アドレス変換を入力変換部１６０２において行なえば、このアレイブロックＢａを指定するアドレスビットが与えられても、別のアレイブロックＢｂが選択され、この別のアレイブロックＢｂ（たとえば図５４のアレイブロックＢ４１）が選択状態とされ、この選択された別のアレイブロックＢｂにおいてワード線ＷＬ２が選択状態とされる。したがって、通常、ＲＡＳプリチャージ時間ｔＲＰと呼ばれる時間アクセス期間を待ち合わせることなく、高速で連続してアレイブロックＢｂにアクセスしてワード線ＷＬ２を選択状態とすることができる。

したがって、図５６に示すように、ブロックＢａのワード線ＷＬ１が非選択状態とされ、即座にアドレス信号を与えて別のアレイブロックＢｂへアクセスすることができる。したがって時刻ｔ２において、このブロックＢｂのワード線ＷＬ２に接続されるメモリセルのデータを読出すことができる。このアドレス変換を行なわない場合、ワード線ＷＬ２は、ブロックＢａに含まれており、このアレイブロックＢａを一旦非選択状態へ駆動し、ＲＡＳプリチャージ時間ｔＲＰ経過後にこのアレイブロックＢａへ再びアクセスして、ワード線を選択状態とする必要がある（図５６において、このワード線の立上がりを破線で示す）。この図５６において破線で示すワード線が選択状態へ駆動されてからデータＱ′が出力される。したがって、この場合ワード線ＷＬ１におけるメモリセルのデータＱ′が出力されてからＲＡＳプリチャージ時間ｔＲＰとＲＡＳアクセス時間ｔＲＡＣが経過した時刻ｔ３において、このワード線ＷＬ２に接続されるメモリセルのデータが出力データＱ′として出力される。この図５６に示す動作波形図から明らかなように、アドレス変換を行なう場合に、同じアレイブロックの異なるページ（ワード線）が連続してアクセスされる場合、アレイブロックの切換えにのみ必要とされる時間だけで、別のページ（ワード線）のメモリセルへアクセスすることができる。一方、このアドレス変換を行なわない場合には、ページ変更のために、ＲＡＳプリチャージ時間およびＲＡＳアクセス時間が、この別のページのメモリセルデータを読出すために必要とされる。したがって、この異なるページを連続的にアクセスする場合アドレス変換を行ない、異なるアレイブロックを順次アクセスすることにより、高速で選択メモリセルへアクセスすることができる。

この連続アクセス時におけるアドレス変換を行なうか否かの判定および動作制御は、図５４に示す命令デコード部１６０４により実行される。通常、ＣＰＵ（中央演算処理装置）からは、アクセスするデータが演算に用いられるデータであるのか命令であるのかを示す情報が与えられる。この情報に、シリアルアクセスが行なわれるデータであるのか否か、すなわちたとえば画像データまたは音声データなどのデータの属性（種類）を示す情報を含ませておくことにより、命令デコード部１６０４でこの命令に含まれるデータ属性情報をデコードし、同一アレイブロックの異なるページが連続的にアクセスされるデータ（たとえば画像データ）の場合、ページ切替時にアドレス変換を実現することにより、高速でデータのアクセスを行なうことができる。

図５７は、図５５（Ａ）に示す入替回路１６０２ａの構成の一例を示す図である。図５７において、入替回路１６０２ａは、アドレス信号ビットＡ１およびＡ２をそれぞれ入力ａｉおよびｂｉに受け、変換活性化信号ＡＣＶに従って一方を選択的に通過させる選択回路１６０２ａａと、アドレスビットａ１およびａ２を入力ｂｉおよびａｉにそれぞれ受け、変換活性化信号ＡＣＶに従って与えられたビットの一方を選択して通過させる選択回路１６０２ａｂを含む。選択回路１６０２ａａおよび１６０２ａｂから内部アドレス信号ビットＡＲ１およびＡＲ２がそれぞれ出力される。

選択回路１６０２ａａおよび１６０２ａｂは、変換活性化信号ＡＣＶが活性状態にあり、アドレス変換を指定する場合には、入力ｂｉに与えられたアドレス信号ビットを選択して出力する。一方、このアドレス変換活性化信号ＡＣＶの非活性化時には、選択回路１６０２ａａおよび１６０２ａｂは、その入力ａｉに与えられたアドレスビットを選択する。選択回路１６０２ａａおよび１６０２ａｂを用いて、アドレス変換活性化信号ＡＣＶに従ってこれらの選択回路を介してのアドレス信号ビットＡ１およびＡ２の伝播経路を切換えることにより、必要とされるときにのみアドレス変換を行なうことができる。

図５８は、図５５（Ａ）に示す一致検出回路１６０２ｂの構成の一例を示す図である。図５８において、一致検出回路１６０２ｂは、変換活性化信号ＡＣＶを受けるインバータ回路１６０２ｂａと、インバータ回路１６０２ｂａの出力信号とアドレスビットＡ４を受けるＯＲ回路１６０２ｂｂと、ＯＲ回路１６０２ｂｂの出力信号とアドレスビットＡ３を受けるＥＸＮＯＲ回路１６０２ｂｃを含む。このＥＸＮＯＲ回路１６０２ｂｃは、その両入力に与えられた信号の論理が一致するときに、その出力する内部アドレス信号ＡＣ３の論理を“１”とする。

アドレス変換活性化信号ＡＣＶがＨレベル（“１”）の活性状態のとき、インバータ回路１６０２ｂａの出力信号はＬレベル（“０”）となり、ＯＲ回路１６０２ｂｂは、バッファ回路として作用し、アドレスビットＡ４を変換することなく通過させる。したがってＥＸＮＯＲ回路１６０２ｂｃにより、アドレスビットＡ３およびＡ４の論理の一致／不一致が判定され、その判定結果に従った論理のアドレスビットＡＣ３が出力される。

アドレス変換活性化信号ＡＣＶが非活性状態のＬレベルのとき、インバータ回路１６０２ｂａの出力信号はＨレベルであり、ＯＲ回路１６０２ｂｂの出力信号がＨレベルとなる。ＥＸＮＯＲ回路１６０２ｂｃは、バッファとして機能し、アドレスビットＡ３がＨレベルのときには、内部アドレス信号ビットＡＣ３をＨレベルとし、一方、アドレスビットＡ３がＬレベルのときには、内部アドレスビットＡＣ３をＬレベルとする。

図５９は、図５５（Ａ）に示す反転回路１６０２ｃの構成の一例を示す図である。図５９において、反転回路１６０２ｃは、アドレスビットＡ４とアドレス変換活性化信号ＡＣＶを受けるＥＸＯＲ回路１６０２ｂｃを含む。ＥＸＯＲ回路１６０２ｂｃは、その両入力の論理が不一致のときに、その出力する内部アドレス信号ビットＡＣ４を論理“１”とする。したがって、アドレス変換活性化信号ＡＣＶがＨレベルの活性状態のときには、このＥＸＯＲ回路１６０２ｂｃは、インバータとして機能し、アドレスビットＡ４の論理を反転して内部アドレスビットＡＣ４として出力する。一方、アドレス変換活性化信号ＡＣＶが非活性状態のＬレベルのときには、このＥＸＯＲ回路１６０２ｂｃは、バッファとして機能し、アドレスビットＡ４がＨレベルのときには、内部アドレスビットＡＣ４がＨレベルとなり、アドレスビットＡ４が、Ｌレベルのときには、アドレスビットＡＣ４はＬレベルとなる。

この図５７ないし図５９に示すように、入力変換部１６０２に含まれる入替回路１６０２ａ、一致検出回路１６０２ｂおよび反転回路１６０２ｃの機能を、アドレス変換活性化信号ＡＣＶに従って選択的に実現することにより、必要とされるときのみアドレス変換機能を実現することができ、連続アクセス時において複数のアレイブロックを用いて交互にアクセスすることができ、高速アクセスが可能となる。このアドレス変換活性化信号ＡＣＶは、２つのアレイブロックを用いる場合演算処理装置から、各ページごとにページ変換を示すデータが与えられて、そのページ変換ごとにアドレス変換活性化信号ＡＣＶの活性／非活性化が交互に行なわれてもよい。またこれに代えて、ブロックアドレス信号ビットＡ１〜Ａ４の変化を検出するブロックアドレス変化検出回路を設け、このブロックアドレス変化検出回路の出力信号に応答してその出力がＨレベルとＬレベルの間で交互に変換するＴフリップフロップを用いてアドレス変換活性化信号ＡＣＶを発生するように構成してもよい。

図６０は、図５４に示す入力変換部の一般的構成を示す図である。図６０においては、８ビットのアドレス信号Ａ１〜Ａ８により１つのアレイブロックが指定される。したがって、２５６個のアレイブロックのうちの１つのアレイブロックが選択される。図６０において、入力変換部１６０２は、アドレス信号ビットＡ１およびＡ２を受けてＯＲ演算を行ない、内部アドレスビットＡＢ１およびＡＢ２として出力するＯＲ回路１６０２ｄと、アドレスビットＡ４およびＡ５のビット位置を交換してアドレスビットＡＢ４およびＡＢ５として出力する入替回路１６０２ｅと、アドレスビットＡ６論理を反転して内部アドレスビットＡＢ６を出力する反転回路１６０２ｆと、アドレスビットＡ７およびＡ８の論理積を取って内部アドレスビットＡＢ７を生成するＡＮＤ回路１６０２ｇを含む。アドレスビットＡ８は内部アドレスビットＡＢ８として出力される。

これらの回路１６０２ｄ〜１６０２ｇも、それぞれ図５４に示す命令デコーダからの信号に従ってその機能の活性／非活性が制御される。この構成により、アドレス変換を行ない、メモリアレイに含まれるアレイブロックに対するブロックアドレスを任意のシーケンスで割当てることが可能となる。したがって、隣接するアレイブロックがセンスアンプを形成するシェアードセンスアンプ構成においても、常に、１つのセンスアンプを共有するアレイブロックが同時に選択状態とされるのを防止するようにアドレス変換を行なうことができ、センスアンプの活性／非活性制御を行なう必要がない。すなわち、シェアードセンスアンプ構成において、内部アレイ活性化の制御が容易となるとともに、活性状態のセンスアンプを一旦非活性状態とした後に再びセンスアンプを活性化して別のアレイブロックを選択状態へ駆動する必要がなく、高速アクセスが可能となる。

このアドレス変換は、動作モードに応じて命令デコーダの制御の下にアドレス変換の実行／非実行が制御されてもよい。またこれに代えて、アドレス変換が常時動作モードにかかわらず行なわれるように構成されてもよい。以下に、アドレス変化が常時行なわれる構成について説明する。

図６１は、この発明の実施の形態８に従う半導体記憶装置メモリアレイ部の他の構成を概略的に示す図である。図６１において、この半導体記憶装置は、２行２列に配列される上位バンクＢ♯Ａ、Ｂ♯Ｂ、Ｂ♯Ｃ、およびＢ♯Ｄを含む。この半導体記憶装置は、１６Ｇビットの記憶容量を備えており、上位バンクＢ♯Ａ〜Ｂ♯Ｄの各々は、４Ｇビットの記憶容量を備える。

上位バンクＢ♯Ａ〜Ｂ♯Ｄの各々は、さらに、２行４列に配列される８個の中位バンクを含む。すなわち、上位バンクＢ♯Ａは、中位バンクＡ−１〜Ａ−８を含み、上位バンクＢ♯Ｂは、中位バンクＢ−１〜Ｂ−８を含み、上位バンクＢ♯Ｃは、中位バンクＣ−１〜Ｃ−８を含み、上位バンクＢ♯Ｄは、中位バンクＤ−１〜Ｄ−８を含む。これらの中位バンクＡ−１〜Ｄ−８の各々は、５１２Ｍビットの記憶容量を備える。中位バンクＡ−１〜Ｄ−８の各々は、それぞれ８個の下位バンク（アレイブロックに対応）を含む。また中位バンクＡ−１〜Ｄ−８の各々は、各下位バンク（アレイブロック）それぞれに対応して設けられるロウデコーダＲＤと、各中位バンクＡ−１〜Ｄ−８それぞれに対して、それぞれに含まれる下位バンクに共通に設けられるコラムデコーダＣＤを含む。

下位バンクは、先の実施の形態と同様、互いに独立に選択状態へ駆動することができる。上位バンクＢ♯Ａ〜Ｂ♯Ｄそれぞれにおいて、中央部に配置された中位バンク（バンクＡ２，Ａ３，Ａ６およびＡ７）は、そのバンク境界線を中心として、ロウデコーダが互いに反対方向に配置される。この場合、上位バンクＢ♯Ａ〜Ｂ♯Ｄは、そのバンクの列方向についての中心線について鏡面対称となるようにアドレスが配置されてもよい。デコーダのレイアウトが簡略化される。上位バンクＢ♯Ａ〜Ｂ♯Ｄそれぞれにおいて、互いに対向して配置されるロウデコーダの間の領域に周辺制御回路ＰＨＣが配置される。これらの周辺回路ＰＨＣへは、後に説明するクロック信号が伝達される。アドレス変換後のアドレスがバンク指定信号として伝達される。このアドレス変換後のアドレスは、上位バンクＢ♯Ａ〜Ｂ♯Ｄを指定してもよく、また中位バンクを指定してもよく、さらに中位バンクに含まれる下位バンク（アレイブロック）を指定してもよい。このアドレス変換を受けるブロックアドレスが、どのレベルのバンクを指定するかは、この半導体記憶装置の用途に応じて適宜定められる。ここでは、変換後のアドレスが、下位バンクを指定する場合を想定する。

図６２は、図６１に示す半導体記憶装置のバンクに対するアドレス信号ビットの割当、すなわちアドレスマッピングを示す図である。図６２において、上位バンクＢ♯Ａ〜Ｂ♯Ｄの各々は、アドレス信号ビットＡ１およびＡ２（補のアドレス信号ビット／Ａ１および／Ａ２を含む）により指定される。すなわち、上位バンクＢ♯Ａは、アドレス信号ビットＡ１およびＡ２がともにＨレベル“１”のときに指定され、上位バンクＢ♯Ｂは、アドレス信号ビット／Ａ１およびＡ２がともにＨレベルのときに指定され、上位バンクＢ♯Ｃは、アドレス信号ビットＡ１および／Ａ２がともにＨレベルのときに指定され、上位バンクＢ♯Ｄは、アドレス信号ビット／Ａ１および／Ａ２がともにＨレベルのときに指定される。

これらの上位バンクＢ♯Ａ〜Ｂ♯Ｄに含まれる中位バンクおよび下位バンクに対するアドレス信号ビットの割当は同じであり、中位バンクに対するアドレス信号ビットの割当を上位バンクＢ♯Ａに対してのみ代表的に示す。また下位バンクに関しては、中位バンクＣ−５に対する下位バンクＬＢ１−ＬＢ８に対するアドレス信号ビットの割当を代表的に示す。

アドレス信号ビットＡ３により、２行４列に配列される中位バンクＡ１−Ａ−８のうち、２列に配列される４つの中位バンクが指定される。すなわち、アドレス信号ビットＡ３がＨレベルのときには、中位バンクＡ−１，Ａ−２，Ａ−５およびＡ−６が指定され、アドレス信号ビット／Ａ３がＨレベルのときには、中位バンクＡ−３，Ａ−４，Ａ−７およびＡ−８が指定される。

アドレス信号ビットＡ３および／Ａ３により指定された４つの中位バンクのうち、１列に配列される２つの中位バンクがアドレス信号ビットＡ４，／Ａ４により指定される。図６２においては、中位バンクＡ−１，Ａ−２，Ａ−５，Ａ−６に対してのみアドレス信号ビットＡ４，／Ａ４を示すが、中位バンクＡ−３，Ａ−４，Ａ−７およびＡ−８も同様、アドレス信号ビットＡ４および／Ａ４により指定される。アドレス信号ビットＡ４がＨレベルのときには、中位バンクＡ−１およびＡ−５が指定され、アドレス信号ビット／Ａ４がＨレベルのときには、中位バンクＡ−２およびＡ−６が指定される。

２行の中位バンクＡ−１〜Ａ−８のうち、１行の中位バンクがアドレス信号ビットＡ５および／Ａ５により指定される。アドレス信号ビットＡ５がＨレベルのときには、中位バンクＡ−１〜Ａ−４が指定され、アドレス信号ビット／Ａ５がＨレベルのときには、中位バンクＡ−５〜Ａ−８が指定される。

中位バンクは、それぞれが６４Ｍビットの記憶容量を有する８個の下位バンクＬＢ１〜ＬＢ８を含む。８個の下位バンクＬＢ１〜ＬＢ８のうち、４つの下位バンクがアドレス信号ビットＡ６および／Ａ６により指定される。このアドレス信号ビットＡ６および／Ａ６により指定された４つの下位バンクのうち、２つの下位バンクがアドレス信号ビットＡ７および／Ａ７により指定される。このアドレス信号ビットＡ７および／Ａ７により指定された２つの下位バンクのうち、アドレス信号ビットＡ８および／Ａ８により、１つの下位バンクが指定される。相補アドレス信号ビットＡ１，／Ａ１〜Ａ８，／Ａ８により、１つの下位バンクが指定される。

［アドレス変換の適用例］
図６３は、この発明の実施の形態８に従うアドレス変換の適用例の一例を示す図である。図６３において、この半導体記憶装置は、図６１および図６２に示すバンク配置を備える。１６Ｇビットのような大記憶容量の半導体記憶装置の場合、そこに含まれるメモリセルの数が数多くなり、パーティクルまた製造パラメータのばらつきなどにより、不良メモリセルが存在し、このため半導体記憶装置の歩留りが低下し、完全動作する半導体記憶装置の収率が低下する。大記憶容量の半導体記憶装置および小記憶容量の半導体記憶装置を同じ面積のウェハ上に形成した場合に不良メモリセルが同じ割合で分布した場合、不良メモリセルにより１つの小記憶容量の半導体記憶装置を不良とすることにより他の小記憶容量の半導体記憶装置への影響を排除することができる。しかしながら、大記憶容量の半導体記憶装置の場合、１つが複数の小記憶容量の半導体記憶装置に相当するため、１つの小記憶容量の半導体記憶装置に相当する部分が不良とされた場合、この大記憶容量の半導体記憶装置全体を不良として処分する必要がある（半導体記憶装置は１つのチップで構成される）。このため、大記憶容量の場合、小記憶容量の半導体記憶装置に比べて、収率が低下する。

この不良メモリセルの存在は、比較的大きなパーティクルに起因し、１つのアレイブロックに集中的に存在するため、冗長メモリセルで救済できず、使用不能アレイブロック（最下位バンク）ＤＦＬＢａおよびＤＦＬＢｂが存在する。これらの使用不能な最下位バンクＤＦＬＢａおよびＤＦＬＢｂが指定されたときには、アドレス変換を行なって、この不良アレイブロック（最下位バンク）に対するアクセスを禁止し、別の正常に動作する正常（完全使用可能）アレイブロック（最下位バンク）へアクセスする。この正常（完全使用可能）アレイブロック（最下位バンク）は、全く不良メモリセルが存在しない領域であってもよく、また内部に含まれる冗長セルにより、これらの不良セルがすべて救済される領域であってもよい。この使用不能アレイブロック（最下位バンク）と置換される正常アレイブロック（最下位バンク）は、通常のアレイブロックに加えて、置換用に余分に設けられている場合には、そのアレイブロックが利用されればよい（スペアアレイブロックの利用）。また通常のアレイブロック（最下位バンク）のみを利用し、アドレス変換により、この不良アレイブロック（最下位バンク）を他の正常アレイブロック（最下位バンク）に置換してもよい。図６３においては、スペアアレイブロックは設けられておらず、アドレス変換により、他の正常アレイブロック（最下位バンク）に対するアドレス変換が行なわれる構成が示される。この場合、不良（使用不能）アレイブロック分の記憶容量が低下するが、１６Ｇビットのような大記憶容量の場合、１つの最下位バンクの記憶容量は６４Ｍビットであり、全体の１／２５６であり、このような使用不能なアレイブロック（最下位バンク）の救済を他の正常なアレイブロック（最下位バンク）を用いて行なっても、その記憶容量の低下はほとんどＣＰＵアドレス空間に対し影響は及ぼさない。

図６３において、入力アドレス（０００００１１１）が使用不能アレイブロック（最下位バンク）に対応し、この使用不能アレイブロックアドレスが、別の正常アレイブロック（最下位バンク）を指定するようにアドレス変換が行なわれる。図６３において、入力アドレス信号Ａ１〜Ａ８は、不良アレイブロックを避けるように１つずつシフトしてアドレス変換が行なわれるように示される。このアドレス変換は、たとえばＰＲＯＭまたはＲＡＭ（ランダム・アクセス・メモリ）などの記憶素子を用いてアドレス変換をテーブル状に格納する構成により容易に実現することができる。すなわち、入力アドレス信号それぞれに対応して、変換後のアドレス信号を格納し、アドレス変換時には、この変換用記憶素子の内容を読出して変換後のアドレスとして利用する。これにより、不良アレイブロックへのアクセスを禁止するようにアドレス変換を行なうことができる。

この図６３に示す構成において、さらに、アレイブロックにおいて、冗長セルで救済できない不良メモリセルが所定数以下の場合、この所定数以下の不良メモリセルの存在を許容し、マージナル（使用可能）アレイブロック（最下位バンク）ＭＤＦＬＢａおよびＭＤＦＬＢｂとして利用する。通常の処理操作において、数値データ、プログラム命令、および一時記憶される計算用データなどの記憶の場合には、その記憶データは１ビットの破壊も許されない。したがってこれらのデータは、完全使用可能な正常アレイブロック（最下位バンク）ＧＬＢに格納する。図６３において、これらのデータの格納領域をシリアルデータ領域として示す。

一方、画像データおよび音声データなどの時系列データの場合、時間的に前後するデータワードの相関性が強く、多少のビットエラーが存在しても、相関処理によりこのようなビットエラーが相殺される。この場合、記憶データに対し、多少のビットエラーは許容される。そこで、許容可能な不良が存在するアレイブロック（最下位バンク）をマージナル不良ブロックとして、このような音声データおよび画像データなどを記憶するために用いる。ここで、多少の不良ビットは、多くの場合、１つのアレイブロック（最下位バンク）内において疎らに存在するビット不良程度を意味する。

しかしながら、使用するデータのビットの破壊（エラー）許容量が多くまたこのようなエラーが連続しても問題が生じない場合には、ワード線単位の不良またはビット線単位の不良の場合でも使用することが可能な場合がある。たとえば表示画像データを格納する場合、ワード線単位またはビット線単位の不良が存在する場合、表示画像において、最大１水平線または１垂直線の画像の不連続が生じるだけであり、致命的な欠点とはならず、許容可能な範囲である。このような許容可能な不良ビットが存在するアレイブロックすなわちマージナルブロックに対しこのマージナルブロックを示すフラグを立て、音声データおよび画像データを専用に格納する領域として利用する。

したがって、図６３に示すように、このような不完全使用可能なマージナルブロックＭＤＦＬＢａおよびＭＤＦＬＢｂには、音声データ領域を示すアドレス１１１１１０００および１１１１１００１がそれぞれ割当てられる。使用不能であるアレイブロックＤＦＬＢｂは、音声データおよび画像データに対しても利用されない。この不良アレイブロック（最下位バンク）ＤＦＬＢｂを指定するアドレス１１１１１０１０が与えられたときにはこのアドレスを変換し、別の正常なアレイブロックＧＬＢを指定するようにする。

この図６３に示す構成において、音声データ領域の不良アレイブロックＤＦＬＢｂの救済は正常なアレイブロックＧＬＢを用いて行なわれている。したがってこの音声データ領域の最大アドレス１１１１１１１１が割当てられる領域は存在しないが、この場合、マージナルブロックＭＤＦＬＢａおよびＭＤＦＬＢｂへ割当てられるアドレス領域が、このアドレス１１１１１１１の示すアレイブロック（最下位バンク）であってもよい。

なお、マージナルブロックとして利用されるアレイブロックに含まれる不良ビットの数は、処理用途に応じて適当に定められればよい。

図６４は、アドレス変換を行なう入力変換部の具体的構成を示す図である。図６４において、入力変換部１６０２は、アドレス変換を行なうべきアレイブロック（最下位バンク）を指定するアドレスを格納するマッピングメモリ１６１０と、このマッピングメモリ１６１０に格納されたバンクアドレス（Ａ１〜Ａ８）の変換後のアドレスをそれぞれ対応して格納するアドレス変換回路１６１２と、外部からのアドレスＡ１〜Ａ８を受けるアドレスバッファ１６１４と、アドレスバッファ１６１４の出力する内部アドレス信号とアドレス変換回路１６１２から読出された変換アドレス信号の一方を選択して内部アドレス信号として出力するマルチプレクサ１６１６を含む。

このマッピングメモリ１６１０は、与えられたアドレスＡ１〜Ａ８と格納しているアドレスとの比較を行ない、かつこの比較結果を示す信号を出力する。アドレス変換回路１６１２は、マッピングメモリ１６１０からの一致検出信号に従って対応の変換アドレス信号を出力する。マルチプレクサ１６１６は、マッピングメモリ１６１０からの一致指示信号に従ってアドレス変換回路１６１２から読出されたアドレス信号を選択して内部アドレス信号として出力し、一方、マッピングメモリ１６１０から不一致指示信号が出力された場合には、マルチプレクサ１６１６はアドレスバッファ１６１４から与えられたアドレス信号を選択して内部アドレス信号として出力する。

図６５は、図６４に示すアドレス変換を行なう入力変換部によるアドレス変換態様を示す図である。図６５において、マッピングメモリ１６１０内に、不良アレイブロックＭＤＦＬＢ０、ＭＤＦＬＢ１およびＤＦＬＢ０を示すアドレスＡＤ２，ＡＤ３およびＡＤ４が格納され、アドレス変換回路１６１２には、これらのアドレスＡＤ２，ＡＤ３およびＡＤ４それぞれに対応して、アドレスＡＤｘ，ＡＤｙおよびＡＤｚが格納される。さらに、マッピングメモリ１６１０において、アドレスＡＤｕおよびＡＤｖが格納され、これらのアドレスＡＤｕおよびＡＤｖに対応して、アドレスＡ２およびＡＤ３がアドレス変換回路１６１２に格納される。したがって、正常アレイブロック（最下位バンク）ＧＬＢ０，ＧＬＢ１，ＧＬＢｊ、…、ＧＬＢｗを指定するアドレスＡＤ０，ＡＤ１，ＡＤ５，…およびＡＤｗが与えられたとき、この入力変換部１６０２は、与えられるアドレスを選択して内部アドレス信号として出力し、アドレス変換は行なわれず、対応の正常アレイブロック（最下位バンク）が指定される。

一方、アドレスＡＤ２，ＡＤ３またはＡＤ４が与えられたとき、この入力変換部１６０２によりアドレス変換が行なわれ、それぞれアドレスＡＤｘ，ＡＤｙまたはＡＤｚがそれぞれ対応して出力される。したがって、アレイブロック（最下位バンク）ＭＤＦＬＢ０，ＭＤＦＬＢ１およびＭＤＦＬＢ０が指定されたときには、正常アレイブロックＧＬＢｘ，ＧＬＢｙおよびＧＬＢｚがそれぞれ指定される。また、外部からのアドレス信号が正常アレイブロックＧＬＢｕおよびＧＬＢｖを指定したときには、入力変換部１６０２によりアドレス変換が行なわれ、マージナルアレイブロックＭＤＦＬＢ０およびＭＤＦＬＢ１がそれぞれ指定される。

このアドレス変換においては、外部からのアドレスＡＤｘ、ＡＤｙおよびＡＤｚは使用されない。この場合、半導体記憶装置からＣＰＵ（中央演算処理装置）に対し、上位バンクにおける利用可能なバンクの数を指定する情報を転送し、ＣＰＵで、利用可能なアドレス空間を決定するように構成してもよい。

このマッピングメモリ１６１０およびアドレス変換回路１６１２へアドレスを書込む際、この変換を受けるべきアドレスおよび変換後のアドレスの決定は、半導体記憶装置のテスト時において、テスターにおいて不良アレイブロックを示すアドレス情報を管理し、この管理された不良アレイブロックアドレス情報に基づいて各不良アレイブロックに対するアドレスおよび変換後のアドレスが決定されてもよい。

図６６は、この不良アレイブロック識別のための構成の一例を示す図である。図６６において、アレイブロック（最下位バンク）に対応して、レジスタＲＧ０，ＲＧ１，…ＲＧｉ，ＲＧａ，…ＲＧｍ，ＲＧｎ，…ＲＧｘおよびＲＧｙが配置される。このレジスタＲＧ０〜ＲＧｙは、対応のアレイブロックの良／不良およびマージナル／非マージナルを示す情報を格納する（２ビットのフラグレジスタ）。これらのレジスタＲＧ０〜ＲＧｙの各々は、互いに直列に接続され、クロック信号ＣＬＫに従ってその保持内容を転送するシフトレジスタを構成する。図６６において、アレイブロックＬＢ♯０〜ＬＢ♯ｎを代表的に示す。これらのアレイブロックＬＢ♯０〜ＬＢ♯ｎの良／不良およびマージナル／非マージナルを示す情報（フラグ）が対応のレジスタＲＧ０〜ＲＧｎにそれぞれ格納される。

このレジスタＲＧ０〜ＲＧｙに対し、フラグを書込むために、テスターからの情報に従って必要とされる情報を発生して、クロック信号ＣＬＫに従って入力ポート１６２５を介してレジスタＲＧｙへ与える書込回路１６２０と、読出時、出力ポート１６２６から与えられるレジスタＲＧ０の情報を読出す読出回路１６２２と、この読出回路１６２２の読出した情報に従ってマッピングメモリ１６１０およびアドレス変換回路１６１２（図６４参照）へ格納すべきアドレスを発生するアドレス発生器１６２４を含む。これらの書込回路１６２０、読出回路１６２２およびアドレス発生器１６２４は、周辺回路として半導体記憶装置内部に設けられてもよく、また単に装置外部に設けられてもよい。

上述のような、レジスタをアレイブロック（最下位バンク）それぞれに対応して設け、これらのレジスタをシフトレジスタを構成するように直列に接続することにより、容易にアドレス変換を行なうべきアドレスを識別し、必要とされるアドレスを生成することができる。

図６７は、不良アレイブロックの処置態様を示す図である。図６７においては、アレイブロックＬＢ♯ａ〜ＬＢ♯ｈを代表的に示す。アレイブロックＬＢ♯ａ〜ＬＢ♯ｈに共通にコラムデコーダＣＤが設けられ、アレイブロックＬＢ♯ａ〜ＬＢ♯ｈそれぞれに対してロウデコーダＲＤが設けられる。アレイブロックＬＢ♯ａ〜ＬＢ♯ｈに共通に、各種内部電圧、電源電圧ＶＣＣ、接地電圧ＶＳＳ、ビット線プリチャージ電圧ＶＢＬ、昇圧電圧ＶＰＰおよびセルプレート電圧ＶＣＰを伝達する電源線が配設される。図６７において、電圧線ＶＣＣ、ＶＳＳおよびＶＢＬを代表的に示す。

アレイブロックＬＢ♯ａ〜ＬＢ♯ｈそれぞれに対して、これらの電圧線ＶＣＣ、ＶＳＳ、ＶＢＬ（ＶＰＰ，ＶＣＰ）を選択的に対応のアレイブロックへ伝達するスイッチング素子ＳＷと、これらのスイッチング素子ＳＷの導通／非導通を制御するプログラミング回路ＰＧａ〜ＰＧｈが設けられる。プログラミング回路ＰＧａ〜ＰＧｈの各々は、たとえばヒューズ素子などによりその記憶情報がプログラムされる。このプログラミング回路ＰＧａ〜ＰＧｈは、また先の図６６に示すレジスタで構成されてもよい。

不良アレイブロック（使用不能アレイブロック）に設けられたスイッチング素子ＳＷは、対応のプログラミング回路ＰＧ（ＰＧａ〜ＰＧｈのいずれか）の制御のもとに、非導通状態とされる。これにより、使用不能アレイブロックにおいてたとえばワード線不良による電源線と接地線の間の短絡が発生した場合において、この使用不能アレイブロックを介して短絡電流が流れるのを防止することができ、消費電流を低減することができる。また、たとえワード線短絡などが生じない場合においても、使用不能アレイブロックを電圧線から分離することにより、これらの電圧線の負荷が軽減され、制御アレイブロックに対し安定に必要とされる電圧を供給することができる。

また、ヒューズ素子に代えてスイッチング素子ＳＷを用いて各アレイブロックに対し必要とされる電圧ＶＣＣ，ＶＳＳ，ＶＰＬ，ＶＰＰおよびＶＣＰを供給する構成とすることにより、各アレイブロックごとにそれらの電圧のリーク電流をテストすることができ、電圧線の異常を容易に検出することができる。

［入力変換部の変更例］
図６８は、図５４に示す入力変換部の変更例の構成を概略的に示す図である。図６８において、入力変換部１６３２は、それぞれが互いにアドレス変換態様を記憶するアドレス変換部ＡＣ♯１〜ＡＣ♯５を含む。これらのアドレス変換部ＡＣ♯１〜ＡＣ♯５の各々は、プログラム書込回路１６３４により、そのアドレス変換態様を示す情報が格納され、そのアドレス変換態様が決定される。命令デコーダ１６３６が与えられた命令またはデータの属性を示す情報をデコードし、この入力変換部１６３２に含まれるアドレス変換部ＡＣ♯１〜ＡＣ♯５のうちの１つを活性状態とする。これにより、複数のアドレス変換態様のうち１つのアドレス変換態様が用いられる。この入力変換部１６３２は、たとえば、スタティック・ランダム・アクセス・メモリＳＲＡＭ、フィールド・プログラムゲートアレイＦＰＧＡ、プログラマブルリードオンリメモリＰＲＯＭなどの、電源遮断時におけるバックアップ機能を有しかつその内容の書換が可能なプログラミング素子を用いて構成される。プログラム書込回路１６３４は、通常のメモリへの書込回路で構成される。

今、図６９（Ａ）に示すように、アドレス信号ＡＤが、変換時アレイブロック（最下位バンク）ＢＲＧ０を規定しており、処理Ｐ♯０に従ってこのアレイブロックＢＲＧ０が利用される場合を想定する。この処理Ｐ♯０が、サブルーチンＰ♯１を含んでおり、サブルーチンＰ♯１の処理において、アドレス変換を行ない、アレイブロックＢＲＧ１を用い、処理Ｐ♯１を実行する。この場合、処理Ｐ♯０に割当てられているアドレス領域が予め定められている場合、そのアドレス領域を実質的に拡張して処理を行なうことができ、処理結果格納領域のアドレス領域を実質的に拡張することができる。この処理Ｐ♯１実行時において、さらにサブルーチンＰ♯２を実行する場合、アドレス信号ＡＤを変換して、アレイブロックＢＲＧ２を指定する。これにより、処理時において、ＣＰＵのアドレス空間において同じアドレス領域内に、それぞれ異なる処理結果が異なるアレイブロックＢＲＧ０〜ＢＲＧ２に格納される。したがってこのようなネスティング構造の処理の実行結果を格納する場合、この処理に必要とされるデータ格納のためのアドレス領域を変更することなくかつ処理結果を互いに衝突することなく格納することができる。

図６９（Ｂ）においては、アレイブロックＢＲＧの変換先が、アレイブロックＢＲＧ２からさらにアレイブロックＢＲＧ３へ変更される。処理内容に応じてアドレス変換先を変更することにより、たとえば２つのＣＰＵがこの半導体記憶装置へアクセスする場合、一方のＣＰＵがアレイブロックＢＲＧ２へアクセスし、他方のＣＰＵが別のアレイブロックＢＲＧ３へアクセスし、それぞれのＣＰＵがこの半導体記憶装置の同一のアドレス領域を介して異なるアレイブロックを作業用メモリ領域として利用することができる。

またこの場合、アレイブロックＢＲＧ２およびＢＲＧ３を同時に選択状態とするようにアドレス変換を行なった場合、バックアップ用のデータを格納することができ、データの信頼性が改善される。

図６９（Ｃ）は、アレイブロックＢＲＧａおよびＢＲＧｂそれぞれを指定するアドレス信号が、その処理動作に応じてアドレス変換を受けて、同じアレイブロックＢＲＧｃをアドレス指定する。この場合、ＣＰＵの異なるアドレス領域のデータを、実質的に１つの半導体記憶装置のアドレスエリアに対応させることができ、実効的に半導体記憶装置の入力可能なアドレス空間を拡張することができる。また、異なるＣＰＵアドレス領域に同じ半導体記憶装置のアドレス領域が対応するため、実効的にＣＰＵアドレス領域間でのデータコピー操作を実現させることができる。

またこの図６８に示す入力変換部１６３２の構成の場合、アドレス変換部ＡＣ♯１〜ＡＣ♯５それぞれの内容をその処理操作に応じて変更することにより、この図６９（Ａ）〜（Ｃ）に示す処理操作を各アドレス領域に応じて変更することができる。また、アドレス変換部ＡＣ♯１〜ＡＣ♯５それぞれを命令デコーダ１６３６の制御のもとに選択的に活性状態とすることにより、必要とされる処理操作をこれらのアドレス変換部ＡＣ♯１〜ＡＣ♯５それぞれに予め格納しておくことにより、処理操作と平行してプログラム書込回路１６３４によりこのアドレス変換部ＡＣ♯１〜Ａｃ♯５の内容を書換える必要がなく、容易に必要とされるアドレス変換を実現することができる。

また、たとえば画像データなどのような大量のデータが順次アクセスされる場合、このアドレス変換を利用することにより、１つのアレイブロック選択時において、連続ページを別々のアレイブロックへ割当てることができ、１つのアレイブロック内でページ変更する構成に比べて、高速でページ変更を行ない（アレイブロックの変換があり、ＲＡＳプリチャージは必要とされない）、高速アクセスが可能となる。

以上のように、この発明の実施の形態８に従えば、外部からのアドレス信号を内部で変換して、この外部アドレス信号が指定するアレイブロックと異なるアレイブロックを指定するように構成しているため、ページ変更時において、ＲＡＳプリチャージ時間が必要とされず、高速アクセスが可能となる。また、不良アレイブロック存在時においても、このアドレス変換を行なうことにより、この外部からのアドレス信号により指定される不良アレイブロックを非選択状態へ駆動する必要がなく、不良アレイブロックへのアクセスは完全に禁止されるため、高速で不良アレイブロック指定時においてもアクセスすることができる。

［実施の形態９］
図７０は、この発明の実施の形態９に従う半導体記憶装置の全体の構成を概略的に示す図である。図７０において、この半導体記憶装置１６４０は、それぞれが別々のチップで構成されるモジュールＭＯＤ０〜ＭＯＤ３を含む。これらのモジュールＭＯＤ０〜ＭＯＤ３それぞれに対して、アドレス変換を行なう入力変換部１６５０と、この入力変換部１６５０におけるアドレス変換態様を規定する変換演算部１６４５が設けられる。

モジュールＭＯＤ０〜ＭＯＤ３の各々は、その内部は、図５４に示す半導体記憶装置と同様の構成を備える。変換演算部１６４５は、これらのモジュールＭＯＤ０〜ＭＯＤ３の各アレイブロック（最下位バンク）の良／不良を判定し、その判定結果に従って、不良アレイブロックへのアクセスが禁止されるようにアドレス変換を行なうように入力変換部１６５０におけるアドレス変換態様を決定する。この変換演算部１６４５の動作態様は、図示しないコントローラからの制御信号により決定される。

図７１は、図７０に示すモジュールＭＯＤ０〜ＭＯＤ３の内部構成を概略的に示す図である。図７１において、モジュールＭＯＤ０〜ＭＯＤ３の各々は、入力ポートＩＰと出力ポートＯＰの間に直列に接続されるレジスタＲＧを含む。これらのレジスタＲＧは、各モジュールＭＯＤ０〜ＭＯＤ３それぞれに含まれるアレイブロックに対応して配置される。このレジスタＲＧ内に、対応のアレイブロックの良／不良を示す情報が格納される。モジュールＭＯＤ０〜ＭＯＤ３の入力ポートと出力ポートが順次このレジスタＲＧが１つのシフトレジスタを構成するように接続される。

変換演算部１６４５は、このレジスタＲＧのデータ格納およびそれらのレジスタＲＧには、それぞれ対応のモジュールＭＯＤ０〜ＭＯＤ３内の各アレイブロックの良／不良を示す情報が、図示しないコントローラまたは各モジュール内部に設けられた制御回路の制御のもとに格納される。このレジスタＲＧへの良／不良データ（フラグ）の書込は、先の実施の形態８において、図６６を参照して説明したものと同様の構成を用いて実行されてもよい。変換演算部１６４５は、このレジスタに格納された良／不良データに基づいて、内部に含まれるアドレス変換部１６４７の制御のもとに演算して、アドレス変換態様を決定する。

アドレス変換部１６４７は、このレジスタＲＧに対し共通にループを形成するように配設されるクロック制御信号線１６６０上にクロック信号ＣＬＫを送出し、レジスタＲＧに格納されるデータを順次転送する。このレジスタＲＧを順次ループ状に直列に接続する信号線１６６２上には、アドレス変換部１６４７から、１つのモジュール内に許容される不良ブロックの数よりも多い不良ブロックを示すデータが連続的に出力される。クロック信号ＣＬＫの発生に従って、モジュールＭＯＤ０から順次そのレジスタＲＧの格納データが読出され、アドレス変換部１６４７は、読出データに基づいて、いずれのモジュールのアレイブロックが不良であり、アドレス変換を行なうべきか否かを判別する。

図７２は、図７１に示すアドレス変換部の構成を概略的に示す図である。図７２において、アドレス変換部１６４７は、モジュールＭＯＤ０〜ＭＯＤ３に含まれるレジスタＲＧの内容の読出を制御するスキャンレジスタ制御部１６４７ａと、このスキャンレジスタ制御部１６４７ａから読出されたデータのうち、不良アレイブロックを指定するデータが与えられたとき、対応のアレイブロックのアドレスを格納するレジスタメモリ１６４７ｂと、このレジスタメモリ１６４７ｂに格納されたアドレスに従ってマッピングメモリ１６５０ａに格納されるアドレス信号およびアドレス変換回路１６５０ｂに格納されるアドレスを算出する演算部１６４７ｃを含む。ここで、マッピングメモリ１６５０ａおよびアドレス変換回路１６５０ｂは、入力変換部１６５０に含まれている。この入力変換部１６５０の構成は、先の図６４に示す入力変換部の構成と同じである。図７２においては、必要とされるマッピングメモリ１６５０ａおよびアドレス変換回路１６５０ｂのみを示す。

スキャンレジスタ制御部１６４７ａは、たとえばカウンタを格納しており、クロック信号ＣＬＫの送出ごとに、そのカウント値を増分し、そのカウント値をアレイブロック指定用のアドレスとし、レジスタＲＧから不良アレイブロックを示すデータ“０”が与えられたときにカウンタのカウント値をレジスタメモリ１６４７ｂに格納する。スキャンレジスタ制御部１６４７ａは、また、１つのモジュール内において許容される不良アレイブロックの数よりも大きな数の不良アレイブロックを示す情報を連続的に送出する。このスキャンレジスタ制御部１６４７ａから送出されるレジスタの終了を示すパターン（所定数以上の不良アレイブロック指示ビットのパターン）がレジスタＲＧの出力ポートＯＰからスキャンレジスタ制御部１６４７ａへ返送されると、このスキャンレジスタ制御部１６４７ａは、モジュールＭＯＤ０〜ＭＯＤ３のレジスタＲＧの内容がすべて読出されたと判定する。モジュールＭＯＤ０〜ＭＯＤ３に含まれるアレイブロックの数は予め定められている。したがってスキャンレジスタ制御部１６４７ａは、このクロックのカウント数を見ることにより、半導体記憶装置１６４０内に含まれるチップ（モジュール）の数を知ることができる。この半導体記憶装置１６４０内に含まれるモジュールの数は、図示しない経路を介してスキャンレジスタ制御部１６４７ａからＣＰＵへ送出されてもよい。ＣＰＵが、その場合、半導体記憶装置のモジュールの数に合わせて、そのＣＰＵアドレス空間を設定することができる。

演算部１６４７ｃが行なう演算内容は、単にレジスタメモリ１６４７ｂに格納されたアドレス情報をマッピングメモリ１６５０ａに格納し、各モジュール内において、予め定められたアドレス領域内の先頭アドレスから順次変換先のアドレスを決定してアドレス変換回路１６５０ｂへ送出する。この場合、単に使用不可のアレイブロックに対してのみアドレス変換が行なわれる。先の実施の形態８と同様に、このモジュールにおいて、画像データまたは音声データが用いられる場合、マージナルアレイブロックを示す情報がまた、レジスタＲＧに格納されており、レジスタメモリ１６４７ｂ内に、このマージナルアレイブロックであるか否かを示すフラグとともに対応のアドレスが格納されて演算部１６４７ｃにより、変換前のアドレスおよび変換後のアドレスが決定される構成が用いられてもよい。

この図７０ないし図７２に示すようなモジュール構成の場合でも、先の実施の形態８と同様、アドレス変換を行なって、不良アレイブロックへのアクセスを容易に禁止することができる。この場合、通常の冗長アレイブロックを用いて不良アレイブロックの救済を行なう場合、プログラム回路による判定動作を行なって、不良アレイブロックを非選択状態へ駆動する必要がある。しかしながら、本実施の形態９においては、このような不良アレイブロックアドレスを格納するプログラム回路における一致／不一致判定結果に従って不良アレイブロックを非選択状態へ駆動する必要はなく、高速アクセスが実現される。

なお、この実施の形態９において、モジュールＭＯＤ０〜ＭＯＤ３の各々は、その内部に含まれるアレイブロックはそれぞれバンクを構成するように示している。しかしながら、このモジュールＭＯＤ０〜ＭＯＤ３に含まれるアレイブロックは、バンクでなく、モジュール内において１つのメモリブロック（アレイブロック）のみが選択状態へ駆動される構成が用いられてもよい。

その場合、複数のモジュールＭＯＤ０〜ＭＯＤ３それぞれにおいて、１つのメモリブロックが選択状態へ駆動される。したがって、先の実施の形態８と同様、アレイブロックをモジュールに置換えることにより、容易にページ変更時の高速アクセスを実現することができる。

以上のように、この発明の実施の形態９に従えば、半導体記憶装置がモジュール構成の場合においても、各モジュール内にメモリブロックの良／不良を示すレジスタを配置し、このレジスタをモジュール間でシフトレジスタを構成するように相互接続するため、各モジュール内の良／不良アレイブロックを外部に設けられた変換演算部において容易に識別することができ、不良アレイブロックへのアドレス指定された場合にこの不良アレイブロックへのアクセスを禁止するようにアドレス変換を容易に行なうことができる。

なお、上述の実施の形態９の説明において、最終レジスタを識別するために、１つのモジュール内において許容される不良ブロックの数以上の不良ビットを連続的にスキャンレジスタ制御部１６４７ａから出力している。これに代えて、スキャンレジスタ制御部１６４７ａからは、特定のビットパターンを有するデータ系列をレジスタ最終レジスタ識別情報として送出する構成が用いられてもよい。

［実施の形態１０］
図７３は、この発明の実施の形態１０に従う半導体記憶装置の要部の構成を概略的に示す図である。図７３において、半導体記憶装置は、２つのバンク♯Ａおよび♯Ｂを含むように示される。さらに多くのバンクが設けられてもよい。図７３において、この半導体記憶装置は、外部から与えられるクロック（制御信号）ＭＡＣを受けるクロック入力バッファ１６６２と、外部から与えられる入力アドレス信号を受けるアドレス入力バッファ１６６４と、クロック入力バッファ１６６２およびアドレス入力バッファ１６６４からの信号を受け、所定の変換処理を行なってバンク♯Ａおよび♯Ｂへ与える変換演算部１６６６を含む。この変換演算部１６６６は、先の実施の形態８と同様の機能を備える。この変換演算部１６６６は、アドレス入力バッファ１６６４から与えられるバンクアドレス信号に変換処理を施しかつその変換後のバンクアドレス信号に従ってクロック入力バッファ１６６２から与えられるクロック信号を変換し、その変換後のバンクアドレス信号が指定するバンクへのみ活性状態の内部クロック信号を与える。すなわち、変換演算部１６６６において、外部からのクロック信号ＭＡＣに対しても変換処理を施す。

図７４は、図７３に示す変換演算部１６６６の構成の一例を示す図である。図７４において、変換演算部１６６６は、入力アドレス信号を受け、所定の変換処理を行なう入力変換部１６６６ａと、クロック入力バッファ１６６２からの内部クロック信号ＭＡＣに応答して活性化され、入力変換部１６６６ａから与えられる内部アドレス信号をデコードし、バンク♯Ａおよびバンク♯Ｂそれぞれに対するローカルクロック信号ＭＡＣａおよびＭＡＣｂを出力するバンクデコーダ１６６６ｂを含む。このバンクデコーダ１６６６ｂは、入力変換部１６６６ａから与えられた内部変換後の（または変換されていない）内部バンクアドレス信号をデコードし、アドレス指定されたバンクに対してのみ、活性状態とされるクロック信号を出力する。

この図７４に示す構成の場合、クロック入力バッファ１６６２からの内部クロック信号をバンク♯Ａおよびバンク♯Ｂそれぞれへ与え、バンク♯Ａおよびバンク♯Ｂそれぞれにおいてデコード動作を行なって活性状態とする構成に比べて以下の利点を得ることができる。すなわち、バンクデコーダ１６６６ｂは、バンク♯Ａおよびバンク♯Ｂに共通に設けることができ、そのクロック信号生成のためのバンクデコーダの数を低減することができ、装置占有面積を低減することができる。また、クロック入力バッファ１６６２の出力信号をバンク♯Ａおよび♯Ｂ共通に与える場合、このクロック入力バッファ１６６２の出力負荷が大きくなる。一方、バンクデコーダ１６６６ｂから、バンク♯Ａおよびバンク♯Ｂそれぞれに対し別々にローカルクロック信号ＭＡＣａおよびＭＡＣｂを出力することにより、このバンクデコーダ１６６６ｂの出力負荷は、１つのバンクのみとなり、出力負荷が軽減され、高速で信号を伝搬することができ、高速アクセスが可能となる。

このクロック信号ＭＡＣは、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合に用いられる信号、／ＲＡＳ、／ＣＡＳ、および／ＷＥ、／ＯＥ、および／ＣＡＳであってもよい。この場合、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥは、半導体記憶装置において、バンク♯Ａおよび♯Ｂに共通に設けられる入出力バッファへ与えられ、また各バンクに対し、データの書込／読出を行なうためのローカルライトイネーブル信号およびローカル出力イネーブル信号が与えられる（各バンクに対し個々に書込回路および読出回路が設けられている場合）。

なお、図７４に示す変換演算部１６６６の構成において、バンクデコーダ１６６６ｂは、プリデコーダの構成を備えていてもよい。その場合、変換演算部１６６６から、プリデコードされたローカルクロック信号が出力され、各バンクにおいて、さらにデコードされて、対応のバンクが活性状態とされる。このバンクは先の実施の形態のいずれかにおいて説明した、アレイブロックであってもよい。

以上のように、この発明の実施の形態１０に従えば、クロック信号に対しても処理を行ない、アドレス指定されたバンク（アレイブロック）に対してのみ内部のクロック信号を伝達するように構成したため、そのクロック信号の伝達する信号線の負荷が軽減され、高速で内部クロック信号を各アレイブロック（バンク）へ伝達することができる。

［実施の形態１１］
図７５は、この発明の実施の形態１１に従う半導体記憶装置の要部の構成を概略的に示す図である。図７５において、この半導体記憶装置は、２つのバンク♯Ａおよび♯Ｂを含む。これらのバンク♯Ａおよび♯Ｂに対して、動作モードおよびアドレスの指定を行なうために、外部からのクロック信号ＭＣＡを受けるクロック入力バッファ１６６２と、外部からの入力アドレス信号を受けるアドレス入力バッファ１６６４と、これらのバッファ１６６２および１６６４からの信号に対し変換処理を行なって、制御バスＣＴａおよびＣＴｂを介してバンク♯Ａおよび♯Ｂに対しそれぞれローカル制御信号を伝達する変換演算部１６６６と、バンク♯Ａおよび♯Ｂに内部データバスＩＯａおよびＩＯｂを介して接続される変換演算部１６７０と、この変換演算部１６７０を介してバンク♯Ａおよび／または♯Ｂとデータの入出力を行なうデータ入出力バッファ１６７２を含む。このデータ入出力バッファ１６７２は、外部データバスに接続される。

クロック入力バッファ１６６２、アドレス入力バッファ１６６４および変換演算部１６６６は、図７３に示す実施の形態１０の構成と同じである。

変換演算部１６７０は、内部データバスＩＯａおよびＩＯｂとデータ入出力回路１６７２の間の接続を制御する。この内部データバスＩＯａおよびＩＯｂの各々は、外部データバスのバス線と同じ数のバス線を備える。

変換演算部１６７０は、外部バス（データ入出力バッファ１６７２のデータ入出力端子）のそれぞれの所定数のバス線（データ入出力端子）を有する複数のグループＥＤＢ０〜ＥＤＢ３に分割し、各グループ単位で内部データバスＩＯａおよびＩＯｂのデータに出力バッファ１６７２との間の接続を確立する。これにより、外部データバスと内部データバスとのデータ入出力バッファ１６７２を介しての接続態様が変更される。

通常、バンク♯Ａおよびバンク♯Ｂの一方が、内部データバスＩＯａまたはＩＯｂのすべてのバス線を用いて外部データバスＥＸＤＢとデータの授受を行なう。しかしながら、外部データバスＥＸＤＢのバス線の数が多い場合（図７６においては、３２ビット幅）、常に３２ビットワードが外部データバスＥＸＤＢと内部データバスＩＯ（ＩＯａまたはＩＯｂ）の間で転送されるとは限らない。１６ビットワードまたは８ビットワードが用いられる場合もある。この場合、図７６に示すように、その用いられるワード数に応じて、外部データバスＥＸＤＢと内部データバスの接続が変更される。このとき、またバンク♯Ａおよびバンク♯Ｂが同時に活性状態とされる。バンク♯Ａおよびバンク♯Ｂが、それぞれ内部データバスＩＯａおよびＩＯｂの使用されるバス線は変換演算部１６７０により決定される。したがって、バンク♯Ａおよびバンク♯Ｂが並列に、外部データバスＥＸＤＢとデータの授受を行なう。

たとえばバンク♯Ｂを介して図７６に示すサブデータバスＥＤＢ２およびＥＤＢ３を用いてデータ転送が行なわれる場合、この空きサブデータバスＥＤＢ０およびＥＤＢ１を用いてバンク♯Ａとデータの授受を行なう。これにより、データ転送効率が大幅に改善される。サブデータバスＥＤＢ２およびＥＤＢ３がプロセッサＣＰＵ♯Ａにデータを転送し、またサブデータバスＥＤＢ０およびＥＤＢ１が別のＣＰＵ♯Ｂにデータを転送する構成とすれば、マルチプロセッサシステムにおいて、複数のＣＰＵが、同時に必要とされるデータの転送を行なうことができる。

図７７は、図７５に示す半導体記憶装置を利用する処理システムの構成の一例を示す図である。図７７において、ＣＰＵ１６８２およびプロセッサ１６８４が外部データバス（ＥＸＤＢ）１６８５を介して半導体記憶装置１６８０に接続される。この外部データバス１６８５は、半導体記憶装置１６８０に含まれる変換演算部１６７０に接続される。ＣＰＵ１６８２およびプロセッサ１６８４は、制御バス１６８７を介してバスコントローラ１６８６に接続される。このバスコントローラ１６８６は、また変換演算部１６７０と制御バス１６８９を介して結合される。ＣＰＵ１６８２およびプロセッサ１６８４は、この半導体記憶装置１６８０に含まれるバンク♯Ａおよびバンク♯Ｂそれぞれをアクセス領域としており、たとえばインターリーブ態様でこれらのバンク♯Ａおよび♯Ｂにアクセスする。このプロセッサ１６８４は、ＣＰＵであってもよく、また所定の演算機能のみを実行する機能モジュールであってもよい。ここでは、簡単化のため、ＣＰＵ１６８２は、演算処理操作を行ない、プロセッサ１６８４は、画像データの表示操作を制御するものとする。ＣＰＵ１６８２およびプロセッサ１６８４は、バスコントローラ１６８６に対し、外部データバス１６８５の使用の要求を出力する。このとき、またＣＰＵ１６８２は、バスコントローラ１６８６に対し、この外部データバス１６８５のいずれのデータバス線を使用するかを示す情報を併せて送出する。バスコントローラ１６８６は、このＣＰＵ１６８２からのバス使用要求に従って、対応のバスが空状態とされたとき（プロセッサ１６８４が使用していないとき）、ＣＰＵ１６８２に対し、半導体記憶装置１６８０に対するアクセスを許可する。

変換演算部１６７０は、このＣＰＵ１６８２からの命令に含まれるバス情報に従って、内部データバスと外部データバス１６８５との間の接続態様を決定する。この場合、変換演算部１６７０は、ＣＰＵ１６８２のアクセス時には、バンク♯Ａの内部データバスＩＯａを外部データバス１６８５に接続して、データの授受を行なう。このとき、ＣＰＵ１６８２が、外部データバス１６８５のすべてのバス線を使用しない場合、変換演算部１６７０に対し、この情報を与える。変換演算部１６７０は、このＣＰＵ１６８２からのバス使用情報に応じてその内部データバスと外部データバス１６８５との接続態様を決定する。この変換演算部１６７０は、ＣＰＵ１６８２からの命令に従って、外部データバス１６８５のすべてのバス線が使用されていない場合、その空きサブデータバスを示す情報を制御バス１６８９を介してバスコントローラ１６８６へ与える。バスコントローラ１６８６は、この変換演算部１６７０から与えられるサブデータバス情報に従ってプロセッサ１６８４にその空きサブデータバスの使用許可情報を与える。プロセッサ１６８４は、この空き情報に従って、空きサブデータバスを利用して、半導体記憶装置１６８０へアクセスする。ＣＰＵ１６８２およびプロセッサ１６８４は、インターリーブ態様でしか半導体記憶装置１６８０に対してアクセスできない場合において、ＣＰＵ１６８２の使用する演算データのビット幅が、外部データバス１６８５のバス幅よりも小さい場合には、プロセッサ１６８４がその空きサブデータバスを利用してデータの転送を行なうことができ、外部データバス１６８５の利用効率を改善することができる。

なお、変換演算部１６７０は、バスコントローラ１６８６からの制御のもとに、内部データバスと外部データバスとの接続態様を決定するように構成されてもよい。この場合、ＣＰＵ１６８２は、バスコントローラ１６８６に対し、外部データバス１６８５のいずれのサブデータバスグループを利用するかを示す情報を併せて送出する。

なお上述の説明において、プロセッサ１６８４は、たとえば画像データを処理しており、１画素データがたとえば８ビットと１つのサブデータバスのビット幅に等しい場合を想定している。逆に、プロセッサ１６８４が同様の演算処理を行なっており、このプロセッサ１６８４がバスコントローラ１６８６に対し、外部バスのうちの使用すべきサブデータバスを示す情報を与え、変換演算部１６７０に内部データバスと外部データバスとの接続態様を決定する情報を与えるように構成してもよい。

図７８は、図７７に示す変換演算部の構成の一例を概略的に示す図である。図７７において、変換演算部１６７０は、ＣＰＵ、プロセッサまたはバスコントローラから与えられる命令に従って、内部データバスと外部データバスとの変換態様を決定する変換決定部１６９０と、内部データバスＩＯａ０〜ＩＯａ７およびＩＯｂ０〜ＩＯｂ７に対応して設けられ、演算決定部１６９０からの選択指示信号ＳＳ０に従って、これらの内部データバスＩＯａ０〜ＩＯａ７およびＩＯｂ０〜ＩＯｂ７のうちの一方を選択する選択回路ＢＳＥＬ０と、変換決定部１６９０からの選択制御信号ＳＳ１に応答して、内部データバスＩＯａ８〜ＩＯａ１５およびＩＯｂ８〜ＩＯｂ１５の一方を選択する選択回路ＢＳＥＬ１と、変換決定部１６９０からの選択制御信号ＳＳ２に応答して、内部データバスＩＯａ１６〜ＩＯａ２３と内部データバスＩＯｂ１６〜ＩＯｂ２３の一方を選択する選択回路ＢＳＥＬ２と、変換決定部１６９０からの選択制御信号ＳＳ３に従って、内部データバスＩＯａ２４〜ＩＯａ３１と内部データバスＩＯｂ２４〜ＩＯｂ３１の一方を選択する選択回路ＢＳＥＬ３を含む。選択回路ＢＳＥＬ０〜ＢＳＥＬ３と外部データバスＥＤＢ０〜ＥＤＢ３の間には、入出力回路１６９２−０〜１６９２−３が設けられる。

演算決定部１６９０は、与えられた命令（ＣＰＵ、プロセッサまたはバスコントローラ）に含まれる使用バス幅およびバス位置情報に従って、選択制御信号ＳＳ０〜ＳＳ３の論理状態を決定する。たとえば、ＣＰＵ１６８２が、半導体記憶装置のバンク♯Ａを利用し、プロセッサ１６８４が、この半導体記憶装置１６８０のバンク♯Ｂを使用する構成を考える。ＣＰＵがその命令により、外部データバス１６８５のサブデータバスＥＤＢ０〜ＥＤＢ３のいずれを使用するかを示す情報を変換決定部１６９０へ与える。変換決定部１６９０はこの与えられた命令に含まれるビット幅情報およびビット位置情報をデコードし、選択制御信号ＳＳ０〜ＳＳ３の論理状態を設定する。

たとえばＣＰＵ１６８２が、外部データバス１６８５のサブデータバスＥＤＢ０〜ＥＤＢ３をすべて使用する場合には、選択制御信号ＳＳ０〜ＳＳ３は、すべてＨレベルとされる。この状態において、ＣＰＵ１６８２のみが半導体記憶装置１６８０へアクセスすることができ、外部データバス１６８５は、ＣＰＵ１６８２により占有される。ＣＰＵ１６８２が、この外部データバス１６８５のサブデータバスＥＤＢ０〜ＥＤＢ２のみを使用する場合、この情報が変換演算部に含まれる変換決定部１６９０へ与えられ、変換決定部１６９０は、選択制御信号ＳＳ０、ＳＳ１およびＳＳ２をＨレベルとし、選択制御信号ＳＳ３はＬレベルとする。これにより、外部のサブデータバスＥＤＢ３は、バンク♯Ｂに接続され、プロセッサ１６８４がこのサブデータバスＥＤＢ３を介して半導体記憶装置１６８０に含まれるバンク♯Ｂにアクセスすることができる。

なおこの図７８に示す構成において、選択回路ＢＳＥＬ０〜ＢＳＥＬ３は、それぞれ択一的に対応の入出力回路と内部データバスとを接続している。入出力回路を対応の内部サブデータバスへ両方同時に接続する構成を付加すれば、同じデータを、バンク♯Ａおよびバンク♯Ｂへ同時に書込むことができ、コピー操作を容易に実現することができる。

まず、逆に、１つの内部サブデータバスを複数の入出力回路へ同時に接続する構成を用いれば、ＣＰＵ１６８２およびプロセッサ１６８４へ同一データを転送することができる。

なお、この実施の形態１１においては、バンク♯Ａおよびバンク♯Ｂ２つのバンクのみを対象としている。この場合、先の図６０に示すような半導体記憶装置において、最上位のバンクに対して上述のような構成が用いられてもよい。

以上のように、この発明の実施の形態１１に従えば、内部データバスと外部データバスとの接続態様の変更を行なうようにしているため、高速・高効率のデータ転送が可能となる。

［変更例］
図７９は、この発明の実施の形態１１の変更例の半導体記憶装置の構成を概略的に示す図である。図７９において、半導体記憶装置６９９は、複数のアレイブロックを含むメモリアレイ７００と、このメモリアレイ７００に結合される内部データバスＩＯと外部データバスＥＸＤＢとの接続態様を決定する演算回路７０４と、この演算回路７０４の接続態様を決定する演算プログラミング回路７０２を含む。この図７９においては、データ入出力バッファは図面を簡略化するために示していない。演算回路７０４と外部データバスＥＸＤＢの間にデータ入出力バッファ（入出力回路）が設けられてもよく、またデータ入出力バッファ（入出力回路）と外部データバスＥＸＤＢとの間に演算回路７０４が設けられてもよい。

図８１は、内部データバスＩＯと外部データバスＥＸＤＢとの第１の変換接続態様を示す図である。図８１に示す接続においては、内部データバスＩＯは、各々が８本の内部データバス線ＩＢＬを含む２つのサブデータバスＩＤＢｉおよびＩＤＢｊに分割される。外部データバスＥＸＤＢも同様、各々が８ビットの外部データバス線ＥＢＬを含むサブデータバスＥＤＢｉおよびＥＤＢｊに分割される。サブデータバスＩＤＢｉおよびＥＤＢｉのみが相互に接続される。サブデータバスＩＤＢｊおよびＥＤＢｊは互いに分離される。この状態においては、外部データバスＥＸＤＢのサブデータバスＥＤＢｉのみを用いて半導体記憶装置とのデータの転送が行なわれる。サブデータバスＥＤＢｊは空き状態である。したがって、別のプロセッサまたは機能モジュールは、この空き状態のサブデータバスＥＤＢｊを用いてプロセッサ間またはプロセッサ／機能モジュール間でデータ転送を行なうことができる。

図８２は、内部データバスＩＯと外部データバスＥＸＤＢとの第２の変換接続態様を示す図である。この図８２に示す接続においては、内部データバスＩＯのサブデータバスＩＤＢｉが、外部データバスＥＸＤＢのサブデータバスＥＤＢｊに接続され、バイト位置が変換される。内部データバスＩＯのサブデータバスＩＤＢｊは、利用されていない。外部データバスＥＸＤＢのサブデータバスＥＤＢｉは、半導体記憶装置のアクセスには用いられない。したがって、外部のＣＰＵまたはプロセッサまたは機能モジュール間で、データ転送をこの空き状態のサブデータバスＥＤＢｉを用いて行なうことができ、常時外部データバスＥＸＤＢのすべてのバス線ＥＢＬを使用状態とすることができ、データ転送効率が改善される。

なお、図８１および図８２において、内部データバスＩＯのサブデータバスＩＤＢｊが分離状態とされている場合、選択アレイブロックにおける対応のメモリセルが選択状態とされている。この場合、外部からのデータのこれらのサブデータバスＩＤＢｊに対応するメモリセルへの書込は行なわれないため、単にこれらの選択メモリセルに対しては、リフレッシュ動作が行なわれるだけである。

この図８２に示すバス変換構成の場合、この半導体記憶装置へアクセスする外部のＣＰＵが、８ビット情報を利用する場合、その８ビット情報を内部に含まれる下位バイトレジスタへ格納することができる。したがって、ＣＰＵは、たとえばバイトハイイネーブル信号を用いて、半導体記憶装置の上位バイト（サブデータバスＩＤＢｉに対応）を外部データバスＥＸＤＢのサブデータバスＥＤＢｉを介して読出し、そのサブデータバスＥＤＢｉを介して与えられたデータを、内部で下位バイトレジスタへ変換する処理操作は不要となり、このバイト位置変換のためのバイトスワップ操作が簡略化され、この必要とされるデータを所定の位置に即座に格納することにより、ＣＰＵの処理効率が改善される。

図８３は、内部データバスＩＯと外部データバスＥＸＤＢとの第３の変換接続態様を示す図である。この図８３に示す接続において、内部データバスＩＯのサブデータバスＩＤＢｊが、外部データバスＥＸＤＢのサブデータバスＥＤＢｉおよびＥＤＢｊに接続される。サブデータバスＩＤＢｊ上に読出されたデータは、外部データバスＥＸＤＢのサブデータバスＥＤＢｉおよびＥＤＢｊに同時に伝達される。サブデータバスＥＤＢｉが８ビットＣＰＵ♯Ａに結合され、サブデータバスＥＤＢｊが８ビットＣＰＵ♯Ｂに結合される。内部データバスＩＯのサブデータバスＩＤＢｊに読出されたデータは、したがってＣＰＵ♯ＡおよびＣＰＵ♯Ｂに同時に伝達される。バス変換機能が設けられていない場合、このＣＰＵ♯ＡおよびＣＰＵ♯Ｂが同時に同じデータを利用する場合、外部データバスＥＸＤＢのサブデータバスＥＤＢｊに結合されるＣＰＵ♯Ｂがデータを読出し、次いでバッファメモリに格納した後、ＣＰＵ♯Ａがこの外部に設けられたバッファメモリへアクセスして必要とされるデータを読出す。したがって、この場合、ＣＰＵ♯ＡおよびＣＰＵ♯Ｂに同じデータを伝達するための構成が複雑となり、またそのデータ転送のための時間も長くなる。この図８３に示すように、半導体記憶装置内部において、バス接続変換機能を設けておくことにより、高速で同一データを、ＣＰＵ♯ＡおよびＣＰＵ♯Ｂに転送することができ、高速データ処理が可能となるとともに、外部データバスＥＸＤＢのバス線ＥＢＬをすべて使用状態とすることがき、バス利用効率が改善される。

図８４は、内部データバスＩＯと外部データバスＥＸＤＢとの第４の変換接続態様を示す図である。図８４においては、外部データバスＥＸＤＢのサブデータバスＥＤＢｊが、内部データバスＩＯのサブデータバスＩＤＢｉおよびＩＤＢｊにそれぞれ結合される。したがって、このサブデータバスＥＤＢｊ上に転送されるデータがサブデータバスＩＤＢｉおよびＩＤＢｊに同時に転送される。それにより、メモリアレイにおいて、２つの領域（サブデータバスＩＤＢｉおよびＩＤＢｊそれぞれに対応する領域）に同じデータが格納される。これにより、格納データの信頼性のためのバックアップデータを１度の書込シーケンスでメモリ内の別の領域に格納することができる。サブデータバスＥＤＢｉはこの書込動作時において、半導体記憶装置へのアクセスには利用されないため、他のプロセッサ／機能モジュール間でのデータ転送に利用される。

図８５は、内部データバスＩＯと外部データバスＥＸＤＢとの第５の変換接続態様を示す図である。図８５において、内部データバスＩＯのサブデータバスＩＤＢｉおよびＩＤＢｊが、外部データバスＥＸＤＢのサブデータバスＥＤＢｊおよびＥＤＢｉにそれぞれ接続される。バイト位置が交換される。この場合、内部データバスＩＯおよび外部データバスＥＸＤＢを先の図８０に示すように通常の接続態様でデータを半導体記憶装置内部に格納し、各サブデータバス単位でパリティを生成する。読出時において、通常の接続態様（図８０参照）でデータを読出し、外部において、各サブデータバスＥＤＢｉおよびＥＤＢｊそれぞれでパリティを生成してエラーチェック／訂正を行なう。次いで、この図８５に示すバイトスワップ接続を行ない、再び外部データバスＥＤＢｉおよびＥＤＢｊそれぞれのデータについてパリティチェック／訂正を行なう。通常接続時およびバイトスワップ接続時において、パリティが一致していれば、この読出データは正確であると判定される。このバイトスワップ接続構成は、先の図８４に示す二重書込を利用することができる。すなわち、二重書込されたデータが、バイトスワップ時においても、同じパリティを生成するか否かを識別することにより、この二重書込されたバックアップデータの信頼性がより保証され、システム性能が改善される。

図８６は、図７９に示す半導体記憶装置を利用する処理システムの構成の一例を示す図である。図８６において、半導体記憶装置６９９は、外部データバスＥＸＤＢを介してマイクロプロセッサＭＰＵに結合され、サブデータバスＥＤＢｉを介してＣＰＵ♯Ａに結合され、またサブデータバスＥＤＢｊを介してＣＰＵ♯Ｂに結合される。ＭＰＵはサブデータバスＥＤＢｊおよびＥＤＢｉ両者を用いて半導体記憶装置６９９にアクセスすることができる。ＭＰＵ、ＣＰＵ♯ＡおよびＣＰＵ♯Ｂに共通に、制御バス７０９を介してバスコントローラ６９５が接続される。このバスコントローラ６９５は、外部データバスＥＸＤＢのアクセス状況を常時監視し、制御バス７０９を介して与えられるアクセス要求信号に従ってバスＥＸＤＢの使用状況に応じてバス使用可能情報をアクセス要求したプロセッサ（ＭＰＵ、ＣＰＵ♯ＡまたはＣＰＵ♯Ｂ）へ返送する。この図８１ないし図８５に示す内部バス変換接続制御機能を半導体記憶装置６９９が備えている。バス接続機能は、ＭＰＵ、ＣＰＵ♯ＡおよびＣＰＵ♯Ｂからの命令に従って半導体記憶装置６９９内部に設けられる変換演算部でバス接続態様が決定されてもよい。また、これ代えてバスコントローラ６９５の制御のもとに、使用バス情報が半導体記憶装置６９９の変換演算部へ与えられ（この経路は示さず）、バス接続制御が行なわれてもよい。

この図８６に示すように、ＣＰＵ♯ＡおよびＣＰＵ♯Ｂがそれぞれ異なるサブデータバスＥＤＢｉおよびＥＤＢｊを利用する場合においても、図８１に示すバス接続を利用することにより、これらのＣＰＵ♯Ａおよび♯Ｂが同じアレイブロックへアクセスすることができる。また、図８３に示すバス接続を利用することにより、このＣＰＵ♯ＡおよびＣＰＵ♯Ｂは、半導体記憶装置６９９から同じデータを同時に受けることができる。ＭＰＵは、この外部データバスＥＸＤＢの使用状況に応じて、たとえばＣＰＵ♯ＡがサブデータバスＥＤＢｉを用いて半導体記憶装置６９９とデータ転送を行なっている場合、ＣＰＵ♯ＢとサブデータバスＥＤＢｊを介してデータ転送を並列に実行することができる。これにより、バス使用効率が改善され、また異なる処理を行なうプロセッサが並列に外部データバスＥＸＤＢを利用することができ、データ転送効率が改善される。

図８７は、図７９に示す演算回路７０４の具体的構成の一例を示す図である。図８７においては、サブデータバス単位での構成が示される。したがって各回路は、複数ビットを同時に転送する。

図８７において、演算回路７０４は、演算プログラミング回路７０２からの接続制御信号ＳＳＢ０に応答して導通し、内部サブデータバスＩＢＬｉを外部のサブデータバスＥＤＢｉに選択的に接続する選択回路ＳＥＬ♯０と、演算プログラミング回路７０２からの接続制御信号ＳＳＢ１に応答して導通し、内部サブデータバスＩＢＬｊを外部のサブデータバスＥＤＢｉに接続する選択回路ＳＥＬ♯１と、演算プログラミング回路７０２からの接続制御信号ＳＳＢ２に応答して導通し、サブデータバスＩＢＬｊを外部のサブデータバスＥＤＢｉに接続する選択回路ＳＥＬ♯２と、演算プログラミング回路７０２からの接続制御信号ＳＳＢ３に応答して導通し、サブデータバスＩＢＬｉを外部のサブデータバスＥＤＢｉに接続する選択回路ＳＥＬ♯３を含む。

演算プログラミング回路７０２は、各プロセッサ（ＭＰＵ，ＣＰＵまたはバスコントローラ）からの命令を受ける。これらの命令が使用バスおよびデータ転送モード（図８０ないし図８５に示すいずれかのデータ転送動作）を示す情報を含み、演算プログラミング回路７０２はこの命令をデコードし、必要とされるバス接続が実現されるようにこの接続制御信号ＳＳＢ０〜ＳＳＢ３を選択的に活性／非活性状態とする。この演算プログラミング回路７０２は、通常の命令デコーダの構成を備えていればよい。

［変更例］
図８８（Ａ）および（Ｂ）は、この発明の実施の形態１１の変更例の構成を示す図である。図８８（Ａ）において、半導体記憶装置７５０は、互いに独立にアクセス可能な複数のモジュール（チップ）ＭＯＤ♯０〜ＭＯＤ♯３と、これらのモジュールＭＯＤ♯０〜ＭＯＤ♯３それぞれと内部データバスＩＯａ，ＩＯｂ，ＩＯｃおよびＩＯｄを介して接続されるバス変換演算部７５５を含む。このバス変換演算部７５５は、図示しないデータ入力バッファを介して外部データバスＥＸＤＢと接続される。この図８８（Ａ）に示す構成においては、モジュールＭＯＤ♯０〜ＭＯＤ♯３の各々は、先の図７９または図７５に示す構成を備える。これらのモジュールＭＯＤ♯０〜ＭＯＤ♯３はバンクを構成し互いに独立にアクセス可能である。これらのモジュールＭＯＤ♯０〜ＭＯＤ♯３は当然、先の図７９および図７５と同様、内部がバンク構成であってもよく、また通常のノンバンクのアレイブロック構成であってもよい。バス変換演算部７５５は、先の図７５に示す構成と同様、与えられた命令に従って、モジュールＭＯＤ♯０〜ＭＯＤ♯３それぞれに対応して設けられる内部データバスＩＯａ〜ＩＯｄを選択的に外部データバスＥＸＤＢに結合する。したがって、たとえばモジュールＭＯＤ♯０が内部データバスＩＯａの所定数のデータバス線を用いて外部データバスＥＸＤＢの部分的なサブデータバスとデータの授受を行なう場合、他のモジュールが残りのサブデータバスを用いてデータ転送を行なうことができる。

図８８（Ｂ）は、半導体記憶装置７５０の他の構成を示す図である。この図８８（Ｂ）においても、複数のメモリモジュールＭＯＤ♯０〜ＭＯＤ♯３が配置される。モジュールＭＯＤ♯０〜ＭＯＤ♯３各々は共通内部データバスＣＩＯを介してバス変換演算部７５５に結合される。バス変換部７５５は、この共通内部データバスＣＩＯに含まれる内部データバス線（サブデータバス）を選択的に外部データバスＥＸＤＢに結合する。この図８８（Ｂ）に示すバス変換演算部７５５は、したがって図７９に示す演算回路７０４と同様のバス変換操作を行なう。したがって、この場合、図７９に示すメモリアレイの選択アレイブロックをそれぞれメモリモジュールＭＯＤ♯０〜ＭＯＤ♯３に対応させることに、同様のアドレスバス変換操作が実現される。

この図８８（Ａ）に示す構成および図８８（Ｂ）に示す構成両者を組合せてもよい。またメモリモジュールＭＯＤ♯０〜ＭＯＤ♯３の各々は、さらにこの図７４から図７９に示す構成を備えていてもよい。これらの組合せにより、階層的なバス変換操作を行なうことができ、データ転送をより柔軟に実現することができる。

図８９（Ａ）は、半導体記憶装置がバンク構成のアレイブロックを備える場合の、内部データバスの選択的接続態様を実現するための構成を示す図である。図８９（Ａ）において、２つのアレイブロックＬＢ♯ｉおよびＬＢ♯ａを示す。アレイブロックＬＢ♯ｉに対し、下位バイトデータを転送するための下位ローカルＩＯバスＬＩＯＬと、上位バイトデータを転送するための上位ローカルＩＯバスＬＩＯＨが配置される。これらのローカルＩＯバスＬＩＯＨおよびＬＩＯＬは、アレイブロックＬＢ♯ｉの選択ワード線ＷＬに接続されるメモリセルＭＣと同時にデータの授受を行なう。このローカルＩＯバスＬＩＯＨおよびＬＩＯＬは、アレイブロックＬＢ♯ｉに対してのみ設けられている。隣接アレイブロックＬＢ♯ｊは、また図示しないローカルＩＯバスとデータの授受を行なう。

このローカルＩＯバスＬＩＯＨおよびＬＩＯＬは、バンク選択ゲートＢＳＧＨおよびＢＳＧＬを介して内部データバスを構成するグローバルＩＯバスＧＩＯＨおよびＧＩＯＬにそれぞれ接続される。グローバルＩＯバスＧＩＯＨは、上位バイトデータを転送し、グローバルＩＯバスＧＩＯＬは下位バイトデータを転送する（通常動作モード時）。

このバンク選択ゲートＢＳＧＨおよびＢＳＧＬは、それぞれバンク／バイト選択信号ＢＡＨａおよびＢＡＬａに応答して導通する。このバンク選択／バイト指示信号ＢＡＨａは、バンク、すなわちアレイブロック指定情報および上位バイト（通常動作モード時）のバス使用を示す情報両者を含む。バンク／バイト指定信号ＢＡＬａは、バンク指定信号および下位バイト（通常動作モード時）データバス使用情報両者を含む。このバンク指定／バイト指定信号ＢＡＨａおよびＢＡＬａは、後に構成は説明するが、バンクアドレス信号のデコード結果と、プロセサから与えられるバス使用情報のデコード結果とに基づいて生成される。この図８９（Ａ）に示すようにアレイブロックそれぞれに設けられるローカルＩＯバスと、複数のアレイブロックに共通に設けられるグローバルＩＯバスとの接続のためのバンク選択スイッチＢＳＧＨおよびＢＳＧＬの導通制御信号にバンク指定情報およびバス使用情報両者を含めることにより半導体記憶装置内部で、接続態様切替時においても、正確に必要とされるメモリセルへの動作モードに応じたアクセスを実現することができる。

図８９（Ｂ）は、図８９（Ａ）に示すバンク／バイト指定信号発生部の構成を示す図である。図８９（Ｂ）においては、ブロックデコーダＢＤがバンクアドレスと命令デコーダから与えられる上位バイト／下位バイト使用情報Ｈ／Ｌを受けて、バンク／バイト指定情報ＢＡＨａおよびＢＡＬａを生成する。このブロックデコーダＢＤは、各アレイブロックそれぞれに対応して設けられていてもよく、また複数のアレイブロックに共通に設けられ、選択アレイブロックに対してのみこのバンク／バイト指定情報ＢＡＨａおよびＢＡＬａが伝達される構成が用いられてもよい。ブロックデコーダＢＤへ与えられるバンクアドレスは、先のアドレス変換を行なう構成の場合、変換後のバンクアドレス（メモリブロック指定アドレス）である。

以上のように、この発明の実施の形態１１に従えば、内部データバスと外部データバスとの間の接続態様を選択的に実現するように構成したために、外部データバスをすべてバスから常時使用してデータ転送を行なうことができ、効率的なデータ転送を実現することができる。また、内部データバスをそれぞれ複数のアレイブロック対応に設け、これらのアレイブロック対応の内部データバスを選択的に外部データバスに接続することにより、データのコピー操作および同一データの複数プロセッサへの転送などを容易に実現することができる。

［実施の形態１２］
図９０（Ａ）は、この発明の実施の形態１２が適用される処理システムの構成の一例を示す図である。図９０（Ａ）においては、表示装置の表示画面ＤＰＬ上の、画素ＰＸが水平方向に配置される走査線ＨＬ０〜ＨＬｎを示す。この水平方向に従って配列される画素ＰＸが順次アクセスされた後、次の走査線上の画素がアクセスされるいわゆるラスタスキャン方式で画素ＰＸが順次アクセスされる（画像データ書込時および読出時いずれにおいても）。この表示画面ＤＰＬ上の走査線ＨＬ０〜ＨＬｎの走査時、インターレース方式の場合には、１本おきの走査線（たとえば偶数番号の走査線）が順次アクセスされ、次いで残りの走査線（たとえば奇数番号の走査線）が順次アクセスされる。ノンインターレース方式の場合には、この表示画面ＤＰＬ上の走査線ＨＬ０〜ＨＬｎが順次アクセスされる。ノンインターレース方式の場合には、画素データはフレーム単位で与えられ、インターレース方式の場合には、フィールド単位で与えられる。すなわち、奇数フィールドの走査線がすべて与えられた後に偶数フィールドの走査線の画素データが与えられる。

画像データは大量の画像データである（通常、表示画面ＤＰＬには、現在、動画像処理に用いられているＭＰＥＧ規格において７２０列・５２０行の画素ＰＸが配置される）。画素ＰＸは、通常４ビットで構成される。これらのデータは、所定の順序で順次高速にアクセスされる。通常、このような画像データを格納する場合、走査線ＨＬを１つのページ（ワード線）に対応させることが行なわれる。ページモードアクセスを用いて画素データＰＸを順次アクセスすることができるためである。同一バンク（アレイブロック）内のページが連続してアクセスされる場合、このアレイブロックはページ変更時一旦選択ワード線を非選択状態に駆動してから次の新しいページに対するワード線を選択状態へ駆動する必要がある。半導体記憶装置はダイナミック・ランダム・アクセス・メモリを利用しており、選択ワード線のデータはセンスアンプＳＡにラッチされているため、次のページ選択時においては、このセンスアンプにラッチされたデータを一旦プリチャージ状態にリセットする必要があるためである。このため、同一アレイブロック内でページ変更を行なった場合、アクセス時間が増加する。

そこで、図９０（Ｂ）に示すように、本実施の形態１２においては、この順次アクセスされる走査線に対応するページ（ワード線）は互いに異なる最下位バンクに対応するアレイバンクに含まれるようにアドレス変換を行なう。図９０（Ｂ）において、アレイバンク（最下位バンク）ＡＢ♯１〜ＡＢ♯４が画像データ格納領域として利用され、このアレイバンクＡＢ♯１〜ＡＢ♯４が順次アクセスされる。これらのアレイバンクＡＢ♯１〜ＡＢ♯４は、バンク構成を備えており、互いに独立に活性／非活性化を行なうことができる。したがって、アレイバンクＡＢ♯１におけるデータがアクセスされている間に、次のアレイバンクＡＢ♯２のページ（ワード線）を選択状態とすることができる。したがってページ変更は、アレイブロック変更であり、ＲＡＳプリチャージ時間ｔＲＰは不要となり、高速アクセスが可能となる。

図９１は、この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。図９１において、アレイブロック（最下位バンク）ＡＢ♯１〜ＡＢ♯６と、これらのアレイバンクＡＢ♯１〜ＡＢ♯６それぞれに対応して設けられるワード線活性化回路ＷＡＣＡ〜ＷＡＣＦを代表的に示す。

ワード線活性化回路ＷＡＣＡ〜ＷＡＣＦ各々は、ワード線活性化信号（最下位バンク指定情報を含む）φＲＡＳに応答して活性化される。このワード線活性化回路ＷＡＣＡ〜ＷＡＣＦは、またアドレスバッファ回路を介して与えられるワード線選択アドレス（ページアドレス）をデコードし、このデコード結果に従って対応のワード線（ページ）を選択状態へ駆動する信号を発生する。この選択ワード線（ページ）を選択状態へ駆動するために、アレイバンクＡＢ♯１〜ＡＢ♯６それぞれに対応してワード線ドライバＷＤＡ、ＷＤＢ、ＷＤＣ…が設けられる。図９１において、各アレイバンクＡＢ♯１〜ＡＢ♯３それぞれに対してワード線ＷＬＡ，ＷＬＢ，ＷＬＣを選択状態へ駆動するワード線ドライバＷＤＡ，ＷＤＢ，ＷＤＣのみを代表的に示す。これらのアレイバンクＡＢ♯１〜ＡＢ♯６それぞれに対応して、センスアンプを活性状態へ駆動するセンスアンプドライバＳＤＡ，ＳＤＢ，ＳＤＣ，…が設けられる。これらのセンスアンプ帯♯Ａ，♯Ｂ，♯Ｃ，…は、対応のセンスアンプドライバＳＤＡ，ＳＤＢ，ＳＤＣ，…から与えられるセンスアンプ活性化信号ＳＡＡ，ＳＡＢ，ＳＡＣ，…に応答して活性状態とされる。

この図９１に示す構成において、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣは、図９０（Ａ）に示す順次連続的にアクセスされる走査線に対応する（ノンインターレース方式およびインターレース方式において走査線とワード線との対応関係は異なっても同じでもよい）。この場合、ワード線ＷＬＡ，ＷＬＢ，ＷＬＣは、外部からのＣＰＵからの与えられるアドレスは、連続的に変化するページアドレスである。半導体記憶装置内部において、この連続的に与えられるＣＰＵページアドレスは、それぞれ異なるバンクの同じページ（ワード線）アドレスへ変換する。これにより、連続的にアクセスされる走査線に対応するページ（ワード線）を互いに異なるバンクにおいて非同期的に選択状態へ駆動することができる。

図９２は、この図９１に示す半導体記憶装置のデータ読出動作を示す図である。以下、この図９１および図９２を参照してデータ読出動作について説明する。まずアレイバンクＡＢ♯１が指定され、ワード線活性化回路ＷＡＣＡが活性状態とされ、ワードドライバＷＤＡを介してワード線ＷＬＡが選択状態とされる。これにより、センスアンプ帯♯Ａのセンスノード（ビット線に接続されるノード）の電位が中間電位のプリチャージ状態から変化する。ついでセンスドライバＳＤＡからのセンスアンプ活性化信号ＳＡが活性状態とされ、このセンスアンプ帯♯Ａの各センスノードの電位が選択メモリセルのデータに応じて変化しかつラッチされる。次いで、所定の期間が経過すると、ページモードのコラムアクセスが行なわれ、このワード線ＷＬＡ上に接続されるメモリセルのデータＱＡ１，ＱＡ２，ＱＡ３，ＱＡ４が順次読出される。

このアレイブロックＡＢ♯１のワード線ＷＬＡおよびアレイブロックＡＢ♯２のワード線ＷＬＢを互いに非同期的に選択状態へ駆動することにより、ＲＡＳプリチャージ時間およびＲＡＳアクセス時間ｔＲＡＣの待ち時間を必要とすることなく、連続的にワード線ＷＬＡ上のデータからワード線ＷＬＢ上のデータを読出すページ変更を行なうことができる。

このアレイバンクＡＢ♯１、ＡＢ♯２、ＡＢ♯３…それぞれにおいて、順次ワード線ＷＬＡ，ＷＬＢ，ＷＬＣを、互いに選択状態が重なる期間を有するように選択状態へ駆動する動作を、「非同期動作」と称す。このように、アレイブロックが互いに独立に選択状態へ駆動することのできる場合、各アレイブロックを非同期的に選択状態へ駆動し、ページ変更が必要となる前に、必要とされるワード線を選択状態へ駆動してセンスアンプでメモリセルデータをラッチしておくことにより、高速でメモリセルデータを読出すことができる。特に、連続的にアクセスされるページを異なるバンク（アレイブロック）に分散的に配置させることにより、このアレイブロックの非同期動作を利用して、高速でデータの読出を行なうことができる。

図９３は、この半導体記憶装置へ与えられるアドレスの構成を示す図である。図９３に示すように、プロセッサ（ＣＰＵ）から与えられるアドレスはバンクを特定するバンクアドレス、バンク内のページ（ワード線）を指定するページアドレス、およびこのページ上のコラム（列）を指定するコラムアドレスを含む。バンクアドレスは、図６１に示す構成においては、最上位バンクから最下位バンクすべてを指定するアドレスを含む。ページアドレスは、したがってこの最下位バンク（アレイブロック）内のワード線を指定する。コラムアドレスが指定する列の数は、この１つのアレイブロックから並列に読出されるデータビットの数に応じて決定される。

図９４は、アドレス変換部の構成を概略的に示す図である。図９４において、アドレス変換部は、ページアドレスを入力する入力バッファ７６０と、バンクアドレス信号を入力する入力バッファ７６１と、入力バッファ７６０から与えられるページアドレス信号の変化を検出するＡＴＤ回路７６２と、命令デコーダ７６３の制御のもとに活性化され、入力バッファ７６１から与えられる下位バンクアドレスビットＢＡＤＬを初期値としてプリセットし、かつＡＴＤ回路７６２からのアドレス変化検出信号に従ってカウント動作を行なうプリセットカウンタ７６４と、命令デコーダ７６３の制御のもとに活性化され、入力バッファ７６０から与えられるページアドレスの下位ビットＰＡＤＬを初期値としてセットし、かつプリセットカウンタ７６４からのカウントアップ信号ＣＵＰに応答してカウント動作を行なうプリセットカウンタ７６５と、命令デコーダ７６３の制御のもとに、プリセットカウンタ７６４の出力するカウント値および入力バッファ７６１から与えられる下位バンクアドレス信号ビットＢＡＤＬの一方を選択するセレクタ７６６と、命令デコーダ７６３の制御のもとにプリセットカウンタ７６５の出力するカウント値および入力バッファ７６０から与えられる下位ページアドレス信号ビットＰＡＤＬの一方を選択するセレクタ７６７を含む。

命令デコーダ７６３は、プロセッサ（ＣＰＵ）から与えられる命令（大量のデータを連続してアクセスすることを示す命令）が与えられると、セレクタ７６６および７６７をそれぞれカウンタ７６４および７６５の出力するカウント値を選択する状態に設定する。また、命令デコーダ７６３は、この大量データ連続アクセス命令が与えられると、カウンタ７６４および７６５に、入力バッファ７６１および７６０から与えられるアドレス信号ビットＢＡＤＬおよびＰＡＤＬをそれぞれ初期値としてセットさせると同時に、カウンタ７６０および７６５を活性状態とする。

ＡＴＤ回路７６２は、入力バッファ７６０から与えられる上位ページアドレス信号ビットＰＡＤＵおよび下位ページアドレス信号ビットＰＡＤＬの変化を検出し、この変化検出信号をプリセットカウンタ７６４へ与える。この命令デコーダ７６３は、連続データアクセス時において、最初のバンクアドレス信号およびページアドレス信号が与えられて、次のバンクアドレスおよびページアドレスが与えられる前に、カウンタ７６４および７６５およびセレクタ７６０および７６７を所定の状態にセットするように構成されてもよい。またこれに代えて、命令デコーダ７６３は、大量データアクセス時において、最初のページアドレスおよびバンクアドレスが与えられるとき、この最初のバンクアドレスおよびページアドレスが与えられて所定時間経過後にプリセットカウンタ７６４および７６５ならびにセレクタ７６０および７６７を、それぞれアドレス変換を行なうように制御してもよい。いずれの構成が用いられてもよい。

通常動作時において、セレクタ７６６および７６７は、入力バッファ７６１および７６０から与えられるアドレス信号ビットＢＡＤＬおよびＰＡＤＬを選択する。したがって通常動作時においては、外部から与えられるバンクアドレス信号およびページアドレス信号に従って内部のバンクおよびページアドレス選択が行なわれる。

一方、大量データアクセス時においては、セレクタ７６６および７６７はカウンタ７６４および７６５の出力するカウント値を選択する。最初に与えられたページアドレスおよびバンクアドレスに従って対応のバンクおよびページが選択される。次いで、同じバンクアドレスが与えられかつ異なるページアドレスが与えられるとき、ＡＴＤ回路７６２の出力信号が、アドレス変化を示す活性状態とされ、プリセットカウンタ７６４がカウント動作を行ない、この最初にセットされたバンクアドレスの下位アドレス信号ビットＢＡＤＬの値を１増分する。したがって、外部のバンクアドレスが同じであっても、内部のバンクアドレスは隣接バンクを指定することになる。このプリセットカウンタ７６４は、ＡＴＤ回路７６２からのアドレス変化検出信号の活性化時カウント動作を行なう。異なるページアドレスが順次与えられるときに、プリセットカウンタ７６４がカウント動作を行ない、順次隣接するバンクが指定される。このとき、プリセットカウンタ７６５はまだプリセットカウンタ７６４からのカウントアップ信号ＣＵＰは非活性状態であり、その初期値を維持している。したがって連続する異なるバンクにおいて同じページが順次選択状態とされる。

この大量データアクセスに対して割当てられたバンクが順次選択状態とされると、プリセットカウンタ７６４からのカウントアップ信号ＣＵＰが活性状態とされ、プリセットカウンタ７６５がカウント値を１増分する。これにより、先頭ページアドレス信号ＰＡＤＬの値が１増分される。したがって次のサイクルにおいては、最初のアレイブロック（バンク）に戻り、次のページが指定される。

図９５（Ａ）は、この図９４に示すアドレス変換部の動作を具体的に説明する図である。図９５（Ａ）においては、バンクアドレスが４ビットにより構成され、かつまたページアドレスが４ビットで構成される場合が一例として示される。大量データアクセスのために４つのバンクが使用される。また、プリセットカウンタ７６４およびプリセットカウンタ７６５はそれぞれ２ビットのカウンタである。

いま、ＣＰＵまたはプロセッサから与えられるバンクアドレスは００００であり、同じバンクを指定する。ページアドレスが順次１増分される。最初のサイクルにおいては、カウンタはその初期値を出力するため、外部から与えられるバンクアドレスおよびページアドレスが内部バンクアドレスおよび内部ページアドレスとして出力される。

次のサイクルにおいては、ページアドレスが１増分されると、ＡＴＤ回路７６２の出力する変化検出信号に従って、プリセットカウンタ７６４のカウント値が１増分され、バンクアドレスが１増分される。したがって、バンク０００１が指定される。このとき、ページアドレスは変化せず、００００を維持する。

次のサイクルにおいて、再びページアドレスが１増分されると、またバンクアドレスが１増分され、バンク００１０が指定される。この状態においても、ページアドレスは変化せず初期値００００を維持する。

さらに次のサイクルにおいて、ページアドレスが１増分されると、同様にバンクアドレスが再び１増分され、バンク００１０が指定される。この状態において、ページアドレスは変化せず初期値を維持する。

再びページアドレスが１増分され、ページ０１００が指定されると、プリセットカウンタ７６４は２ビットカウンタであり、そのカウント値は初期値へ戻る。したがってバンク００００が指定される。このとき、プリセットカウンタ７６４からのカウントアップ信号ＣＵＰに従ってプリセットカウンタ７６５がカウントを行ない、ページアドレスが１増分され、ページ０００１が指定される。

したがって、図９５（Ｂ）に示すように、外部からのＣＰＵ（またはプロセッサ）アドレスが、バンク００００を指定し、そのバンク００００内においてページ００００から順次連続するページを指定する場合、変換後においては、バンク００００，０００１，００１０，００１１においてページ００００が順次指定される。バンク００１０において、ページ００００が選択状態とされた後には、再びもとのバンク００００において次のページ０００１が指定される。したがって各バンクにおいて、４サイクルごとに順次次のページが選択状態とされる。これにより、ページモードアクセスにおいて、各バンクを非同期的に選択状態としてデータアクセスを行なうことができる。

なお、上述の説明において、ページが１ずつ増分されている。しかしながら、用いられる画像データのインターレースおよびノンインターレース方式およびフレーム／フィールド形式に従ってこの変換態様は適宜修正されればよい。また、用いられるバンクの数は任意であり、最小２つであればよい。

さらに、上述の説明においては、画像データを説明しているが、ＣＰＵ（またはプロセッサ）がバーストモードでアクセスを行なう演算データの場合であっても、バーストモードで転送が行なわれるデータ領域を予め複数のバンク領域に分散させておくことにより、同様ページモードで高速でデータを転送することができる。

図９６は、この半導体記憶装置内における大量データアクセスに用いられるアドレス領域を示す図である。図９６において、上位バンクＢ♯Ａ〜Ｂ♯Ｄが配置され、各バンクＢ♯Ａ〜Ｂ♯Ｄにおいて、中位バンクが配置される。この中位バンクにおいて、斜線で示す領域が高速データアクセスに用いられる専用領域として利用される。したがって、中位バンク単位では、他の用途のために別の中位バンクが選択状態とされていても、この選択状態とされた中位バンクのデータとの衝突を伴うことなく、この専用領域を用いて高速データアクセスを実現することができる。

また上述の説明において、ＣＰＵが指定するバンクアドレスを初期値として順次隣接バンクを選択している。隣接バンクではなく、１つおきのバンクが指定されるようにバンクアドレスの変換が行なわれるように構成されてもよい。この場合、半導体記憶装置がシェアードセンスアンプ構成を有し、各アレイブロックがバンクの場合において、センスアンプの活性／非活性制御を行なうことなく、順次高速で各アレイブロックを選択状態とすることができる（センスアンプを共有するアレイブロックは同時に選択状態とされない）。

また、プリセットカウンタ７６４および７６５は、この入力バッファ７６１および７６０から与えられるアドレス信号ビットを初期値としてプリセットするのではなく、命令デコーダ７６３の制御のもとに予め割当てられたアドレス領域内にこのＣＰＵが要求する大量データアクセスのための領域が設定されていてもよい。すなわち、図９６において、斜線で示す領域は、常に高速データアクセス領域として専用に用い、各処理用途においてそのアドレス領域が変換されず常時固定とされる構成が用いられてもよい。

さらに、上述の説明において、半導体記憶装置内部でアドレス変換を行なっている。しかしながら、図７０に示すように、半導体記憶装置が、モジュール単位で構成されている場合においては、これらのモジュールに対し共通にアドレス変換部を設けておくことにより、最小２つのモジュールを用いて交互にページを割当ててアクセスすることができる（この場合、用いられるモジュールは、他の用途においてのデータアクセスのために選択状態とされていないことが必要とされる）。

なお、図９４に示す構成において、プリセットカウンタ７６４および７６５は、それぞれバンクアドレス信号ビットおよびページアドレス信号ビットの全ビットが初期値としてセットされ、それぞれ所定のシーケンスでカウント動作を行なうように構成されてもよい。この場合、連続的なバンク／ページがアクセスされるのではなく、特定の所定のシーケンスに従ってバンクおよびページが選択状態とされる。この場合においても、ＣＰＵアドレス空間において連続するページが異なるバンクに分散的に配置されるため、同様の効果を得ることができる。

この発明は、外部データバスに接続される半導体記憶装置に適用することにより、効率的にかつ高速でデータを転送することのできる半導体記憶装置およびデータ処理システムを実現することができる。

この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１に示す半導体記憶装置のアレイブロックの内部構成をより詳細に示す図である。この発明の実施の形態１の半導体記憶装置の動作を示す信号波形図である。この発明の実施の形態１に従う半導体記憶装置のアレイブロック内部の信号波形を示す図である。この発明の実施の形態１に従う半導体記憶装置の変更例の動作を示す信号波形を示す図である。図１に示すアレイ活性制御回路の構成を示す図である。図６に示すブロックデコーダの構成および動作を示す図である。図６に示すイコライズ／プリチャージ制御回路およびワード線駆動制御回路の構成および動作を示す図である。図６に示すセンスアンプ制御回路の構成を示す図である。図１に示すＸデコーダそれぞれに対応して設けられるアドレスラッチの構成を示す図である。図９および図１０に示す回路の動作を示す信号波形図である。図１に示すＸデコーダの構成を示す図である。この発明の実施の形態１に従う半導体記憶装置の第１の変更例の構成を示す図である。図１３に示すローレベルＩ／Ｏバスとリード／ライトドライバの構成を示す図である。この発明の実施の形態１に従う半導体記憶装置の第２の変更例のアレイブロックの１列の構成を示す図である。この発明の実施の形態２に従う半導体記憶装置の動作を示す信号波形を示す図である。この発明の実施の形態２における半導体記憶装置の内部動作をより詳細に示す信号波形を示す図である。この発明の実施の形態２における半導体記憶装置のデータ転送動作を説明するための図である。この発明の実施の形態２に従う半導体記憶装置の動作を示す信号波形図である。この発明の実施の形態２の動作をより詳細に示す信号波形図である。この発明の実施の形態２に従う半導体記憶装置のデータ転送動作を説明するための図である。この発明の実施の形態２に従う半導体記憶装置の動作を示す信号波形図である。この発明の実施の形態２に従う半導体記憶装置の動作をより詳細に示す内部信号の波形図である。この発明の実施の形態２を実現するための制御部の構成を示す図である。図２４に示す転送制御回路の構成を概略的に示す図である。図２４に示すイコライズ／プリチャージ制御回路の構成を示す図である。図２６に示すイコライズ／プリチャージ制御回路の動作を示す信号波形図である。図２４に示すセンスアンプ制御回路の構成を示す図である。図２８に示すセンスアンプ制御回路の動作を示す信号波形図である。この発明の実施の形態３に従う半導体記憶装置のアドレス入力部の構成を示す図である。図３０に示すアドレス入力部の動作を示す信号波形図である。図３０に示すマッピングメモリおよびアドレス変換回路の構成をより詳細に示す図である。この発明の実施の形態４に従う半導体記憶装置の動作を示す信号波形図である。図３３に示す動作を実現するための制御部の構成を示す図である。この発明の実施の形態４における通常動作時の信号波形を示す図である。この発明の実施の形態４におけるデータ保持時の転送／書込動作を示す波形図である。図３４に示すイコライズ／プリチャージ制御回路の構成および動作波形を示す図である。図３４に示すワード線駆動制御回路の構成および動作波形を示す図である。この発明の実施の形態５に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図３９に示すアレイブロックの構成をより具体的に示す図である。図３９に示す半導体記憶装置の動作を示す信号波形図である。図４１に示す動作波形図のより詳細な内部信号の波形を示す図である。この発明の実施の形態５において用いられる制御部の構成を概略的に示す図である。この発明の実施の形態６に従う半導体記憶装置の要部の構成を示す図である。図４４に示す半導体記憶装置の動作を示す信号波形図である。この発明の実施の形態６の半導体記憶装置の制御部の構成を示す図である。図４４に示すセンスアンプ活性化信号Ｖｎに結合されるキャパシタの構成を示す図である。図４４に示すセンスアンプ活性化信号Ｖｐに結合されるキャパシタの構成を示す図である。この発明の実施の形態６に従う半導体記憶装置のキャパシタの接続を全体を概略的に示す図である。この発明の実施の形態６において用いられるキャパシタの配置位置を示す図である。この発明の実施の形態６の変更例の動作を示す波形図である。この発明の実施の形態７に従う半導体記憶装置の動作を示す信号波形図である。この発明の実施の形態７に従う半導体記憶装置の制御部の構成を示す図である。この発明の実施の形態８に従う半導体記憶装置の全体の構成を概略的に示す図である。（Ａ）は、図５４に示す入力変換部の構成を示し、（Ｂ）および（Ｃ）はこの入力変換部の動作を示す図である。この発明の実施の形態８に従う半導体記憶装置の動作を示す波形図である。図５５（Ａ）に示す入替回路の構成の一例を示す図である。図５５（Ａ）に示す一致検出回路の構成の一例を示す図である。図５５（Ａ）に示す反転回路の構成を概略的に示す図である。図５４に示す入力変換部の変更例の構成を示す図である。この発明の実施の形態８に従う半導体記憶装置の変更例のアレイ部の構成を示す図である。図６１に示すメモリアレイ部のアドレス割当てを示す図である。図６１に示すメモリアレイのアドレス変換操作を示す図である。図６３に示すアドレス変換を実現するアドレス変換部の構成を概略的に示す図である。図６４に示すアドレス変換部の操作を説明するための図である。この発明の実施の形態８の変更例における変換アドレスを発生するための構成を示す図である。この発明の実施の形態８の変更例における不良メモリブロックに対する処置の一例を示す図である。この発明の実施の形態８に従う入力変換部のさらに他の構成を示す図である。（Ａ）ないし（Ｃ）は、図６８に示すアドレス入力変換部の処理操作態様を示す図である。この発明の実施の形態９に従う半導体記憶装置の全体の構成を概略的に示す図である。図７０に示す半導体記憶装置の不良メモリブロック（アレイブロック）識別のための構成を示す図である。図７１に示す半導体記憶装置の変換演算部の構成をより詳細に示す図である。この発明の実施の形態１０に従う半導体記憶装置の要部の構成を概略的に示す図である。図７３に示す変換演算部の構成を概略的に示す図である。この発明の実施の形態１１に従う半導体記憶装置の要部の構成を概略的に示す図である。図７５におけるバス変換演算部のバス変換態様の一例を示す図である。この発明の実施の形態１１に従う半導体記憶装置を用いる処理システムの構成の一例を示す図である。図７７に示す変換演算部の構成の一例を示す図である。この発明の実施の形態１１に従う半導体記憶装置の変更例の構成を示す図である。図７９に示す半導体記憶装置の外部バスと内部データバスとの接続態様を示す図である。図７９に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。図７９に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。図７９に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。図７９に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。図７９に示す半導体記憶装置の内部データバスと外部データバスとの接続態様を示す図である。図７９に示す半導体記憶装置を用いる処理システムの構成の一例を示す図である。図７９に示す演算回路の構成の一例を示す図である。この発明の実施の形態１１の変更例の構成を示す図である。この発明の実施の形態１１のバンク構成の内部バス切替構成を示す図である。（Ａ）はこの発明の実施の形態１２に従う半導体記憶装置が適用される画像データのスキャン内容を示す図であり、（Ｂ）はこの発明の実施の形態１２に従う半導体記憶装置におけるデータアクセス順序を示す図である。この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。図９１に示す装置の動作波形図である。この発明の実施の形態１２において用いられるＣＰＵアドレスの構成の一例を示す図である。この発明の実施の形態１２における半導体記憶装置のアドレス変換部の構成を概略的に示す図である。図９４に示すアドレス変換部の動作を説明するための図である。この発明の実施の形態１２において高速データアクセスに利用される領域の分布を示す図である。従来の半導体記憶装置のアレイ部の構成を示す図である。図９７に示す半導体記憶装置のアレイブロックの１列の構成を示す図である。図９７に示す半導体記憶装置の動作を示す信号波形図である。

符号の説明

１クロックバッファ、２制御バッファ、３アドレスバッファ、４アレイ活性制御回路、ＸＤａ〜ＸＤｄＸデコーダ、ＭＢａ〜ＭＢｄアレイブロック、ＳＡＢａ〜ＳＡＢｄセンスアンプ帯、ＳＴＲａ〜ＳＴＲｄセレクタ、ＧＩ／ＯグローバルＩ／Ｏバス（共通データバス）、ＤＲリード／ライトドライバ、ＢＦ入出力バッファ、ＳＡセンスアンプ、ＭＣメモリセル、ＢＬＰビット線対、ＬＩ／ＯローカルＩ／Ｏバス、５ビット線分離ゲート、ＣＳＥＬ列選択ゲート、ＢＳＥＬＡブロック選択ゲート、１０ブロックデコーダ、１２ａ〜１２ｄイコライズ／プリチャージ制御回路、１４ａ〜１４ｄワード線駆動制御回路、１６ａ〜１６ｄセンスアンプ制御回路、１８ａ〜１８ｄ列選択制御回路、１５書替制御回路、ＲＷＤＲリード／ライトドライバ、１２０ａ〜１２０ｄイコライズ／プリチャージ制御回路、１４０ａ〜１４０ｄワード線駆動制御回路、１６０ａ〜１６０ｄセンスアンプ制御回路、１８０ａ〜１８０ｄ列選択制御回路、２００アドレスバッファ、２０２マッピングメモリ、２０４アドレス変換回路、２０６マルチプレクサ、２１０モード検出回路、２１２アドレスラッチ、２１４書込制御回路、２２０イコライズ／プリチャージ制御回路、２４０ワード線駆動制御回路、２６０センスアンプ制御回路、２７０アドレスラッチ回路、２７２比較器、２７４ＲＡラッチ、２７６Ｘデコーダ、２７８ＣＡラッチ、２７９Ｙデコーダ、２８０列選択制御回路、３００ａ〜３００ｆアレイ活性制御回路、ＮＢＡ〜ＮＢＦアレイブロック、３１０ａ〜３１０ｅアレイ活性化回路、３０１ａａ，３０１ａｂ，３０１ｂｂ，３０１ｂｃ，３０１ｃｃ，３０１ｃｄトランスファーゲート、３１５転送制御回路、４００モード検出回路、４１０アドレスバッファ、４１２アドレスラッチ、４１４ブロックデコーダ、４１６転送制御回路、４１８アレイ活性制御回路、４５０，４５２センスアンプ活性化信号線、４５８，４６０センスアンプ駆動トランジスタ、４６２，４６４トランスファーゲート、４７０，４７５キャパシタ、５００ブロックデコーダ、５１０イコライズ／プリチャージ制御回路、５２０ワード線駆動制御回路、５３０アレイ活性制御回路、４６４ａ〜４６４ｆトランスファーゲート、６００リフレッシュ制御回路、６０２リフレッシュカウンタ、６１０リフレッシュ調停回路、６１５転送制御回路、６２０ａ〜６２０ｆアレイ活性制御回路、６２１イコライズ／プリチャージ制御回路、６２４ワード線駆動制御回路、６２６センスアンプ制御回路、１６００メモリアレイ、１６０２入力変換部、１６０３ｘ，１６０ｙブロックデコーダ、１６０４命令デコード部、Ｂ♯Ａ〜Ｂ♯Ｄ上位バンク、Ａ−１〜Ａ−８〜Ｄ−１〜Ｄ８中位バンク、ＬＢ１〜ＬＢ８最下位バンク、１６１０マッピングメモリ、１６１２アドレス変換回路、１６１４アドレスバッファ、１６１６マルチプレクサ、ＲＧ０〜ＲＧｎ，ＲＧｕ，ＲＧｘ，Ｒｇｙレジスタ、１６２０書込回路、１６２２読出回路、１６２４アドレス発生器、１６３２入力変換回路、１６３４プログラム書込回路、１６３６命令デコーダ、１６４５変換演算部、１６５０入力変換部、ＭＯＤ０〜ＭＯＤ３モジュール、ＲＧレジスタ、１６４７アドレス変換部、ＩＰ入力ポート、ＯＰ出力ポート、１６４７ａスキャンレジスタ制御部、１６４７ｂレジスタメモリ、１６４７ｃ演算部、１６６２クロック入力バッファ、１６６４アドレス入力バッファ、１６６６変換演算部、１６７０変換演算部、１６７２データ入出力バッファ、１６８２ＣＰＵ、１６８４プロセッサ、１６８６バスコントローラ、１６８０半導体記憶装置、７００メモリアレイ、ＩＯ内部データバス、７０４演算回路、ＥＸＤＢ外部データバス、ＩＢＬ内部データバス線、ＥＢＬ外部データバス線、ＩＤＢｉ，ＩＤＢｊ内部サブデータバス、ＥＤＢ外部サブデータバス、７５０半導体記憶装置、７５５バス変換演算部、ＭＯＤ♯０〜ＭＯＳ♯３モジュール（チップ）、ＡＢ♯１〜ＡＢ♯５アレイブロック、ＳＤＡ〜ＳＤＣセンスアンプドライバ、ＷＤＡ〜ＷＤＣワード線ドライバ、ＷＡＳＡ〜ＷＡＣＦワード線活性化回路。

Claims

外部データバスに接続される半導体記憶装置であって、
各々が複数のメモリセルを有する複数のメモリブロック、
前記複数のメモリブロックに共通に設けられ、選択メモリブロックとデータの授受を行なう内部データバス、および
前記内部データバスと前記外部データバスとの間に設けられ、動作モード指示に応答して前記内部データバスのバス線と前記外部データバスのバス線との接続態様を変更する変換手段とを備える、半導体記憶装置。
前記変換手段は、前記内部データバスの有効データを転送するバス線の数を示すバス幅を変更する手段を含む、請求項１記載の半導体記憶装置。
前記変換手段は、
前記内部データバスの所定数のバス線を前記外部データバスの各々が前記所定数のバス線を有する複数のグループにそれぞれ接続する手段とを備える、請求項１記載の半導体記憶装置。
前記変換手段は、
前記外部データバスの所定数のバス線を前記内部データバスの各々が前記所定数のバス線を含む各グループに同時に結合する手段とを備える、請求項１記載の半導体記憶装置。
前記変換手段は、
前記外部データバスの各々が所定数のバス線を有する複数のグループと前記内部データバスの各々が前記所定数のバス線を有する複数のグループとの接続を動作モード指示に応じて切換える手段とを備える、請求項１記載の半導体記憶装置。